KR940003448A - 반도체 기억장치 - Google Patents

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KR940003448A KR1019930019812A KR930019812A KR940003448A KR 940003448 A KR940003448 A KR 940003448A KR 1019930019812 A KR1019930019812 A KR 1019930019812A KR 930019812 A KR930019812 A KR 930019812A KR 940003448 A KR940003448 A KR 940003448A
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마사노리 오다까
도시까즈 아라이
히로시 히구찌
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가부시끼가이샤 히다찌세이사꾸쇼
가모시따 겐이찌
히다찌마이크로컴퓨터엔지니어링 가부시끼가이샤
사또 고고
아끼따덴시 가부시끼가이샤
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Abstract

내용없음.

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명이 적용된 바이폴라 CMOS형 RAM의 1실시예를 도시한 블럭도.
제2도는 제1도의 바이폴라 CMOS형 RAM의 메모리 매트의 1실시예를 도시한 회로도.
제3도는 제2도의 메모리 매트에 포함되는 바이폴라 CMOS 인버터 회로의 1실시예를 도시한 회로도.
제4도는 제2도의 메모리 매트에 포함되는 바이폴라 CMOS NAND 게이트 회로의 1실시예를 도시한 회로도.
제5도는 제1도의 바이폴라 CMOS형 RAM의 1실시예를 도시한 배치도.
제6도는 본 발명에 앞서 고안된 바이폴라 CMOS형 RAM의 1예를 도시한 배치도.

Claims (43)

  1. 제1전압을 받기 위한 제1단자, 상기 제1전압보다 작은 전압값을 갖는 제2전압을 받기 위한 제2 단자, 여러개의 위드선, 데이타선쌍, 그 각각의 상기 여러개의 워드선 중의 하나의 워드선과 상기 데이타선쌍에 결합되도록, 상기 여러개의 워드선과 상기 데이타선쌍에 결합된 여러개의 스테이틱형 메모리 셀, 상기 제1단자와 상기 데이타선쌍 사이에 결합되고, 데이타 리드모드에 있어서의 그의 임피던스값과 비교해서 데이타 라이트 모드에 있어서의 그의 임피던스값이 상대적으로 높게 되도록 제어되는 가변임피던스 회로, 상기 데이타 라이트 모드시에 동작상태로 되고, 상기 데이타선쌍 중의 한쪽의 전위를 상기 제2전압과 실질적으로 동일한 전위로 변화시키기 위한 수단을 갖는 데이타 입력회로, 상기 데이타 리드 모드시에 동작 상태로 되는 데이타 출력회로, 상기 데이타 입력회로의 한쌍의 출력에 각각 결합된 라이트 데이타선쌍, 상기 데이타 출력회로의 한쌍의 입력에 각각 결합된 리드 데이타선쌍, 상기 데이타 라이트 모드시, 상기 라이트 데이타선상을 상기 데이타선쌍에 각각 결합시키기 위한 N채널 MOSFET쌍, 상기 데이타 리드 모드시, 상기 데이타선쌍을 상기 리드 데이타선쌍에 각각 결합시키기 위한 제1 P채널 MOSFET쌍, 상기 가변 임피던스 회로는 상기 제1단자와 상기 데이타선쌍과의 사이에 각각 결합된 소오스-드레인 경로와 상기 제2단자에 결합된 게이트와를 갖고, 상기 제1 및 제2 단자로의 상기 제1 및 제2전압의 공급에 응답해서 도통상태로 되는 제2 P채널 MOSFET쌍, 상기 제1단자와 상기 데이타상쌍과의 사이에 각각 결합된 소오스-드레인 경로와 제어신호를 받도록 결합된 게이트와를 갖고, 상기 데이타 리드 모드시에 도통상태로 되며, 상기 데이타 라이트 모드시에 비도통상태로 되는 제3 P채널 MOSFET쌍을 갖는 반도체 집적회로 장치.
  2. 제1항에 있어서, 상기 여러개의 메모리 셀의 각각은 그의 한쪽의 게이트와 드레인이 그의 다른쪽의 드레인과 게이트에 각각 교차 접속된 한쌍의 MOSFET, 상기 한쌍의 MOSFET의 드레인에 각각 결합된 한쌍의 부하소자 및 한쌍의 전송 게이트 MOS FET를 포함하고, 상기 한쌍의 전송 게이트 MOSFET의 각각은 상기 한쌍의 MOSFET의 대응하는 MOSFET의 드레인과 상기 데이타선쌍의 대응하는 데이타선과의 사이에 결합된 소오스-드레인 경로를 갖고, 상기 한쌍의 전송 게이트 MOSFET의 각 게이트는 상기 여러개의 워드선의 대응하는 워드선에 결합되는 반도체 집적회로 장치.
  3. 제2항에 있어서, 상기 부하소자는 다결정 실리콘을 포함하는 반도체 집적회로 장치.
  4. 제3항에 있어서, 상기 반도체 집적회로 장치는 바이폴라 CMOS형 기억장치인 반도체 집적회로 장치.
  5. 제4항에 있어서, 상기 바이폴라 CMOS형 메모리 장치는 에미터 커플드 로직(ECL)회로의 신호 레벨과 호환성을 갖는 반도체 집적회로 장치.
  6. 제3항에 있어서, 상기 가변 임피던스 회로의 상기 제2 P채널 MOSFET쌍은 상기 제3 P채널 MOSFET쌍의 콘덕턴스보다 작은 콘덕턴스를 갖는 반도체 집적회로 장치.
  7. 제6항에 있어서, 상기 제2전압은 부전압인 반도체 집적회로 장치.
  8. 제7항에 있어서, 상기 제1전압은 실질적으로 접지전위인 반도체 집적회로 장치.
  9. 제8항에 있어서, 상기 여러개의 메모리셀의 각각에 포함되는 상기 한쌍의 MOS FET와 상기 한쌍의 전송 게이트 MOSFET의 각각은 N채널형인 반도체 집적회로 장치.
  10. 제1항에 있어서, 상기 제2 전압은 부전압인 반도체 집적회로 장치.
  11. 제1전압을 받기 위한 제1단자, 상기 제1전압보다 작은 전압값을 갖는 제2전압을 받기 위한 제2단자, 여러개의 워드선, 여러개의 상보 데이타선쌍, 그 각각이 상기 여러개의 상보 데이타선쌍 중의 한쌍과 상기 여러개의 워드선 중의 하나에 결합되도록, 상기 여러개의 워드선과 상기 여러개의 상보 데이타선쌍에 결합된 여러개의 스테이틱형 메모리 셀, 상기 제1단자와 상기 여러개의 상보 데이타선쌍 사이에 각각 결합되고, 또한 데이타 라이트 모드시에 그의 임피던스가 제1의 값에서 상기 제1의 값보다 큰 제2의 값으로 되도록 선택적으로 제어되는 여러개의 가변 임피던스 회로, 상기 데이타 라이트 모드시에 동작상태로 되고, 또한 상보 데이타선쌍의 어느것인가 한쪽의 데이타선의 전위를 상기 제2전압과 실질적으로 동일한 전위로 변화시키기 위한 수단을 갖는 데이타 입력회로, 데이타 리드 모드시에 동작상태로 되는 데이타 출력회로, 상기 데이타 입력회로의 한쌍의 출력에 각각 결합된 라이트 데이타선쌍, 상기 데이타 출력회로의 한쌍의 입력에 각각 결합된 리드 데이타선쌍, 상기 여러개의 상보 데이타선쌍,상기 라이트 데이타선쌍 및 상기 리드 데이타선쌍 사이에 결합된 여러개의 스위치 회로를 포함하고, 상기 여러개의 가변 임피던스 회로의 각각은 상기 제1단자와 상기 여러개의 상보 데이타선쌍의 대응하는 한쌍과의 사이에 각각 결합된 소오스-드레인 경로와 상기 제2단자에 공통으로 결합된 게이트와를 갖고, 상기 제1 및 제2단자로서 상기 제1 및 상기 제2전압의 공급에 응답해서 도통상태로 되는 제1 P채널 MOSFET쌍, 상기 제1단자와 상기 여러개의 상보 데이타선쌍의 대응하는 한쌍과의 사이에 각각 결합된 소오스-드레인 경로와 제어신호를 받도록 공통으로 결합된 게이트와를 갖고, 상기 데이타 리드 모드시에 도통 상태로 되며, 상기 데이타 라이트 모드시에 비도통 상태로 되는 제2 P채널 MOSFET쌍을 포함하고, 상기 여러개의 스위치 회로의 각각은 상기 데이타 라이트 모드시에 상기 데이타 입력회로를 상기 라이트 데이타선쌍을 거쳐서 상기 여러개의 상보 데이타선쌍의 대응하는 한쌍에 선택적으로 결합시키기 위한 제1 N채널 MOSFET쌍과 상기 데이타리드 모드시에 상기 여러개의 상보 데이타선쌍의 대응하는 한쌍의 상기 리드 데이터선쌍을 거쳐서 상기 데이타 출력회로에 선택적으로 결합시키기 위한 제3 P채널 MOSFET와를 포함하는 기판상의 반도체 기억장치.
  12. 제11항에 있어서, 상기 여러개의 메모리셀의 각각은 그 한쪽의 게이트와 드레인이 그의 다른쪽의 드레인과 게이트에 각각 교차 접속된 한쌍의 MOSFET, 상기 한쌍의 MOSFET의 드레인에 각각 결합된 한쌍의 부하소자 및 한쌍의 전송 게이트 MOSFET를 포함하고, 상기 한쌍의 전송 게이트 MOSFET의 각각은 상기 한쌍의 MOSFET의 대응하는 MOSFET의 드레인과 상기 상보 데이타선쌍의 대응하는 데이타선과의 사이에 결합된 소오스-드레인 경로를 포함하고, 상기 한쌍의 전송 게이트 MOSFET의 각각의 게이트는 상기 여러개의 워드선의 대응하는 워드선에 결합되는 반도체 기억장치.
  13. 제12항에 있어서, 상기 부하소자는 다결정 폴리실리콘을 포함하는 반도체 기억장치.
  14. 제13항에 있어서, 상기 반도체 기억장치는 바이폴라 CMOS형의 기억장치인 반도체 기억장치.
  15. 제14항에 있어서, 상기 바이폴라 CMOS형의 기억장치는 에미터 커플드 로직(ECL)회로의 신호 레벨과 호환성을 갖는 반도체 기억장치.
  16. 제14항에 있어서, 상기 제2전압은 부전압인 반도체 기억장치.
  17. 제16항에 있어서, 상기 제1전압은 실질적으로 접지전위인 반도체 기억장치.
  18. 제17항에 있어서, 상기 제1 P채널 MOSFET쌍은 상기 제2 P채널 MOSFET쌍의 콘덕턴스보다 작은 콘덕턴스를 갖는 반도체 기억장치.
  19. 제11항에 있어서, 제1 P채널 MOSFET쌍은 상기 제2 P채널 MOSFET쌍의 콘덕턴스보다 작은 콘덕턴스를 갖는 반도체 기억장치.
  20. 제1전압을 받기 위한 제1단자, 상기 제1전압보다 작은 전압값을 갖는 제2전압을 받기 위한 제2단자, 여러개의 위드선, 데이타선쌍, 그 각각이 상기 여러개의 워드선의 대응하는 하나와 상기 데이타선쌍에 결합되도록, 상기 여러개의 워드선과 상기 데이타선쌍에 결합된 여러개의 스테이틱형 메모리 셀, 상기 제1단자와 상기 데이터선쌍 사이에 결합되고, 데이타 리드모드에 있어서의 그의 임피던스값과 비교해서 데이타 라이트 모드에 있어서의 그의 임피던스값이 상대적으로 높게 되도록 제어되는 가변 임피던스 회로, 상기 데이타 라이트 모드시에 동작상태로 되고, 상기 데이타선쌍 중의 한쪽의 데이타선의 전위를 상기 제2전압과 실질적으로 동일한 전위로 변화시키기 위한 수단을 갖는 데이타 입력회로, 상기 데이타 리드 모드시에 동작상태로 되는 데이타 출력회로, 상기 데이타 입력회로의 한쌍의 출력에 각각 결합된 라이트 데이타선쌍, 상기 데이타 출력호로의 한쌍의 입력에 각각 결합된 리드 데이타선쌍, 상기 데이타 라이트 모드시, 상기 데이타 입력 회로를 상기 라이트 데이타선쌍을 거쳐서 상기 데이타선쌍에 결합시키기 위한 제1 MOSFET쌍, 상기 MOSFET쌍과 상보적인 채널형을 갖고, 데이타 리드 모드시에 상기 데이타선쌍을 상기 리드 데이타선쌍을 거쳐서 상기 데이타 출력회로에 결합시키기 위한 제2 MOSFET쌍을 포함하고, 상기 가변 임피던스 회로는 상기 제1단자와 상기 데이타선쌍과의 사이에 각각 결합된 주전류 경로와 상기 제2단자에 결합된 제어단자와를 갖는 제1트랜지스터쌍과 상기 제1단자와 상기 데이타선쌍과의 사이에 각각 결합된 주전류 경로와 제어신호를 받도록 결합된 제어단자와를 가즌 제2트랜지스터쌍과를 갖고, 상기 제1트랜지스터쌍은 상기 제1 및 제2단자에 대해서 상기 제1 및 상기 제2전압이 공급되는 것에 응답해서 도통상태로 되고, 상기 제2트랜지스터쌍은 상기 데이타 리드 모드시에 도통상태로 되고, 상기 데이타 라이트 모드시에 비도통 상태로 되는 반도체 집적회로 장치.
  21. 제20항에 있어서, 상기 제1트랜지스터쌍이 도통상태로 될 때, 상기 제1트랜지스터쌍의 콘덕턴스는 상기 제2트랜지스터쌍이 도통상태로 될 때의 상기 제2트랜지스터쌍의 콘덕턴스보다 작은 반도체 집적회로 장치.
  22. 제20항에 있어서, 상기 가변 임피던스 회로의 상기 제1 및 제2트랜지스터쌍의 각각의 트랜지스터는 상기 주전류 경로로 되는 소오스-드레인 경로와 상기 제어단자로 되는 게이트와를 갖는 MOSFET인 반도체 집적회로 장치.
  23. 제22항에 있어서, 상기 제1 및 제2트랜지스터쌍에 대응하는 여러개의 MOSF ET는 동일 채널형으로되는 반도체 집적회로 장치.
  24. 제23항에 있어서, 상기 제1 MOSFET쌍은 여러개의 N 채널 MOSFET를 포함하고, 상기 제2 MOSFET쌍은 P채널형으로 되는 반도체 집적회로 장치.
  25. 제23항에 있어서, 상기 제1 및 제2트랜지스터쌍으로 되는 상기 여러개의 MOS FET는 P채널형으로되는 집적회로 장치.
  26. 제25항에 있어서, 상기 제1전압은 실질적으로 접지전위이고, 상기 제2전압은 부전압인 반도체 집적회로 장치.
  27. 제26항에 있어서, 상기 여러개의 메모리 셀의 각각은 여러개의 MOSFET를 포함하는 반도체 집적회로 장치.
  28. 제27항에 있어서, 상기 반도체 집적회로 장치는 바이폴라 CMOS형의 기억장치인 반도체 집적회로 장치.
  29. 제27항에 있어서, 상기 제1트랜지스터쌍으로 되는 상기 여러개의 MOSFET는 상기 제2트랜지스터쌍으로 되는 상기 여러개의 MOSFET의 콘덕턴스보다 작은 콘덕턴스를 갖는 반도체 집적회로 장치.
  30. 제20항에 있어서, 적어도 상기 가변 임피던스 회로의 상기 제1트랜지스터쌍은 그의 소오스-드레인 경로가 상기 주전류 경로로 되고, 그의 게이트RK기 제어단자로 되는 MOSFET상을 포함하는 반도체 집적회로 장치.
  31. 제30항에 있어서, 상기 제1트랜지스터쌍으로 되는 상기 MOSFET쌍은 P채널형으로 되는 반도체 집적회로 장치.
  32. 제30항에 있어서, 상기 제1MOSFET쌍은 N채널형으로 되고, 상기 제2 MOS FET쌍은 P채널형으로 되는 반도체 집적회로 장치.
  33. 제32항에 있어서, 상기 제1전압은 실질적으로 접지전위이고, 상기 제2전압은 부전압인 반도체 집적회로 장치.
  34. 제33항에 있어서, 상기 여러개의 매로리셀의 각각은 여러개의 MOSFET를 포함하는 반도체 집적회로 장치.
  35. 제32항에 있어서, 상기 제2트랜지스터쌍은 P채널형 MOSFET를 포함하는 반도체 집적회로 장치.
  36. 제1전압을 받기 위한 제1단자, 상기 제1전압보다 작은 전압값을 가즌 제2전압을 받기 위한 제2단자, 여러개의 워드선, 여러쌍의 상보 데이타선, 그 각각이 상기 여러쌍의 상보 데이타선 중의 한쌍의 상보 데이타선상과 상기 여러개의 원드선 중의 하나의 워드선에 결합되도록 , 상기 여러개의 워드선과 상기 여러쌍의 상보 데이타선에 결합된 여러개의 스테이틱형 메모리 셀, 상기 제1단자와 상기 여러쌍의 상보 데이타선 사이에 각각 결합되고, 또한 데이타 라이트 모드시에 그의 임피던스 제1의 값에서 상기 제1의 값보다 큰 제2의 값으로 되도록 선택적으로 제어되는 여러개의 가변 임피던스 회로, 상기 데이타 라이트 모드시에 동작상태로 되고, 또한 한쌍의 상보 데이타선의 어느것인가 한쪽의 데이타선의 전위를 상기 제2전압과 근사하는 전위로 변화시키기 위한 수단을 갖는 데이타 입력회로, 데이타 리드 모드시에 동작상태로 되는 데이타 출력회로, 상기 데이타 입력회로의 한쌍의 출력에 결합된 한쌍의 라이트 데이타선, 상기 데이타 출력회로의 한쌍의 입력에 결합된 한쌍의 리드 데이타선, 상기 여러쌍의 상보 데이타선, 상기 한쌍의 라이트 데이타선 및 상기 한쌍의 리드 데이타선 사이에 결합된 여러개의 스위치 회로를 포함하고, 상기 여러개의 가변 임피던스 회로의 각각은 상기 제1단자와 상기 여러쌍의 상보 데이타선의 대응하는 한쌍의 상보 데이타선과의 사이에 각각 결합된 소오스-드레인 경로와 상기 제2단자에 결합된 게이트와를 각각 갖고, 상기 제1 및 제2단자에 대해서 상기 제1 및 상기 제2전압이 공급되는 것에 응답해서 도통상태로 되는 한쌍의 제1 MOSFET와 상기 제1 단자와 상기 여러상의 상보 데이타선의 대응한 한쌍의 상보 데이타선과의 사이에 각각 결합된 주전류 경로와 제어신호르 제어신호를 받도록 결합된 제어단자와를 갖고, 상게 데이타 리드 모드시에 도통 상태로 되며, 상기 데이타 라이트 모드시에 비도통 상태로 되는 한쌍의 트랜지스터와를 포함하고, 상기 여러개의 스위치 회로의 각각은 상기 데이타 라이트 모드시에 상기 데이타 입력회로를 상기 한쌍의 라이트 데이타선쌍을 거쳐서 상기 여러쌍의 상보 데이타선의 대응하는 한쌍의 상보 데이타선쌍에 선택적으로 결합시키기 위한 한쌍의 제2 MOSFET와 상기 제2 MOSFET쌍의 채널형과 상보적인 채널형을 갖고, 상기 데이타 리드 모드시에 상기 여러쌍의 상보 데이타선 중의 대응하는 한쌍의 상보 데이타선쌍을 상기 한쌍의 리드 데이타선을 거쳐서 상기 데이타 출력회로에 선택적으로 결합시키기 위한 제3 MOSFET쌍과를 포함하는 기판상의 반도체 기억장치.
  37. 제36항에 있어서, 상기 한쌍의 제1 MOSFET는 P채널형인 반도체 기억장치.
  38. 제37항에 있어서, 상기 한쌍의 제2 MOSFET는 N채널형이고, 상기 제3 MOS FET는 P채널형인 반도체 기억장치.
  39. 제38항에 있어서, 상기 제1전압은 실질적으로 접지전위이고, 상기 제2전압은 부전압인 반도체 기억장치.
  40. 제38항에 있어서, 상기 한쌍의 트랜지스터의 각각은 P채널형 MOSFET인 반도체 기억장치.
  41. 제36항에 있어서, 상기 제1 MOSFET쌍은 상기 한쌍의 트랜지스터의 콘덕턴스보다 작은 콘덕턴스를 갖는 반도체 기억장치.
  42. 제41항에 있어서, 상기 제1 MOSFET는 P채널형이고, 상기 한쌍의 트랜지스터의 각각은 P채널형 MOSFET인 반도체 기억장치.
  43. 제36항에 있어서,상기 여러개의 메모리 셀의 각각은 여러개의 MOSFET를 포함하는 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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