JP2679495B2 - 半導体回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明はソースまたはドレイン側
に設けた制御手段によって制御されるトランジスタを含
む半導体回路に関するものである。
に設けた制御手段によって制御されるトランジスタを含
む半導体回路に関するものである。
【０００２】
【従来の技術】従来より半導体回路のトランジスタ能力
を回路的に変える方法として種々の方法が考えられてい
る。
を回路的に変える方法として種々の方法が考えられてい
る。
【０００３】以下従来のトランジスタ能力を回路的に変
える半導体回路について一例を説明する。
える半導体回路について一例を説明する。
【０００４】図４は、従来の半導体回路の一例である。
ＮチャンネルＭＯＳ型電界効果型トランジスタ１９，２
０，２１は、エンハンスメントタイプを用いている。Ｎ
チャンネルトランジスタ１９，２０，２１の各ドレイン
側２２，２３，２４は５Ｖ電源（ＶDD）及び出力端子２
５のいずれもにそれぞれ接続されている。また、５Ｖ電
源（ＶDD）と接続点（Ｃ点）の間に負荷抵抗２６を介し
ている。そして、ソース側２７，２８，２９は、それぞ
れ接地接続されている。入力端子３０からの入力信号は
制御信号３１，３２，３３と、アンド回路３４，３５，
３６で加算され、アンド回路３４の出力信号３７、アン
ド回路３５の出力信号３８、アンド回路３６の出力信号
３９はそれぞれ、Ｎチャンネルトランジスタ１９，２
０，２１のゲート側４０，４１，４２に接続されてい
る。
ＮチャンネルＭＯＳ型電界効果型トランジスタ１９，２
０，２１は、エンハンスメントタイプを用いている。Ｎ
チャンネルトランジスタ１９，２０，２１の各ドレイン
側２２，２３，２４は５Ｖ電源（ＶDD）及び出力端子２
５のいずれもにそれぞれ接続されている。また、５Ｖ電
源（ＶDD）と接続点（Ｃ点）の間に負荷抵抗２６を介し
ている。そして、ソース側２７，２８，２９は、それぞ
れ接地接続されている。入力端子３０からの入力信号は
制御信号３１，３２，３３と、アンド回路３４，３５，
３６で加算され、アンド回路３４の出力信号３７、アン
ド回路３５の出力信号３８、アンド回路３６の出力信号
３９はそれぞれ、Ｎチャンネルトランジスタ１９，２
０，２１のゲート側４０，４１，４２に接続されてい
る。
【０００５】以上のように構成された、半導体回路につ
いて以下にその動作を説明する。まず制御信号３１，３
２，３３のそれぞれが、ハイレベル（Ｈ）のとき、入力
信号３０の変化はそのままアンド回路３４，３５，３６
の出力信号３７，３８，３９に現れＮチャンネルトラン
ジスタ１９，２０，２１のゲート側４０，４１，４２に
それぞれ入力される。従って、入力信号３０の変化によ
ってＮチャンネルトランジスタ１９，２０，２１が駆動
される。この時、出力端子２５に対する電流をＩとする
と、ＩはＮチャンネルトランジスタ１９に流れる電流Ｉ
1と、Ｎチャンネルトランジスタ２０に流れる電流Ｉ
2と、Ｎチャンネルトランジスタ２１に流れる電流Ｉ3を
加えたものであり、Ｉ＝Ｉ1＋Ｉ2＋Ｉ3になる。
いて以下にその動作を説明する。まず制御信号３１，３
２，３３のそれぞれが、ハイレベル（Ｈ）のとき、入力
信号３０の変化はそのままアンド回路３４，３５，３６
の出力信号３７，３８，３９に現れＮチャンネルトラン
ジスタ１９，２０，２１のゲート側４０，４１，４２に
それぞれ入力される。従って、入力信号３０の変化によ
ってＮチャンネルトランジスタ１９，２０，２１が駆動
される。この時、出力端子２５に対する電流をＩとする
と、ＩはＮチャンネルトランジスタ１９に流れる電流Ｉ
1と、Ｎチャンネルトランジスタ２０に流れる電流Ｉ
2と、Ｎチャンネルトランジスタ２１に流れる電流Ｉ3を
加えたものであり、Ｉ＝Ｉ1＋Ｉ2＋Ｉ3になる。
【０００６】これに対して、制御信号３１のみをハイレ
ベル（Ｈ）にし、残りの制御信号３２,３３をローレベ
ル（Ｌ）にした時には、入力端子３０からの入力信号の
変化はそのままアンド回路３４の出力信号３７のみに現
れ、Ｎチャンネルトランジスタ１９のゲート側４０のみ
に入力される。従って、入力信号３０の変化によって、
トランジスタ１９のみが駆動される。この場合出力端子
２５に対する電流Ｉは、Ｎチャンネルトランジスタ１９
に流れる電流Ｉ1 と等しくなることから、Ｉ＝Ｉ1とな
る。
ベル（Ｈ）にし、残りの制御信号３２,３３をローレベ
ル（Ｌ）にした時には、入力端子３０からの入力信号の
変化はそのままアンド回路３４の出力信号３７のみに現
れ、Ｎチャンネルトランジスタ１９のゲート側４０のみ
に入力される。従って、入力信号３０の変化によって、
トランジスタ１９のみが駆動される。この場合出力端子
２５に対する電流Ｉは、Ｎチャンネルトランジスタ１９
に流れる電流Ｉ1 と等しくなることから、Ｉ＝Ｉ1とな
る。
【０００７】これを出力端子２５側からみた場合、制御
信号３１のみが（Ｈ）の時に比べて制御信号３１，３
２，３３が（Ｈ）の時はトランジスタ能力が大きくな
る。
信号３１のみが（Ｈ）の時に比べて制御信号３１，３
２，３３が（Ｈ）の時はトランジスタ能力が大きくな
る。
【０００８】以上の事から制御信号を制御することによ
って、トランジスタの能力を変えることができる。
って、トランジスタの能力を変えることができる。
【０００９】
【発明が解決しようとする課題】しかしながら、上記従
来の構成では、入力信号と制御信号を加算回路で加算し
ているため、入力信号がアナログ入力の場合、アナログ
信号のままでは、入力信号の変化がそのまま出力されな
かった。つまりアナログ入力の場合は、上記回路ではト
ランジスタ能力を変えられないことになる。
来の構成では、入力信号と制御信号を加算回路で加算し
ているため、入力信号がアナログ入力の場合、アナログ
信号のままでは、入力信号の変化がそのまま出力されな
かった。つまりアナログ入力の場合は、上記回路ではト
ランジスタ能力を変えられないことになる。
【００１０】本発明は上記課題を解決するもので入力信
号がアナログ入力でもアナログ出力が得られ、かつトラ
ンジスタの能力を変えることができる半導体回路を提供
することを目的とする。
号がアナログ入力でもアナログ出力が得られ、かつトラ
ンジスタの能力を変えることができる半導体回路を提供
することを目的とする。
【００１１】
【課題を解決するための手段】第１の発明の半導体回路
は、複数のトランジスタを有し、前記複数のトランジス
タの各ドレインが負荷抵抗の一方の端子及び出力端子
に、各ソースが接地に、各ゲートが入力端子にそれぞれ
接続され、前記負荷抵抗の他方の端子が電源に接続され
ている半導体回路であって、前記各ドレインと前記負荷
抵抗の一方の端子及び出力端子との間、または、前記各
ソースと前記接地との間の少なくともどちらか一方にス
イッチ素子がトランジスタ毎に接続されており、前記各
トランジスタ毎に接続された前記スイッチ素子により、
前記出力端子側からみたトランジスタ能力を制御できる
ことを特徴とするものである。
は、複数のトランジスタを有し、前記複数のトランジス
タの各ドレインが負荷抵抗の一方の端子及び出力端子
に、各ソースが接地に、各ゲートが入力端子にそれぞれ
接続され、前記負荷抵抗の他方の端子が電源に接続され
ている半導体回路であって、前記各ドレインと前記負荷
抵抗の一方の端子及び出力端子との間、または、前記各
ソースと前記接地との間の少なくともどちらか一方にス
イッチ素子がトランジスタ毎に接続されており、前記各
トランジスタ毎に接続された前記スイッチ素子により、
前記出力端子側からみたトランジスタ能力を制御できる
ことを特徴とするものである。
【００１２】第２の発明の半導体回路は、複数のトラン
ジスタを有し、前記複数のトランジスタの各ドレインが
負荷抵抗の一方の端子及び出力端子に、各ソースが接地
端子に、各ゲートが入力端子に接続され、前記負荷抵抗
の他方の端子が電源端子に接続されているブロック部を
２個備え、かつ前記２個のブロック部のそれぞれの前記
電源端子が電源に、それぞれの前記接地端子が接地に接
続されている半導体回路であって、前記各ドレインと前
記負荷抵抗の一方の端子及び出力端子との間、または、
前記各ソースと前記接地端子との間の少なくともどちら
か一方にスイッチ素子がトランジスタ毎に接続され、前
記２個のブロック部のそれぞれの前記電源端子と前記電
源との間、または、それぞれの前記接地端子と前記接地
との間のどちらか一方に同一の定電流源が共通定電流源
として接続されており、前記各トランジスタ毎に接続さ
れた前記スイッチ素子により、前記２個のブロック部の
それぞれの出力端子側からみたトランジスタ能力が同じ
になるように制御できることを特徴とするものである。
ジスタを有し、前記複数のトランジスタの各ドレインが
負荷抵抗の一方の端子及び出力端子に、各ソースが接地
端子に、各ゲートが入力端子に接続され、前記負荷抵抗
の他方の端子が電源端子に接続されているブロック部を
２個備え、かつ前記２個のブロック部のそれぞれの前記
電源端子が電源に、それぞれの前記接地端子が接地に接
続されている半導体回路であって、前記各ドレインと前
記負荷抵抗の一方の端子及び出力端子との間、または、
前記各ソースと前記接地端子との間の少なくともどちら
か一方にスイッチ素子がトランジスタ毎に接続され、前
記２個のブロック部のそれぞれの前記電源端子と前記電
源との間、または、それぞれの前記接地端子と前記接地
との間のどちらか一方に同一の定電流源が共通定電流源
として接続されており、前記各トランジスタ毎に接続さ
れた前記スイッチ素子により、前記２個のブロック部の
それぞれの出力端子側からみたトランジスタ能力が同じ
になるように制御できることを特徴とするものである。
【００１３】また第３の発明の半導体回路は、入力端子
に接続されたゲートと、高電位の電源端子に接続された
ソースと、出力端子に接続されたドレインから成るＰチ
ャンネルトランジスタと、前記入力端子に接続されたゲ
ートと、低電位の電源端子に接続されたソースと、前記
出力端子及び前記Ｐチャンネルトランジスタの前記ドレ
インに接続されたドレインから成るＮチャンネルトラン
ジスタとで構成されたＣＭＯＳインバータを有する半導
体回路であって、前記高電位の電源端子、または、前記
低電位の電源端子の少なくとも一方は、異なる電圧を供
給できる２本以上の電源端子で構成され、且つ、該電位
に応じて前記Ｐチャンネルトランジスタのソース、また
は、前記Ｎチャンネルトランジスタのソースのどちらか
一方に前記２本以上の電源端子がそれぞれスイッチ素子
を介して接続されており、前記入力端子からの入力によ
り前記高電位の電源端子に接続されている前記Ｐチャン
ネルトランジスタまたは前記低電位の電源端子に接続さ
れているＮチャンネルトランジスタのどちらか一方を選
択し、且つ、選択されたトランジスタのソース側に前記
２本以上の電源端子がそれぞれスイッチ素子を介して接
続されている場合には、前記スイッチ素子を制御するこ
とにより所定の電源端子を選択して出力端子から出力す
ることを特徴とするものである。
に接続されたゲートと、高電位の電源端子に接続された
ソースと、出力端子に接続されたドレインから成るＰチ
ャンネルトランジスタと、前記入力端子に接続されたゲ
ートと、低電位の電源端子に接続されたソースと、前記
出力端子及び前記Ｐチャンネルトランジスタの前記ドレ
インに接続されたドレインから成るＮチャンネルトラン
ジスタとで構成されたＣＭＯＳインバータを有する半導
体回路であって、前記高電位の電源端子、または、前記
低電位の電源端子の少なくとも一方は、異なる電圧を供
給できる２本以上の電源端子で構成され、且つ、該電位
に応じて前記Ｐチャンネルトランジスタのソース、また
は、前記Ｎチャンネルトランジスタのソースのどちらか
一方に前記２本以上の電源端子がそれぞれスイッチ素子
を介して接続されており、前記入力端子からの入力によ
り前記高電位の電源端子に接続されている前記Ｐチャン
ネルトランジスタまたは前記低電位の電源端子に接続さ
れているＮチャンネルトランジスタのどちらか一方を選
択し、且つ、選択されたトランジスタのソース側に前記
２本以上の電源端子がそれぞれスイッチ素子を介して接
続されている場合には、前記スイッチ素子を制御するこ
とにより所定の電源端子を選択して出力端子から出力す
ることを特徴とするものである。
【００１４】
【作用】第１の発明は上記した構成により入力信号を論
理回路に入力せずにトランジスタのゲート側から入力
し、ソース側またはドレイン側で、接地接続または電源
との接続の少なくとも一方を制御しているので、アナロ
グ入力でもそれに応じた出力が得られる。
理回路に入力せずにトランジスタのゲート側から入力
し、ソース側またはドレイン側で、接地接続または電源
との接続の少なくとも一方を制御しているので、アナロ
グ入力でもそれに応じた出力が得られる。
【００１５】第２の発明は、上記した構成により、各ブ
ロック部の出力端子側からみたトランジスタ能力を他の
ブロック部と同じになるように制御することができるの
で、制御信号を変化させるだけで各ブロック部の出力端
子側からみたトランジスタ能力を変えることができる。
ロック部の出力端子側からみたトランジスタ能力を他の
ブロック部と同じになるように制御することができるの
で、制御信号を変化させるだけで各ブロック部の出力端
子側からみたトランジスタ能力を変えることができる。
【００１６】また第３の発明は上記した構成により、半
導体内部において、異なる２種類以上の電圧をＰチャン
ネルトランジスタのソース、または、前記Ｎチャンネル
トランジスタのソースの少なくとも一方にスイッチ素子
を介して選択的に供給することができるため、半導体内
部で出力信号の振幅を変えることができる。
導体内部において、異なる２種類以上の電圧をＰチャン
ネルトランジスタのソース、または、前記Ｎチャンネル
トランジスタのソースの少なくとも一方にスイッチ素子
を介して選択的に供給することができるため、半導体内
部で出力信号の振幅を変えることができる。
【００１７】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。
ながら説明する。
【００１８】図１は第１の発明の一実施例における半導
体回路の回路図を示すものである。ＮチャンネルＭＯＳ
型電界効果型トランジスタ１，２，３は、エンハンスメ
ントタイプを用いている。Ｎチャンネルトランジスタ
１，２, ３のドレイン側を従来の構成と同様に、５Ｖ電
源（ＶDD）及び出力端子５のいずれもにそれぞれ接続し
ている。また５Ｖ電源（ＶDD）と接続点（ｂ点）の間に
負荷抵抗４を介している。そしてソース側６，７，８は
それぞれ、スイッチ素子としてのトランスファーゲート
９，１０，１１の一方の端子に接続され、トランスファ
ーゲート９，１０，１１ の他方の端子はそれぞれ接地
接続されている。制御信号１２はトランスファーゲート
９の制御ゲート１３に、制御信号１４はトランスファー
ゲート１０の制御ゲート１５に、制御信号１６はトラン
スファーゲート１１の制御ゲート１７にそれぞれ接続さ
れる。入力端子１８はＮチャンネルトランジスタ１，
２，３のそれぞれのゲートに接続されている。
体回路の回路図を示すものである。ＮチャンネルＭＯＳ
型電界効果型トランジスタ１，２，３は、エンハンスメ
ントタイプを用いている。Ｎチャンネルトランジスタ
１，２, ３のドレイン側を従来の構成と同様に、５Ｖ電
源（ＶDD）及び出力端子５のいずれもにそれぞれ接続し
ている。また５Ｖ電源（ＶDD）と接続点（ｂ点）の間に
負荷抵抗４を介している。そしてソース側６，７，８は
それぞれ、スイッチ素子としてのトランスファーゲート
９，１０，１１の一方の端子に接続され、トランスファ
ーゲート９，１０，１１ の他方の端子はそれぞれ接地
接続されている。制御信号１２はトランスファーゲート
９の制御ゲート１３に、制御信号１４はトランスファー
ゲート１０の制御ゲート１５に、制御信号１６はトラン
スファーゲート１１の制御ゲート１７にそれぞれ接続さ
れる。入力端子１８はＮチャンネルトランジスタ１，
２，３のそれぞれのゲートに接続されている。
【００１９】以上のように構成された、本実施例の半導
体回路について以下にその動作を説明する。
体回路について以下にその動作を説明する。
【００２０】まず制御信号１２，１４，１６のそれぞれ
が（Ｈ）のときトランスファーゲート９，１０，１１が
接続状態になり、Ｎチャンネルトランジスタ１，２，３
のソース側６，７，８がそれぞれ接地接続され、入力端
子１８からの入力信号の変化によってＮチャンネルトラ
ンジスタ１，２，３が駆動される。
が（Ｈ）のときトランスファーゲート９，１０，１１が
接続状態になり、Ｎチャンネルトランジスタ１，２，３
のソース側６，７，８がそれぞれ接地接続され、入力端
子１８からの入力信号の変化によってＮチャンネルトラ
ンジスタ１，２，３が駆動される。
【００２１】これに対して制御信号１２のみを（Ｈ）に
し、他の制御信号１４，１６を（Ｌ）にした時には、Ｎ
チャンネルトランジスタ１のソース側６のみが接地接続
され、入力端子１８からの入力信号の変化によってＮチ
ャンネルトランジスタ１のみが駆動される。これを出力
端子５側から見た場合、制御信号１２のみを（Ｈ）にし
た時に比べて、制御信号１２，１４，１６を（Ｈ）にし
た時の方がトランジスタ能力が大きくなる。
し、他の制御信号１４，１６を（Ｌ）にした時には、Ｎ
チャンネルトランジスタ１のソース側６のみが接地接続
され、入力端子１８からの入力信号の変化によってＮチ
ャンネルトランジスタ１のみが駆動される。これを出力
端子５側から見た場合、制御信号１２のみを（Ｈ）にし
た時に比べて、制御信号１２，１４，１６を（Ｈ）にし
た時の方がトランジスタ能力が大きくなる。
【００２２】以上のように第１の発明の実施例によれ
ば、入力信号を論理回路を介さずに直接トランジスタの
ゲートに入力し、各トランジスタのソースとの接地接続
をトランスファーゲートで制御しているので、入力がア
ナログ信号の場合には、出力もアナログ信号とすること
ができ、出力側からみたトランジスタ能力を変えること
ができる。
ば、入力信号を論理回路を介さずに直接トランジスタの
ゲートに入力し、各トランジスタのソースとの接地接続
をトランスファーゲートで制御しているので、入力がア
ナログ信号の場合には、出力もアナログ信号とすること
ができ、出力側からみたトランジスタ能力を変えること
ができる。
【００２３】なお、スイッチ素子としてトランスファー
ゲートを用いたが、その他のスイッチ素子でも問題はな
い。また、そのスイッチ素子をトランスファーゲートの
ソース側のみに接続したが、ドレイン側のみ、または、
ドレイン側とソース側の両方に接続してもよい。
ゲートを用いたが、その他のスイッチ素子でも問題はな
い。また、そのスイッチ素子をトランスファーゲートの
ソース側のみに接続したが、ドレイン側のみ、または、
ドレイン側とソース側の両方に接続してもよい。
【００２４】トランジスタとしては、ＮチャンネルＭＯ
Ｓ型電界効果型エンハンスメントタイプトランジスタを
用いたが、それに限定されるものではなく、また３個の
Ｎチャンネルトランジスタを接続したが、２個以上なら
何個でもよい。
Ｓ型電界効果型エンハンスメントタイプトランジスタを
用いたが、それに限定されるものではなく、また３個の
Ｎチャンネルトランジスタを接続したが、２個以上なら
何個でもよい。
【００２５】そして、本実施例ではドレイン側に電源を
接続したが、電源の働きをするものであればよく、電源
とドレインとの間に、他の回路などが接続されていても
何ら問題はない。ソース側の接地接続も同様に接地とソ
ースの間に、他の回路などが接続されていても何ら問題
はない。
接続したが、電源の働きをするものであればよく、電源
とドレインとの間に、他の回路などが接続されていても
何ら問題はない。ソース側の接地接続も同様に接地とソ
ースの間に、他の回路などが接続されていても何ら問題
はない。
【００２６】図２は第２の発明の一実施例における半導
体回路の回路図を示すものである。ＮチャンネルＭＯＳ
型電界効果型トランジスタ５７，５８，５９，６０は、
エンハンスメントタイプを用いていて、Ｎチャンネルト
ランジスタ５７とＮチャンネルトランジスタ５９、Ｎチ
ャンネルトランジスタ５８とＮチャンネルトランジスタ
６０はそれぞれ同じサイズである。また、トランスファ
ーゲート６５，６６，６７，６８はＣＭＯＳトランスフ
ァーゲート（アナログスイッチ）である。
体回路の回路図を示すものである。ＮチャンネルＭＯＳ
型電界効果型トランジスタ５７，５８，５９，６０は、
エンハンスメントタイプを用いていて、Ｎチャンネルト
ランジスタ５７とＮチャンネルトランジスタ５９、Ｎチ
ャンネルトランジスタ５８とＮチャンネルトランジスタ
６０はそれぞれ同じサイズである。また、トランスファ
ーゲート６５，６６，６７，６８はＣＭＯＳトランスフ
ァーゲート（アナログスイッチ）である。
【００２７】図２に示すように、電源（ＶDD）と定電流
源８７の間に、第１のブロック部１００と第２のブロッ
ク部２００が並列になるように接続されている。まず、
第１のブロック部１００の構成について説明する。Ｎチ
ャンネルトランジスタ５７，５８のドレイン側８３，８
４は負荷抵抗６３の一方の端子及び、出力端子７７に接
続されている。また負荷抵抗６３の他方の端子（電源端
子８８）は電源（ＶDD）に接続されている。そしてＮチ
ャンネルトランジスタ５７，５８のソース側７９，８０
は、それぞれスイッチ素子としてのトランスファーゲー
ト６５，６６の一方の端子に接続され、トランスファー
ゲート６５，６６の他方の端子は接地端子９０に接続さ
れている。制御信号７３はトランスファーゲート６５の
制御ゲート６９に、制御信号７４はトランスファーゲー
ト６６の制御ゲート７０に、それぞれ接続される。入力
端子６１はＮチャンネルトランジスタ５７，５８のそれ
ぞれのゲートに接続されている。
源８７の間に、第１のブロック部１００と第２のブロッ
ク部２００が並列になるように接続されている。まず、
第１のブロック部１００の構成について説明する。Ｎチ
ャンネルトランジスタ５７，５８のドレイン側８３，８
４は負荷抵抗６３の一方の端子及び、出力端子７７に接
続されている。また負荷抵抗６３の他方の端子（電源端
子８８）は電源（ＶDD）に接続されている。そしてＮチ
ャンネルトランジスタ５７，５８のソース側７９，８０
は、それぞれスイッチ素子としてのトランスファーゲー
ト６５，６６の一方の端子に接続され、トランスファー
ゲート６５，６６の他方の端子は接地端子９０に接続さ
れている。制御信号７３はトランスファーゲート６５の
制御ゲート６９に、制御信号７４はトランスファーゲー
ト６６の制御ゲート７０に、それぞれ接続される。入力
端子６１はＮチャンネルトランジスタ５７，５８のそれ
ぞれのゲートに接続されている。
【００２８】次に、第２のブロック部２００の構成につ
いて説明する。第１のブロック部と同様に、Ｎチャンネ
ルトランジスタ５９，６０のドレイン側８５，８６は負
荷抵抗の一方の端子及び、出力端子７８に接続されてい
る。また負荷抵抗の他方の端子（電源端子８９）は電源
（ＶDD）に接続されている。そしてＮチャンネルトラン
ジスタ５９，６０のソース側８１，８２は、それぞれス
イッチ素子としてのトランスファーゲート６７，６８の
一方の端子に接続され、トランスファーゲート６７，６
８の他方の端子は接地端子９１に接続されている。制御
信号７５はトランスファーゲート６７の制御ゲート７１
に、制御信号７６はトランスファーゲート６８の制御ゲ
ート７２に、それぞれ接続される。入力端子６２はＮチ
ャンネルトランジスタ５９，６０のそれぞれのゲートに
接続されている。
いて説明する。第１のブロック部と同様に、Ｎチャンネ
ルトランジスタ５９，６０のドレイン側８５，８６は負
荷抵抗の一方の端子及び、出力端子７８に接続されてい
る。また負荷抵抗の他方の端子（電源端子８９）は電源
（ＶDD）に接続されている。そしてＮチャンネルトラン
ジスタ５９，６０のソース側８１，８２は、それぞれス
イッチ素子としてのトランスファーゲート６７，６８の
一方の端子に接続され、トランスファーゲート６７，６
８の他方の端子は接地端子９１に接続されている。制御
信号７５はトランスファーゲート６７の制御ゲート７１
に、制御信号７６はトランスファーゲート６８の制御ゲ
ート７２に、それぞれ接続される。入力端子６２はＮチ
ャンネルトランジスタ５９，６０のそれぞれのゲートに
接続されている。
【００２９】接地端子９０及び接地端子９１は定電流源
８７の一方の端子に接続され、定電流源８７の他方の端
子は接地接続されている。
８７の一方の端子に接続され、定電流源８７の他方の端
子は接地接続されている。
【００３０】以上のように構成された、本実施例の半導
体回路について以下にその動作を説明する。
体回路について以下にその動作を説明する。
【００３１】まず第１のブロック部１００において、制
御信号７３，７４のそれぞれが（Ｈ）のときトランスフ
ァーゲート６５，６６が接続状態になり、Ｎチャンネル
トランジスタ５７，５８のソース側７９，８０がそれぞ
れ、定電流源８７を介して接地接続され、入力端子６１
からの入力信号の変化によってＮチャンネルトランジス
タ５７，５８が駆動され、それに応じた出力信号が出力
端子７７から得られる。
御信号７３，７４のそれぞれが（Ｈ）のときトランスフ
ァーゲート６５，６６が接続状態になり、Ｎチャンネル
トランジスタ５７，５８のソース側７９，８０がそれぞ
れ、定電流源８７を介して接地接続され、入力端子６１
からの入力信号の変化によってＮチャンネルトランジス
タ５７，５８が駆動され、それに応じた出力信号が出力
端子７７から得られる。
【００３２】これに対して制御信号７３のみを（Ｈ）に
し、他の制御信号７４を（Ｌ）にした時には、Ｎチャン
ネルトランジスタ５７のソース側７９のみが接地接続さ
れ、入力端子６１からの入力信号の変化によってＮチャ
ンネルトランジスタ５７のみが駆動され、それに応じた
出力信号が出力端子７７から得られる。これを出力端子
７７側からみた場合、制御信号７３のみを（Ｈ）にした
時に比べて、制御信号７３，７４を（Ｈ）にした時の方
がトランジスタ能力が大きくなる。ただし、トランジス
タ能力が変化しても、入力端子からの入力信号が同じな
ら、出力端子からの出力は同じになる。
し、他の制御信号７４を（Ｌ）にした時には、Ｎチャン
ネルトランジスタ５７のソース側７９のみが接地接続さ
れ、入力端子６１からの入力信号の変化によってＮチャ
ンネルトランジスタ５７のみが駆動され、それに応じた
出力信号が出力端子７７から得られる。これを出力端子
７７側からみた場合、制御信号７３のみを（Ｈ）にした
時に比べて、制御信号７３，７４を（Ｈ）にした時の方
がトランジスタ能力が大きくなる。ただし、トランジス
タ能力が変化しても、入力端子からの入力信号が同じな
ら、出力端子からの出力は同じになる。
【００３３】第２のブロック部２００についても、第１
のブロック部と同様の動作をし、出力端子７８からみた
場合、制御信号７５のみを（Ｈ）にした時に比べて、制
御信号７５，７６を（Ｈ）にした時の方がトランジスタ
能力が大きくなる。
のブロック部と同様の動作をし、出力端子７８からみた
場合、制御信号７５のみを（Ｈ）にした時に比べて、制
御信号７５，７６を（Ｈ）にした時の方がトランジスタ
能力が大きくなる。
【００３４】ただし、第１のブロック部と第２のブロッ
ク部において、出力端子からみたそれぞれのトランジス
タ能力を同じにすることができなければならない。例え
ば、Ｎチャンネルトランジスタ５７，５９のサイズをＷ
＝５μｍ、Ｌ＝５μｍ、Ｎチャンネルトランジスタ５
８，６０のサイズをＷ＝１０μｍ、Ｌ＝５μｍとする。
そして、Ｎチャンネルトランジスタ５７が駆動する時
は、Ｎチャンネルトランジスタ５９が駆動するように、
また、Ｎチャンネルトランジスタ５８が駆動する時は、
Ｎチャンネルトランジスタ６０が駆動するように制御す
れば第１ブロック部と第２ブロック部のトランジスタ能
力を同じにすることができる。
ク部において、出力端子からみたそれぞれのトランジス
タ能力を同じにすることができなければならない。例え
ば、Ｎチャンネルトランジスタ５７，５９のサイズをＷ
＝５μｍ、Ｌ＝５μｍ、Ｎチャンネルトランジスタ５
８，６０のサイズをＷ＝１０μｍ、Ｌ＝５μｍとする。
そして、Ｎチャンネルトランジスタ５７が駆動する時
は、Ｎチャンネルトランジスタ５９が駆動するように、
また、Ｎチャンネルトランジスタ５８が駆動する時は、
Ｎチャンネルトランジスタ６０が駆動するように制御す
れば第１ブロック部と第２ブロック部のトランジスタ能
力を同じにすることができる。
【００３５】このように第２の発明の実施例によれば、
それぞれのブロック部において、トランスファーゲート
の制御信号を変化させるだけで、各ブロック部が同じト
ランジスタ能力になるように出力端子から見たトランジ
スタ能力を変えることができる。そこで本実施例を差動
増幅回路として用いる場合、トランスファーゲートの制
御信号を変えるだけで、その時の必要最低のトランジス
タ能力に変えることができる。
それぞれのブロック部において、トランスファーゲート
の制御信号を変化させるだけで、各ブロック部が同じト
ランジスタ能力になるように出力端子から見たトランジ
スタ能力を変えることができる。そこで本実施例を差動
増幅回路として用いる場合、トランスファーゲートの制
御信号を変えるだけで、その時の必要最低のトランジス
タ能力に変えることができる。
【００３６】なお、第２の発明の実施例ではスイッチ素
子としてＣＭＯＳトランスファーゲートを用いた。これ
は、ＣＭＯＳトランスファーゲートはスイッチ素子とし
ていずれの電流方向に対しても電位差が発生しないた
め、直線性の良い差動増幅回路が実現されるからであ
る。しかし、その他のスイッチ素子を用いても何ら問題
はない。また、そのスイッチ素子をトランスファーゲー
トのソース側のみに接続したが、ドレイン側のみ、また
は、ドレイン側とソース側の両方に接続してもよい。
子としてＣＭＯＳトランスファーゲートを用いた。これ
は、ＣＭＯＳトランスファーゲートはスイッチ素子とし
ていずれの電流方向に対しても電位差が発生しないた
め、直線性の良い差動増幅回路が実現されるからであ
る。しかし、その他のスイッチ素子を用いても何ら問題
はない。また、そのスイッチ素子をトランスファーゲー
トのソース側のみに接続したが、ドレイン側のみ、また
は、ドレイン側とソース側の両方に接続してもよい。
【００３７】トランジスタとしては、ＮチャンネルＭＯ
Ｓ型電界効果型エンハンスメントタイプトランジスタを
用いたが、それに限定されるものではなく、また１個の
ブロック部に２個のＮチャンネルトランジスタを接続し
たが、２個以上なら何個でもよい。
Ｓ型電界効果型エンハンスメントタイプトランジスタを
用いたが、それに限定されるものではなく、また１個の
ブロック部に２個のＮチャンネルトランジスタを接続し
たが、２個以上なら何個でもよい。
【００３８】そして、本実施例で用いた電源は、電源の
働きをするものであればよく、定電流源についても、定
電流源の働きをするものであらばよい。また、定電流源
を接地端子と接地との間に介しているが、電源端子と電
源の間に介しても何ら問題はない。
働きをするものであればよく、定電流源についても、定
電流源の働きをするものであらばよい。また、定電流源
を接地端子と接地との間に介しているが、電源端子と電
源の間に介しても何ら問題はない。
【００３９】以下、第３の発明の実施例について図３を
参照にしながら説明する。図３に示すように、入力端子
からの入力に応じて高電位の電源端子または低電位の電
源端子のどちらかの電位を出力端子から出力する手段と
して、ＰチャンネルＭＯＳ型電界効果型トランジスタ４
３とＮチャンネルＭＯＳ型電界効果型トランジスタ４４
がＣＭＯＳインバータを構成しており、Ｐチャンネルト
ランジスタ４３のソース側４５は高電位の５Ｖ電源（Ｖ
DD）に接続され、Ｎチャンネルトランジスタ４４のソー
ス側４６は、スイッチ素子となるトランスファーゲート
４７，４８のそれぞれの一方の端子に接続され、他方の
端子はそれぞれ低電位の０Ｖ電源４９，２Ｖ電源５０に
接続されている。制御信号５１はトランスファーゲート
４７の制御ゲート５５に、制御信号５２はトランスファ
ーゲート４８の制御ゲート５６に接続されている。
参照にしながら説明する。図３に示すように、入力端子
からの入力に応じて高電位の電源端子または低電位の電
源端子のどちらかの電位を出力端子から出力する手段と
して、ＰチャンネルＭＯＳ型電界効果型トランジスタ４
３とＮチャンネルＭＯＳ型電界効果型トランジスタ４４
がＣＭＯＳインバータを構成しており、Ｐチャンネルト
ランジスタ４３のソース側４５は高電位の５Ｖ電源（Ｖ
DD）に接続され、Ｎチャンネルトランジスタ４４のソー
ス側４６は、スイッチ素子となるトランスファーゲート
４７，４８のそれぞれの一方の端子に接続され、他方の
端子はそれぞれ低電位の０Ｖ電源４９，２Ｖ電源５０に
接続されている。制御信号５１はトランスファーゲート
４７の制御ゲート５５に、制御信号５２はトランスファ
ーゲート４８の制御ゲート５６に接続されている。
【００４０】以上のように構成された、本実施例の半導
体回路について以下にその動作を説明する。
体回路について以下にその動作を説明する。
【００４１】まず入力端子５４からの入力信号が（Ｌ）
のとき、Ｐチャンネルトランジスタ４３が駆動され、Ｎ
チャンネルトランジスタ４４が駆動されず、出力端子５
３からの出力信号は５Ｖ電源（ＶDD）と等しく（Ｈ）と
なる。
のとき、Ｐチャンネルトランジスタ４３が駆動され、Ｎ
チャンネルトランジスタ４４が駆動されず、出力端子５
３からの出力信号は５Ｖ電源（ＶDD）と等しく（Ｈ）と
なる。
【００４２】そして入力端子５４からの入力信号が
（Ｈ）トランスファーゲート４７の制御信号５１が
（Ｈ）、トランスファーゲート４８の制御信号５２が
（Ｌ）の時Ｐチャンネルトランジスタ４３は駆動され
ず、Ｎチャンネルトランジスタ４４が駆動され、トラン
スファーゲート４７がオン、トランスファーゲート４８
がオフとなり出力端子５３からの出力信号は０Ｖ電源４
９と等しく０Ｖとなる。
（Ｈ）トランスファーゲート４７の制御信号５１が
（Ｈ）、トランスファーゲート４８の制御信号５２が
（Ｌ）の時Ｐチャンネルトランジスタ４３は駆動され
ず、Ｎチャンネルトランジスタ４４が駆動され、トラン
スファーゲート４７がオン、トランスファーゲート４８
がオフとなり出力端子５３からの出力信号は０Ｖ電源４
９と等しく０Ｖとなる。
【００４３】次に、入力端子５４からの入力信号が
（Ｈ）のまま、制御信号５１を（Ｌ）、制御信号５２を
（Ｈ）に変えると出力端子からの出力信号は２Ｖ電源５
０と等しく２Ｖとなる。
（Ｈ）のまま、制御信号５１を（Ｌ）、制御信号５２を
（Ｈ）に変えると出力端子からの出力信号は２Ｖ電源５
０と等しく２Ｖとなる。
【００４４】このように第３の発明の実施例によれば、
Ｎチャンネルトランジスタのソース側４６から異なる電
圧を供給しているので、出力端子５３からの出力信号の
振幅を変えることができる。そこで本実施例の回路を発
振回路のインバータとして用い５Ｖ及び２Ｖの電源の間
で動作させれば、５Ｖ及び０Ｖの電源で動作させる場合
に比べて振幅が小さくなり、不要輻射を減少させること
ができる。また、本実施例の回路は、（Ｈ）と（Ｌ）の
差が５Ｖである論理ブロックと、（Ｈ）と（Ｌ）の差
が、３Ｖである別の論理ブロックとをつなぐためのイン
ターフェースとしても用いることができる。
Ｎチャンネルトランジスタのソース側４６から異なる電
圧を供給しているので、出力端子５３からの出力信号の
振幅を変えることができる。そこで本実施例の回路を発
振回路のインバータとして用い５Ｖ及び２Ｖの電源の間
で動作させれば、５Ｖ及び０Ｖの電源で動作させる場合
に比べて振幅が小さくなり、不要輻射を減少させること
ができる。また、本実施例の回路は、（Ｈ）と（Ｌ）の
差が５Ｖである論理ブロックと、（Ｈ）と（Ｌ）の差
が、３Ｖである別の論理ブロックとをつなぐためのイン
ターフェースとしても用いることができる。
【００４５】なお、第３の発明の実施例では、Ｎチャン
ネルトランジスタのソース側のみに、２種類の電圧を供
給する手段を備えていたが、Ｐチャンネルトランジスタ
のソース側のみ、または、Ｎチャンネルトランジスタの
ソース側とＰチャンネルトランジスタのソース側の両方
に２種類の電圧を供給する手段を備えていてもよい。
ネルトランジスタのソース側のみに、２種類の電圧を供
給する手段を備えていたが、Ｐチャンネルトランジスタ
のソース側のみ、または、Ｎチャンネルトランジスタの
ソース側とＰチャンネルトランジスタのソース側の両方
に２種類の電圧を供給する手段を備えていてもよい。
【００４６】また、本実施例では、ＣＭＯＳインバータ
を用いたが、入力端子からの入力に応じて、高電位の電
源端子または低電位の電源端子のどちらかの電位を出力
する手段を備えたものであれば何らさしつかえはない。
を用いたが、入力端子からの入力に応じて、高電位の電
源端子または低電位の電源端子のどちらかの電位を出力
する手段を備えたものであれば何らさしつかえはない。
【００４７】そして、２種類の電圧をトランスファーゲ
ートを用いて供給したが、２種類の電圧を供給できる手
段であればよく、電圧の種類も２種類以上であれば、何
種類でもよい。
ートを用いて供給したが、２種類の電圧を供給できる手
段であればよく、電圧の種類も２種類以上であれば、何
種類でもよい。
【００４８】
【発明の効果】以上の実施例から明かなように第１の発
明によれば、入力信号を論理回路に入力せずにトランジ
スタに入力するのでアナログ入力でもトランジスタ能力
を変えることができる優れた半導体回路を提供できる。
明によれば、入力信号を論理回路に入力せずにトランジ
スタに入力するのでアナログ入力でもトランジスタ能力
を変えることができる優れた半導体回路を提供できる。
【００４９】第２の発明によれば、各ブロック部の出力
端子側からみたトランジスタ能力を制御信号を変化させ
るだけで、他のブロック部と同じになるように変えるこ
とができるので、制御信号の変化だけで必要なトランジ
スタ能力に変えることができる。
端子側からみたトランジスタ能力を制御信号を変化させ
るだけで、他のブロック部と同じになるように変えるこ
とができるので、制御信号の変化だけで必要なトランジ
スタ能力に変えることができる。
【００５０】また、第３の発明によれば、異なる電圧を
半導体内部で供給する手段を備え、出力信号の振幅を変
えることができるような半導体回路を提供できる。
半導体内部で供給する手段を備え、出力信号の振幅を変
えることができるような半導体回路を提供できる。
【図１】第１の発明の一実施例における半導体回路の構
成図
成図
【図２】第２の発明の一実施例における半導体回路の構
成図
成図
【図３】第３の発明の一実施例における半導体回路の構
成図
成図
【図４】従来の半導体回路の構成図
１，２，３ Ｎチャンネルトランジスタ ４ 負荷抵抗 ５ 出力端子 ６，７，８ ソース側 ９，１０，１１ トランスファーゲート １２ 制御信号 １３ 制御ゲート １４ 制御信号 １５ 制御ゲート １６ 制御信号 １７ 制御ゲート １８ 入力端子 １９，２０，２１ Ｎチャンネルトランジスタ ２２，２３，２４ ドレイン側 ２５ 出力端子 ２６ 負荷抵抗 ２７，２８，２９ ソース側 ３０ 入力端子 ３１，３２，３３ 制御信号 ３４，３５，３６ アンド回路 ３７，３８，３９ アンド回路の出力信号 ４０，４１，４２ ゲート側 ４３ Ｐチャンネルトランジスタ ４４ Ｎチャンネルトランジタ ４５，４６ ソース側 ４７，４８ トランスファーゲート ４９ ０Ｖ電源 ５０ ２Ｖ電源 ５１，５２ 制御信号 ５３ 出力端子 ５４ 入力端子 ５５，５６ 制御ゲート ５７，５８，５９，６０ Ｎチャンネルトランジタ ６１，６２ 入力端子 ６３，６４ 負荷抵抗 ６５，６６，６７，６８ トランスファーゲート ６９，７０，７１，７２ 制御ゲート ７３，７４，７５，７６ 制御信号 ７７，７８ 出力端子 ７９，８０，８１，８２ ソース側 ８３，８４，８５，８６ ドレイン側 ８７ 定電流源 ８８，８９ 電源端子 ９０，９１ 接地端子
Claims (3)
- 【請求項１】 複数のトランジスタを有し、前記複数の
トランジスタの各ドレインが負荷抵抗の一方の端子及び
出力端子に、各ソースが接地に、各ゲートが入力端子に
それぞれ接続され、前記負荷抵抗の他方の端子が電源に
接続されている半導体回路であって、 前記各ドレインと前記負荷抵抗の一方の端子及び出力端
子との間、または、前記各ソースと前記接地との間の少
なくともどちらか一方にスイッチ素子がトランジスタ毎
に接続されており、 前記各トランジスタ毎に接続された前記スイッチ素子に
より、前記出力端子側からみたトランジスタ能力を制御
できることを特徴とする 半導体回路。 - 【請求項２】 複数のトランジスタを有し、前記複数の
トランジスタの各ドレインが負荷抵抗の一方の端子及び
出力端子に、各ソースが接地端子に、各ゲートが入力端
子に接続され、前記負荷抵抗の他方の端子が電源端子に
接続されているブロック部を２個備え、かつ前記２個の
ブロック部のそれぞれの前記電源端子が電源に、それぞ
れの前記接地端子が接地に接続されている半導体回路で
あって、 前記各ドレインと前記負荷抵抗の一方の端子及
び出力端子との間、または、前記各ソースと前記接地端
子との間の少なくともどちらか一方にスイッチ素子がト
ランジスタ毎に接続され、 前記２個のブロック部のそれぞれの前記電源端子と前記
電源との間、または、それぞれの前記接地端子と前記接
地との間のどちらか一方に同一の定電流源が共通定電流
源として接続されており、 前記各トランジスタ毎に接続された前記スイッチ素子に
より、前記２個のブロック部のそれぞれの出力端子側か
らみたトランジスタ能力が同じになるように制御できる
ことを特徴とする 半導体回路。 - 【請求項３】 入力端子に接続されたゲートと、高電位
の電源端子に接続されたソースと、出力端子に接続され
たドレインから成るＰチャンネルトランジスタと、前記
入力端子に接続されたゲートと、低電位の電源端子に接
続されたソースと、前記出力端子及び前記Ｐチャンネル
トランジスタの前記ドレインに接続されたドレインから
成るＮチャンネルトランジスタとで構成されたＣＭＯＳ
インバー タを有する半導体回路であって、 前記高電位の電源端子、または、前記低電位の電源端子
の少なくとも一方は、異なる電圧を供給できる２本以上
の電源端子で構成され、且つ、該電位に応じて前記Ｐチ
ャンネルトランジスタのソース、または、前記Ｎチャン
ネルトランジスタのソースのどちらか一方に前記２本以
上の電源端子がそれぞれスイッチ素子を介して接続され
ており、 前記入力端子からの入力により前記高電位の電源端子に
接続されている前記Ｐチャンネルトランジスタまたは前
記低電位の電源端子に接続されているＮチャンネルトラ
ンジスタのどちらか一方を選択し、且つ、選択されたト
ランジスタのソース側に前記２本以上の電源端子がそれ
ぞれスイッチ素子を介して接続されている場合には、前
記スイッチ素子を制御することにより所定の電源端子を
選択して出力端子から出力することを特徴とする 半導体
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3333173A JP2679495B2 (ja) | 1991-12-17 | 1991-12-17 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3333173A JP2679495B2 (ja) | 1991-12-17 | 1991-12-17 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05167364A JPH05167364A (ja) | 1993-07-02 |
| JP2679495B2 true JP2679495B2 (ja) | 1997-11-19 |
Family
ID=18263118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3333173A Expired - Lifetime JP2679495B2 (ja) | 1991-12-17 | 1991-12-17 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2679495B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000055967A1 (fr) * | 1999-03-15 | 2000-09-21 | Matsushita Electric Industrial Co., Ltd. | Dispositif a semi-conducteur et dispositif de communication |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08307159A (ja) * | 1995-04-27 | 1996-11-22 | Sony Corp | 高周波増幅回路、送信装置、及び受信装置 |
| US6696892B1 (en) | 1999-11-11 | 2004-02-24 | Broadcom Corporation | Large dynamic range programmable gain attenuator |
| US6680640B1 (en) | 1999-11-11 | 2004-01-20 | Broadcom Corporation | High linearity large bandwidth, switch insensitive, programmable gain attenuator |
| US6731160B1 (en) | 1999-11-11 | 2004-05-04 | Broadcom Corporation | Adjustable bandwidth high pass filter for large input signal, low supply voltage applications |
| AU1658501A (en) | 1999-11-11 | 2001-06-06 | Broadcom Corporation | Gigabit ethernet transceiver with analog front end |
| JP4257346B2 (ja) | 2006-06-27 | 2009-04-22 | 株式会社東芝 | 電力増幅器 |
-
1991
- 1991-12-17 JP JP3333173A patent/JP2679495B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000055967A1 (fr) * | 1999-03-15 | 2000-09-21 | Matsushita Electric Industrial Co., Ltd. | Dispositif a semi-conducteur et dispositif de communication |
| US7079860B1 (en) | 1999-03-15 | 2006-07-18 | Matsushita Electric Industrial Co., Ltd. | Semiconductor apparatus and communication apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05167364A (ja) | 1993-07-02 |
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