JP3688497B2 - アナログスイッチ回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体集積回路においてそのロジック系の電源電位よりも高い電圧レベルを含むアナログ信号を導通遮断するアナログスイッチ回路に関する。
【0002】
【従来の技術】
従来、半導体集積回路において、ロジック電源の3V系、5V系の信号振幅を利用して、それよりも高い電圧レベルを含むアナログ信号(電圧)を導通遮断するアナログスイッチ回路を備えたものがある。
【0003】
このアナログスイッチ回路は、アナログ信号よりも高いレベルの電圧(VPP)を外部から供給するレベルシフタによって3V系、5V系の信号振幅をGND−VPP間での信号振幅に変換し、得られたGND−VPPを前記アナログ信号をオンオフするトランジスタの制御信号とすることにより、高い電圧レベルを含むアナログ信号の導通遮断を行っていた。
【0004】
図7は従来のアナログスイッチ回路の構成例を示したブロック図である。アナログスイッチ回路はNMOSトランジスタ1とPMOSトランジスタ2の並列接続回路で構成されるスイッチ部10と、スイッチ部10をオンオフする制御信号を作成するレベルシフタ20から成っている。
【0005】
レベルシフタ20には高電圧(20V以上)VPPが外部から供給され、制御端子3と接地レベル間に3V(又は5V)系の制御信号が印加される。例えば、制御端子3にVCCが印加されると、レベルシフタ20の出力6が高電圧(20V)、出力7が0レベルとなる。
【0006】
これにより、0レベルがNMOSトランジスタ1のゲートに印加され、高電圧がPMOSトランジスタ2のゲートに印加され、トランジスタ1、2をオフとする。このため、高電位レベルを含むアナログ信号が通る入出力端子4、5間は遮断される。
【0007】
一方、レベルシフタ20の制御端子3に0レベルが印加されると、レベルシフタ20の出力7が高電圧(20V)、出力6が0レベルとなる。これにより、0レベルがPMOSトランジスタ2のゲートに印加され、高電圧がNMOSトランジスタ1のゲートに印加されて、トランジスタ1、2をオンとする。このため、高電位レベルを含むアナログ信号が通る入出力端子4、5間は導通する。このように、上記の従来例ではVPPを外部から供給する必要がある。
【0008】
図8は従来のアナログスイッチ回路の他の構成例を示した回路図である。アナログスイッチ回路はスイッチ部10とレベルシフタ20から成っている。スイッチ部10はDタイプのMOSトランジスタ8で構成され、レベルシフタ20はDタイプのMOSトランジスタ9、PMOSトランジスタ11及びDタイプのMOSトランジスタ12により構成されている。
【0009】
例えば、制御端子13に0ボルトが印加されると、PMOSトランジスタ11のゲートに0ボルトが印加される共に、インバータ12により前記0ボルトが反転されて、VCCレベルとなって、DタイプのMOSトランジスタ12のソースに印加される。
【0010】
DタイプのMOSトランジスタ12のゲートは接地されているため、このMOSトランジスタ12はオフで、PMOSトランジスタ11がオンになる。このため、DタイプのMOSトランジスタ9のゲートソース間を0ボルトとするため、このMOSトランジスタ9がオンになって、入出力端子16を通るアナログ信号電圧が前記DタイプのMOSトランジスタ9を通してDタイプのMOSトランジスタ8のゲートに供給され、このトランジスタ8をオンさせる。これにより、入出力端子15、16間が導通し、高電圧のアナログ信号が伝達される。
【0011】
一方、制御端子13にVCCが印加されると、PMOSトランジスタ11のゲートにVCCが印加されると共に、インバータ12により前記VCCが反転されて、0ボルトとなって、DタイプのMOSトランジスタ12のソースに印加される。
【0012】
これにより、PMOSトランジスタ11はオフで、DタイプのMOSトランジスタ12はオンになり、MOSトランジスタ8のゲートに0ボルトが印加されて、このトランジスタ8をオフにし、高電圧のアナログ電圧が通る端子15、16間を遮断する。この従来例では高電圧のVPPを外部から供給しなくとも、内部の高電圧を用いてアナログ信号を導通遮断できる。
【0013】
【発明が解決しようとする課題】
上記図7に示した従来のアナログスイッチ回路では、外部から高電圧VPPを供給しなければ動作せず、使いにくいという問題があった。
【0014】
これを回避するために、図8に示したDタイプのMOSトランジスタを用いたアナログスイッチ回路があるが、この場合、制御端子13にVCCを印加して、DタイプのMOSトランジスタ8をオフしても、端子15、16間を通るアナログ電圧が低い0〜2Vの間では、DタイプのMOSトランジスタ12がオンしてしまうため、完全な遮断ができないという問題があった。
【0015】
更に、DタイプのMOSトランジスタで高電圧アナログ信号を導通遮断すると、高電圧アナログ信号が端子15から16へ伝搬する時と、端子16から15へ伝搬する時とでは、特性上の差があり、アナログスイッチとしての双方向性が確保できないという問題もあった。
【0016】
本発明は、上述の如き従来の課題を解決するためになされたもので、その目的は、外部から高電圧を供給しなくとも、完全に高電圧レベルを含むアナログ信号を導通遮断でき且つ、スイッチとしての双方向性を確保できるアナログスイッチ回路を提供することを目的としている。
【0017】
【課題を解決するための手段】
上記の目的を達成するため、請求項1の発明の特徴は、2端子間を導通遮断するスイッチ部と、前記2端子間を伝達する導通遮断対象信号電圧を導入して高電位制御電圧とし、ロジック系の低電位制御電圧と基準電位間の信号振幅を前記高電位制御電圧と基準電位間の信号振幅に変換するレベルシフタ部とを備え、前記スイッチ部及び前記レベルシフタ部は複数のPMOSトランジスタあるいはNMOSトランジスタで構成され、前記スイッチ部は2個のMOSトランジスタの直列接続回路で構成され、さらに、前記2個のMOSトランジスタの一方のトランジスタのゲートを制御する第1の制御信号を作成する第1のレベルシフタ部と、前記2個のMOSトランジスタの他方のトランジスタのゲートを制御する第2の制御信号を作成する第2のレベルシフタ部とを備えることにある。
【0021】
請求項2の発明の特徴は、2端子間を導通遮断するスイッチ部と、前記2端子間を伝達する導通遮断対象信号電圧を導入して高電位制御電圧とし、ロジック系の低電位制御電圧と基準電位間の信号振幅を前記高電位制御電圧と基準電位間の信号振幅に変換するレベルシフタ部とを備え、前記スイッチ部及び前記レベルシフタ部は複数のPMOSトランジスタあるいはNMOSトランジスタで構成され、前記スイッチ部は、2個のMOSトランジスタの直列接続回路と、前記2個のMOSトランジスタとは異なる極性の2個のMOSトランジスタの直列接続回路とが並列に構成され、前記2個のMOSトランジスタの一方のトランジスタ及びそれと極性の異なる2個のMOSトランジスタの一方のトランジスタの各ゲートに印加する前記高電位制御電圧と基準電位間の信号振幅を前記ロジック系の低電位制御電圧と基準電位間の信号振幅を変換して得る第1のレベルシフタ部と、前記2個のMOSトランジスタの他方のトランジスタ及びそれと極性の異なる2個のMOSトランジスタの他方のトランジスタの各ゲートに印加する前記高電位制御電圧と基準電位間の信号振幅を、前記ロジック系の低電位制御電圧と基準電位間の信号振幅を変換して得る第2のレベルシフタ部とを備えることにある。
【0022】
請求項3の発明の前記レベルシフタ部は、入力される前記ロジック系の低電位制御電圧と基準電位によりオン、オフする第1のNMOSトランジスタと、前記低電位制御電圧と基準電位の反転制御電圧によりオン、オフする第2のNMOSトランジスタと、一方の端子が前記第1のNMOSトランジスタに接続され、他方の端子に前記スイッチ部により導通遮断される前記アナログ信号電圧が印加される第3のPMOSトランジスタと、一方の端子が前記第2のNMOSトランジスタに接続され、他方の端子に前記スイッチ部により導通遮断されるアナログ信号電圧が印加される第4のPMOSトランジスタとを有し、前記第3のPMOSトランジスタのゲートを前記第2のNMOSトランジスタと前記第4のPMOSトランジスタの第1の接続点に接続し、前記第4のPMOSトランジスタのゲートを前記第1のNMOSトランジスタと前記第3のPMOSトランジスタの第2の接続点に接続し、前記第1の接続点から、又は前記第1、第2の接続点の両方から高電位制御電圧と基準電位を前記スイッチ部に出力する。
【0023】
請求項4の発明の特徴は、2個の入出力端子と、1個の制御信号入力端子とを有し、前記制御信号入力端子に与えられる制御信号によって前記2個の入出力端子間の導通遮断を制御するアナログスイッチ回路において、前記2個の入出力端子間は、第1のPMOSトランジスタと第2のPMOSトランジスタの直列接続回路によって接続されており、且つ、前記第1の入出力端子側に前記第1のPMOSトランジスタを接続し、前記第2の入出力端子側に前記第2のPMOSトランジスタを接続してあり、第1のレベル変換回路と第2のレベル変換回路とを備え、前記第1のレベル変換回路は前記制御信号の信号振幅を第1の入出力端子に与えられた電圧と基準電位間の信号振幅に変換して得られた信号を前記第1のPMOSのゲートに印加し、前記第2のレベル変換回路は前記制御信号の信号振幅を前記第2の入出力端子に与えられた電圧と基準電位間の信号振幅に変換して得られた信号を第2のPMOSトランジスタのゲートに印加することにある。
【0024】
請求項5の発明の特徴は、2個の入出力端子と、1個の制御信号入力端子とを有し、前記制御信号入力端子に与えられる制御信号によって、前記2個の入出力端子間の導通遮断を制御するアナログスイッチ回路において、前記2個の入出力端子間は、第1のPMOSトランジスタ及び第2のPMOSトランジスタの直列接続回路と、第1のNMOSトランジスタ及び第2のNMOSトランジスタの直列接続回路とを並列接続した回路により接続されており、且つ、前記第1の入出力端子側に前記第1のPMOSトランジスタを、前記第2の入出力端子側に前記第2のPMOSトランジスタを接続し、前記第1の入出力端子側に前記第1のNMOSトランジスタを、前記第2の入出力端子側に前記第2のNMOSトランジスタを接続してあり、第1のレベル変換回路と第2のレベル変換回路とを備え、前記第1のレベル変換回路は前記制御信号の信号振幅を前記第1の入出力端子に与えられた電圧と基準電位間の信号振幅に変換して得られた信号を前記第1のPMOSトランジスタのゲートに印加すると共に、その反転信号を前記第1のNMOSトランジスタのゲートに印加し、前記第2のレベル変換回路は前記制御信号の信号振幅を第2の入出力端子に与えられた電圧と基準電位間の信号振幅に変換して得られた信号を前記第2のPMOSトランジスタのゲートに印加すると共に、その反転信号を前記第2のNMOSトランジスタのゲートに印加することにある。
【0025】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。図1は、本発明のアナログスイッチ回路の第1の実施の形態を示した回路図である。アナログスイッチ回路は、ドレインを共通に接続したPMOSトランジスタ21、23の直列接続回路で構成されたスイッチ部と、PMOSトランジスタ21の制御信号を作成するレベルシフタ22と、PMOSトランジスタ23の制御信号を作成するレベルシフタ24とから構成されている。
【0026】
制御端子25にロジック電源系の低電位の0〜VCC(3V、又は5V)レベルの制御信号が入力され、入出力端子26、27に高電位(20V)を含むアナログ信号が入出力されて、このアナログ信号がPMOSトランジスタ21、23でオン、オフされる。
【0027】
図2は上記したレベルシフタ22、24の詳細構成例を示した回路図である。レベルシフタ22は、NMOSトランジスタ221、222及びPMOSトランジスタ223、224から構成され、レベルシフタ24はNMOSトランジスタ241、242及びPMOSトランジスタ243、244とから構成されている。又、両レベルシフタ22、24に共通の制御端子25と、制御信号を反転させてNMOSトランジスタ222、242のゲートに印加するインバータ30が設けられている。
【0028】
次に本実施の形態の動作について説明する。例えば、制御端子25にVCCが印加されると、MOSトランジスタ221がオンで、MOSトランジスタ222がオフになる。これにより、PMOSトランジスタ224のゲートに0電位が掛り、このトランジスタ224がオンになる。
【0029】
このため、PMOSトランジスタ223のゲートに、入出力端子26側のアナログ電圧が掛ると共に、PMOSトランジスタ21のゲートに同アナログ電圧が掛る。
【0030】
これにより、PMOSトランジスタ21がオフすると共に、PMOSトランジスタ223がオフして、PMOSトランジスタ21のオフ状態を確定させる。
【0031】
上記動作はレベルシフタ24についても同じで、制御端子25にVCCが印加されると、同様の動作により、PMOSトランジスタ23がオフする。
【0032】
一方、制御端子25に0電位の制御信号が印加されると、MOSトランジスタ221がオフで、MOSトランジスタ222がオンになる。これにより、PMOSトランジスタ21のゲートに0電位が掛り、このトランジスタ21がオンになる。
【0033】
又、同時に、PMOSトランジスタ223のゲートに0電位が掛り、このトランジスタ223がオンになり、PMOSトランジスタ224のゲートに入出力端子26のアナログ電圧が掛る。このため、PMOSトランジスタ224をオフして、PMOSトランジスタ21のオン状態を確定させる。
【0034】
上記動作はレベルシフタ24についても同じで、制御端子25に0電位の制御信号が印加されると、同様の動作により、PMOSトランジスタ23がオンする。
【0035】
本実施の形態によれば、内部の高電圧を用いて、レベルシフタ22、24が動作して、PMOSトランジスタ21、23をオンオフすることにより、高電位のアナログ信号の導通遮断を完全に行うことができる。従って、外部から高電圧を導入する必要を無くすことができる。
【0036】
又、ドレインを共通接続したPMOSトランジスタ21、23により高電位のアナログ信号の導通遮断を行っているため、入出力端子26側から回路をみた場合も、入出力端子27側から回路をみた場合も、同一の特性を有しており、高電位のアナログ信号の導通遮断の完全な双方向性を確保することができる。
【0037】
図3は上記したレベルシフタ23、24の他の詳細構成例を示した回路図である。本例は、レベルシフタ23についてのみ図示してあるが、レベルシフタ24についても構成は全く同一で、制御端子25とインバータ30が共通になっている。
【0038】
本例は図2の構成に比べて、PMOSトランジスタ223に直列にPMOSトランジスタ225が接続され、PMOSトランジスタ224に直列にPMOSトランジスタ226が接続されている点が違うところで、他の構成は同一である。
【0039】
PMOSトランジスタ225、226のゲートは0電位に接地されているため、PMOSトランジスタ225、226は常にオン状態になっている。従って、実質的なレベルシフト動作はNMOSトランジスタ221、222及びPMOSトランジスタ225、226で行われ、図2の動作と全く同一であり、レベルシフタ24についても同様のことが言えるため、このような構成のレベルシフタを用いても、同様の効果を得ることができる。
【0040】
図4は、本発明のアナログスイッチ回路の第2の実施の形態を示した回路図である。アナログスイッチ回路は、ドレインを共通に接続したPMOSトランジスタ21、23の直列接続回路とドレインを共通に接続したNMOSトランジスタ28、29の直列接続回路の並列接続回路で構成されたスイッチ部と、PMOSトランジスタ21及びNMOSトランジスタ28の制御信号を作成するレベルシフタ31と、PMOSトランジスタ23及びNMOSトランジスタ29の制御信号を作成するレベルシフタ32から構成されている。
【0041】
制御端子25に低電位の0〜VCCレベルの制御信号が入力され、入出力端子26、27に高電位を含むアナログ信号が入出力されて、このアナログ信号がPMOSトランジスタ21、22及びNMOSトランジスタ28、29でオンオフされる。
【0042】
図5は上記したレベルシフタ31、32の詳細構成例を示した回路図である。レベルシフタ31は、MOSトランジスタ221、222及びPMOSトランジスタ223、224から構成され、レベルシフタ32はMOSトランジスタ241、242及びPMOSトランジスタ243、244とから構成され、両レベルシフタに共通の制御端子25と、制御信号を反転させてMOSトランジスタ222、242のゲートに印加するインバータ30が設けられている。
【0043】
次に本実施の形態の動作について説明する。例えば、制御端子25にVCCが印加されると、NMOSトランジスタ221がオンで、NMOSトランジスタ222がオフになる。これにより、NMOSトランジスタ28のゲートに0電位が掛り、このトランジスタ28がオフになると共に、PMOSトランジスタ224のゲートに0電位が掛かり、このトランジスタ224がオンになる。そのため、PMOSトランジスタ223のゲートに入出力端子26側のアナログ信号電圧が掛ると共に、PMOSトランジスタ21のゲートに同アナログ信号電圧が掛かる。
【0044】
これにより、PMOSトランジスタ21がオフすると共に、PMOSトランジスタ223がオフして、PMOSトランジスタ21及びNMOSトランジスタ28のオフ状態を確定させる。
【0045】
上記動作はレベルシフタ32についても同じで、制御端子25にVCCが印加されると、同様の動作により、PMOSトランジスタ23及びNMOSトランジスタ29がオフする。
【0046】
一方、制御端子25に0電位の制御電圧が印加されると、NMOSトランジスタ221がオフで、NMOSトランジスタ222がオンになる。これにより、PMOSトランジスタ21のゲートに0電位が掛り、このトランジスタ21がオンになる。同時に、PMOSトランジスタ223のゲートに0電位が掛り、このトランジスタ223がオンになり、PMOSトランジスタ224及びNMOSトランジスタ28のゲートに入出力端子26側のアナログ信号電圧が掛る。
【0047】
このため、PMOSトランジスタ224をオフして、PMOSトランジスタ21及びNMOSトランジスタ28のオン状態を確定させる。
【0048】
上記動作はレベルシフタ32についても同じで、制御端子25に0電位の制御信号が印加されると、同様の動作により、PMOSトランジスタ23及びNMOSトランジスタ29がオンする。
【0049】
本実施の形態によれば、内部の高電圧を用いて、レベルシフタ31、32が動作して、PMOSトランジスタ21、23及びNMOSトランジスタ28、29をオンオフすることにより、高電位を含むアナログ信号の導通遮断を完全に行うことができる。従って、外部から高電圧を導入する必要を無くすことができる。
【0050】
特に、PMOSトランジスタ21、23の直列接続回路及びNMOSトランジスタ28、29の直列接続回路の並列接続回路でスイッチ部が構成されているため、導通遮断するアナログ信号の電圧によって、スイッチ部のインピーダンスが変化せず、インピーダンスを一定とすることができ、電位によらない安定なスイッチ動作を行うことができる。
【0051】
又、ドレインを共通接続したPMOSトランジスタ23、24とドレインを共通接続したNMOSトランジスタ28、29により高電位のアナログ信号の導通遮断を行っているため、入出力端子26側から回路をみた場合も、入出力端子27側から回路をみた場合も、同一の特性を有しており、高電位のアナログ信号の導通遮断の完全な双方向性を確保することができる。
【0052】
図6は上記したレベルシフタ31、32の他の詳細構成例を示した回路図である。本例は、レベルシフタ31についてのみ図示してあるが、レベルシフタ32についても構成は全く同一で、制御端子25とインバータ30が共通になっている。
【0053】
本例は図5の構成に比べて、PMOSトランジスタ223に直列にPMOSトランジスタ225が接続され、PMOSトランジスタ224に直列にPMOSトランジスタ226が接続されている点が違うところで、他の構成は同一である。
【0054】
PMOSトランジスタ225、226のゲートは0電位に接地されているため、PMOSトランジスタ225、226は常にオン状態になっている。従って、実質的なレベルシフト動作はNMOSトランジスタ221、222及びPMOSトランジスタ223、224で行われ、図5の動作と全く同一である。これは、レベルシフタ32についても同様のことが言えるため、このような構成のレベルシフタを用いても、同様の効果を得ることができる。
【0055】
【発明の効果】
以上詳細に説明したように、本発明によれば、外部から高電圧を供給しなくとも、完全に高電位レベルを含むアナログ信号を導通遮断でき且つスイッチとしての双方向性を確保できる。
【図面の簡単な説明】
【図1】本発明のアナログスイッチ回路の第1の実施の形態を示した回路図である。
【図2】図1に示したレベルシフタの詳細構成例を示した回路図である。
【図3】図1に示したレベルシフタの他の詳細構成例を示した回路図である。
【図4】図1に示したアナログスイッチ回路の第2の実施の形態を示した回路図である。
【図5】図1に示したレベルシフタの詳細構成例を示した回路図である。
【図6】図1に示したレベルシフタの他の詳細構成例を示した回路図である。
【図7】従来のアナログスイッチ回路の構成例を示したブロック図である。
【図8】従来のアナログスイッチ回路の他の構成例を示した回路図である。
【符号の説明】
21、23、223、224、225、226、243、244 PMOSトランジスタ
28、29、221、222、241、242 MOSトランジスタ
22、24、31、32 レベルシフタ
25 制御端子
26、27 入出力端子
30 インバータ
Claims (5)
- 2端子間を導通遮断するスイッチ部と、
前記2端子間を伝達する導通遮断対象信号電圧を導入して高電位制御電圧とし、ロジック系の低電位制御電圧と基準電位間の信号振幅を前記高電位制御電圧と基準電位間の信号振幅に変換するレベルシフタ部とを備え、
前記スイッチ部及び前記レベルシフタ部は複数のPMOSトランジスタあるいはNMOSトランジスタで構成され、
前記スイッチ部は2個のMOSトランジスタの直列接続回路で構成され、
さらに、前記2個のMOSトランジスタの一方のトランジスタのゲートを制御する第1の制御信号を作成する第1のレベルシフタ部と、
前記2個のMOSトランジスタの他方のトランジスタのゲートを制御する第2の制御信号を作成する第2のレベルシフタ部とを備えることを特徴とするアナログスイッチ回路。 - 2端子間を導通遮断するスイッチ部と、
前記2端子間を伝達する導通遮断対象信号電圧を導入して高電位制御電圧とし、ロジック系の低電位制御電圧と基準電位間の信号振幅を前記高電位制御電圧と基準電位間の信号振幅に変換するレベルシフタ部とを備え、
前記スイッチ部及び前記レベルシフタ部は複数のPMOSトランジスタあるいはNMOSトランジスタで構成され、
前記スイッチ部は、2個のMOSトランジスタの直列接続回路と、前記2個のMOSトランジスタとは異なる極性の2個のMOSトランジスタの直列接続回路とが並列に構成され、
前記2個のMOSトランジスタの一方のトランジスタ及びそれと極性の異なる2個のMOSトランジスタの一方のトランジスタの各ゲートを制御する第1の制御信号を作成する第1のレベルシフタ部と、
前記2個のMOSトランジスタの他方のトランジスタ及びそれと極性の異なる2個のMOSトランジスタの他方のトランジスタの各ゲートを制御する第2の制御信号を作成する第2のレベルシフタ部とを備えることを特徴とするアナログスイッチ回路。 - 前記レベルシフタ部は、入力される前記ロジック系の低電位制御電圧と基準電位によりオン、オフする第1のNMOSトランジスタと、 前記低電位制御電圧と基準電位の反転制御電圧によりオン、オフする第2のNMOSトランジスタと、
一方の端子が前記第1のNMOSトランジスタに接続され、他方の端子に前記スイッチ部により導通遮断される前記アナログ信号電圧が印加される第3のPMOSトランジスタと、
一方の端子が前記第2のNMOSトランジスタに接続され、他方の端子に前記スイッチ部により導通遮断されるアナログ信号電圧が印加される第4のPMOSトランジスタとを有し、
前記第3のPMOSトランジスタのゲートを前記第2のNMOSトランジスタと前記第4のPMOSトランジスタの第1の接続点に接続し、
前記第4のPMOSトランジスタのゲートを前記第1のNMOSトランジスタと前記第3のPMOSトランジスタの第2の接続点に接続し、
前記第1の接続点から、又は前記第1、第2の接続点の両方から高電位制御電圧と基準電位を前記スイッチ部に出力することを特徴とする請求項1、2いずれかに記載のアナログスイッチ回路。 - 2個の入出力端子と、
1個の制御信号入力端子とを有し、
前記制御信号入力端子に与えられる制御信号によって前記2個の入出力端子間の導通遮断を制御するアナログスイッチ回路において、
前記2個の入出力端子間は、第1のPMOSトランジスタと第2のPMOSトランジスタの直列接続回路によって接続されており、
且つ、前記第1の入出力端子側に前記第1のPMOSトランジスタを接続し、
前記第2の入出力端子側に前記第2のPMOSトランジスタを接続してあり、
第1のレベル変換回路と第2のレベル変換回路とを備え、
前記第1のレベル変換回路は前記制御信号の信号振幅を第1の入出力端子に与えられた電圧と基準電位間の信号振幅に変換して得られた信号を前記第1のPMOSのゲートに印加し、
前記第2のレベル変換回路は前記制御信号の信号振幅を前記第2の入出力端子に与えられた電圧と基準電位間の信号振幅に変換して得られた信号を第2のPMOSトランジスタのゲートに印加することを特徴とするアナログスイッチ回路。 - 2個の入出力端子と、
1個の制御信号入力端子とを有し、
前記制御信号入力端子に与えられる制御信号によって、前記2個の入出力端子間の導通遮断を制御するアナログスイッチ回路において、
前記2個の入出力端子間は、第1のPMOSトランジスタ及び第2のPMOSトランジスタの直列接続回路と、第1のNMOSトランジスタ及び第2のNMOSトランジスタの直列接続回路とを並列接続した回路により接続されており、
且つ、前記第1の入出力端子側に前記第1のPMOSトランジスタを、前記第2の入出力端子側に前記第2のPMOSトランジスタを接続し、
前記第1の入出力端子側に前記第1のNMOSトランジスタを、前記第2の入出力端子側に前記第2のNMOSトランジスタを接続してあり、
第1のレベル変換回路と第2のレベル変換回路とを備え、
前記第1のレベル変換回路は前記制御信号の信号振幅を前記第1の入出力端子に与えられた電圧と基準電位間の信号振幅に変換して得られた信号を前記第1のPMOSトランジスタのゲートに印加すると共に、その反転信号を前記第1のNMOSトランジスタのゲートに印加し、
前記第2のレベル変換回路は前記制御信号の信号振幅を第2の入出力端子に与えられた電圧と基準電位間の信号振幅に変換して得られた信号を前記第2のPMOSトランジスタのゲートに印加すると共に、その反転信号を前記第2のNMOSトランジスタのゲートに印加することを特徴とするアナログスイッチ回路。
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