JP2000244298A - アナログスイッチ回路 - Google Patents
アナログスイッチ回路Info
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- JP2000244298A JP2000244298A JP11039177A JP3917799A JP2000244298A JP 2000244298 A JP2000244298 A JP 2000244298A JP 11039177 A JP11039177 A JP 11039177A JP 3917799 A JP3917799 A JP 3917799A JP 2000244298 A JP2000244298 A JP 2000244298A
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Abstract
(57)【要約】
【課題】 外部からの高電圧無しで、高電圧レベルを含
むアナログ信号を双方向性を確保しながら完全に導通遮
断すること。 【解決手段】 制御端子に低電位のＶＣＣが印加される
と、トランジスタ２２１がオンし、トランジスタ２２２
がオフし、トランジスタ２２４がオンし、このトランジ
スタを通して入出力端子２６に掛かる前記アナログ信号
電圧がトランジスタ２２３とトランジスタ２１のゲート
に導入され、これらトランジスタをオフする。制御端子
に０電位が印加されると、トランジスタ２２１がオフ
し、トランジスタ２２２がオンし、トランジスタ２１が
オンすると共にトランジスタ２２３がオンして、このト
ランジスタを通して前記アナログ信号電圧がトランジス
タ２２４のゲートに掛り、このトランジスタをオフす
る。トランジスタ２３も同様に制御され、外部の高電圧
の供給無しで、前記アナログ信号を完全に導通遮断で
き、又トランジスタ２１、２３の直列回路により前記双
方向性を確保できる。
むアナログ信号を双方向性を確保しながら完全に導通遮
断すること。 【解決手段】 制御端子に低電位のＶＣＣが印加される
と、トランジスタ２２１がオンし、トランジスタ２２２
がオフし、トランジスタ２２４がオンし、このトランジ
スタを通して入出力端子２６に掛かる前記アナログ信号
電圧がトランジスタ２２３とトランジスタ２１のゲート
に導入され、これらトランジスタをオフする。制御端子
に０電位が印加されると、トランジスタ２２１がオフ
し、トランジスタ２２２がオンし、トランジスタ２１が
オンすると共にトランジスタ２２３がオンして、このト
ランジスタを通して前記アナログ信号電圧がトランジス
タ２２４のゲートに掛り、このトランジスタをオフす
る。トランジスタ２３も同様に制御され、外部の高電圧
の供給無しで、前記アナログ信号を完全に導通遮断で
き、又トランジスタ２１、２３の直列回路により前記双
方向性を確保できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
おいてそのロジック系の電源電位よりも高い電圧レベル
を含むアナログ信号を導通遮断するアナログスイッチ回
路に関する。
おいてそのロジック系の電源電位よりも高い電圧レベル
を含むアナログ信号を導通遮断するアナログスイッチ回
路に関する。
【０００２】
【従来の技術】従来、半導体集積回路において、ロジッ
ク電源の３Ｖ系、５Ｖ系の信号振幅を利用して、それよ
りも高い電圧レベルを含むアナログ信号（電圧）を導通
遮断するアナログスイッチ回路を備えたものがある。
ク電源の３Ｖ系、５Ｖ系の信号振幅を利用して、それよ
りも高い電圧レベルを含むアナログ信号（電圧）を導通
遮断するアナログスイッチ回路を備えたものがある。
【０００３】このアナログスイッチ回路は、アナログ信
号よりも高いレベルの電圧（ＶＰＰ）を外部から供給す
るレベルシフタによって３Ｖ系、５Ｖ系の信号振幅をＧ
ＮＤ−ＶＰＰ間での信号振幅に変換し、得られたＧＮＤ
−ＶＰＰを前記アナログ信号をオンオフするトランジス
タの制御信号とすることにより、高い電圧レベルを含む
アナログ信号の導通遮断を行っていた。
号よりも高いレベルの電圧（ＶＰＰ）を外部から供給す
るレベルシフタによって３Ｖ系、５Ｖ系の信号振幅をＧ
ＮＤ−ＶＰＰ間での信号振幅に変換し、得られたＧＮＤ
−ＶＰＰを前記アナログ信号をオンオフするトランジス
タの制御信号とすることにより、高い電圧レベルを含む
アナログ信号の導通遮断を行っていた。
【０００４】図７は従来のアナログスイッチ回路の構成
例を示したブロック図である。アナログスイッチ回路は
ＮＭＯＳトランジスタ１とＰＭＯＳトランジスタ２の並
列接続回路で構成されるスイッチ部１０と、スイッチ部
１０をオンオフする制御信号を作成するレベルシフタ２
０から成っている。
例を示したブロック図である。アナログスイッチ回路は
ＮＭＯＳトランジスタ１とＰＭＯＳトランジスタ２の並
列接続回路で構成されるスイッチ部１０と、スイッチ部
１０をオンオフする制御信号を作成するレベルシフタ２
０から成っている。
【０００５】レベルシフタ２０には高電圧（２０Ｖ以
上）ＶＰＰが外部から供給され、制御端子３と接地レベ
ル間に３Ｖ（又は５Ｖ）系の制御信号が印加される。例
えば、制御端子３にＶＣＣが印加されると、レベルシフ
タ２０の出力６が高電圧（２０Ｖ）、出力７が０レベル
となる。
上）ＶＰＰが外部から供給され、制御端子３と接地レベ
ル間に３Ｖ（又は５Ｖ）系の制御信号が印加される。例
えば、制御端子３にＶＣＣが印加されると、レベルシフ
タ２０の出力６が高電圧（２０Ｖ）、出力７が０レベル
となる。
【０００６】これにより、０レベルがＮＭＯＳトランジ
スタ１のゲートに印加され、高電圧がＰＭＯＳトランジ
スタ２のゲートに印加され、トランジスタ１、２をオフ
とする。このため、高電位レベルを含むアナログ信号が
通る入出力端子４、５間は遮断される。
スタ１のゲートに印加され、高電圧がＰＭＯＳトランジ
スタ２のゲートに印加され、トランジスタ１、２をオフ
とする。このため、高電位レベルを含むアナログ信号が
通る入出力端子４、５間は遮断される。
【０００７】一方、レベルシフタ２０の制御端子３に０
レベルが印加されると、レベルシフタ２０の出力７が高
電圧（２０Ｖ）、出力６が０レベルとなる。これによ
り、０レベルがＰＭＯＳトランジスタ２のゲートに印加
され、高電圧がＮＭＯＳトランジスタ１のゲートに印加
されて、トランジスタ１、２をオンとする。このため、
高電位レベルを含むアナログ信号が通る入出力端子４、
５間は導通する。このように、上記の従来例ではＶＰＰ
を外部から供給する必要がある。
レベルが印加されると、レベルシフタ２０の出力７が高
電圧（２０Ｖ）、出力６が０レベルとなる。これによ
り、０レベルがＰＭＯＳトランジスタ２のゲートに印加
され、高電圧がＮＭＯＳトランジスタ１のゲートに印加
されて、トランジスタ１、２をオンとする。このため、
高電位レベルを含むアナログ信号が通る入出力端子４、
５間は導通する。このように、上記の従来例ではＶＰＰ
を外部から供給する必要がある。
【０００８】図８は従来のアナログスイッチ回路の他の
構成例を示した回路図である。アナログスイッチ回路は
スイッチ部１０とレベルシフタ２０から成っている。ス
イッチ部１０はＤタイプのＭＯＳトランジスタ８で構成
され、レベルシフタ２０はＤタイプのＭＯＳトランジス
タ９、ＰＭＯＳトランジスタ１１及びＤタイプのＭＯＳ
トランジスタ１２により構成されている。
構成例を示した回路図である。アナログスイッチ回路は
スイッチ部１０とレベルシフタ２０から成っている。ス
イッチ部１０はＤタイプのＭＯＳトランジスタ８で構成
され、レベルシフタ２０はＤタイプのＭＯＳトランジス
タ９、ＰＭＯＳトランジスタ１１及びＤタイプのＭＯＳ
トランジスタ１２により構成されている。
【０００９】例えば、制御端子１３に０ボルトが印加さ
れると、ＰＭＯＳトランジスタ１１のゲートに０ボルト
が印加される共に、インバータ１２により前記０ボルト
が反転されて、ＶＣＣレベルとなって、ＤタイプのＭＯ
Ｓトランジスタ１２のソースに印加される。
れると、ＰＭＯＳトランジスタ１１のゲートに０ボルト
が印加される共に、インバータ１２により前記０ボルト
が反転されて、ＶＣＣレベルとなって、ＤタイプのＭＯ
Ｓトランジスタ１２のソースに印加される。
【００１０】ＤタイプのＭＯＳトランジスタ１２のゲー
トは接地されているため、このＭＯＳトランジスタ１２
はオフで、ＰＭＯＳトランジスタ１１がオンになる。こ
のため、ＤタイプのＭＯＳトランジスタ９のゲートソー
ス間を０ボルトとするため、このＭＯＳトランジスタ９
がオンになって、入出力端子１６を通るアナログ信号電
圧が前記ＤタイプのＭＯＳトランジスタ９を通してＤタ
イプのＭＯＳトランジスタ８のゲートに供給され、この
トランジスタ８をオンさせる。これにより、入出力端子
１５、１６間が導通し、高電圧のアナログ信号が伝達さ
れる。
トは接地されているため、このＭＯＳトランジスタ１２
はオフで、ＰＭＯＳトランジスタ１１がオンになる。こ
のため、ＤタイプのＭＯＳトランジスタ９のゲートソー
ス間を０ボルトとするため、このＭＯＳトランジスタ９
がオンになって、入出力端子１６を通るアナログ信号電
圧が前記ＤタイプのＭＯＳトランジスタ９を通してＤタ
イプのＭＯＳトランジスタ８のゲートに供給され、この
トランジスタ８をオンさせる。これにより、入出力端子
１５、１６間が導通し、高電圧のアナログ信号が伝達さ
れる。
【００１１】一方、制御端子１３にＶＣＣが印加される
と、ＰＭＯＳトランジスタ１１のゲートにＶＣＣが印加
されると共に、インバータ１２により前記ＶＣＣが反転
されて、０ボルトとなって、ＤタイプのＭＯＳトランジ
スタ１２のソースに印加される。
と、ＰＭＯＳトランジスタ１１のゲートにＶＣＣが印加
されると共に、インバータ１２により前記ＶＣＣが反転
されて、０ボルトとなって、ＤタイプのＭＯＳトランジ
スタ１２のソースに印加される。
【００１２】これにより、ＰＭＯＳトランジスタ１１は
オフで、ＤタイプのＭＯＳトランジスタ１２はオンにな
り、ＭＯＳトランジスタ８のゲートに０ボルトが印加さ
れて、このトランジスタ８をオフにし、高電圧のアナロ
グ電圧が通る端子１５、１６間を遮断する。この従来例
では高電圧のＶＰＰを外部から供給しなくとも、内部の
高電圧を用いてアナログ信号を導通遮断できる。
オフで、ＤタイプのＭＯＳトランジスタ１２はオンにな
り、ＭＯＳトランジスタ８のゲートに０ボルトが印加さ
れて、このトランジスタ８をオフにし、高電圧のアナロ
グ電圧が通る端子１５、１６間を遮断する。この従来例
では高電圧のＶＰＰを外部から供給しなくとも、内部の
高電圧を用いてアナログ信号を導通遮断できる。
【００１３】
【発明が解決しようとする課題】上記図７に示した従来
のアナログスイッチ回路では、外部から高電圧ＶＰＰを
供給しなければ動作せず、使いにくいという問題があっ
た。
のアナログスイッチ回路では、外部から高電圧ＶＰＰを
供給しなければ動作せず、使いにくいという問題があっ
た。
【００１４】これを回避するために、図８に示したＤタ
イプのＭＯＳトランジスタを用いたアナログスイッチ回
路があるが、この場合、制御端子１３にＶＣＣを印加し
て、ＤタイプのＭＯＳトランジスタ８をオフしても、端
子１５、１６間を通るアナログ電圧が低い０〜２Ｖの間
では、ＤタイプのＭＯＳトランジスタ１２がオンしてし
まうため、完全な遮断ができないという問題があった。
イプのＭＯＳトランジスタを用いたアナログスイッチ回
路があるが、この場合、制御端子１３にＶＣＣを印加し
て、ＤタイプのＭＯＳトランジスタ８をオフしても、端
子１５、１６間を通るアナログ電圧が低い０〜２Ｖの間
では、ＤタイプのＭＯＳトランジスタ１２がオンしてし
まうため、完全な遮断ができないという問題があった。
【００１５】更に、ＤタイプのＭＯＳトランジスタで高
電圧アナログ信号を導通遮断すると、高電圧アナログ信
号が端子１５から１６へ伝搬する時と、端子１６から１
５へ伝搬する時とでは、特性上の差があり、アナログス
イッチとしての双方向性が確保できないという問題もあ
った。
電圧アナログ信号を導通遮断すると、高電圧アナログ信
号が端子１５から１６へ伝搬する時と、端子１６から１
５へ伝搬する時とでは、特性上の差があり、アナログス
イッチとしての双方向性が確保できないという問題もあ
った。
【００１６】本発明は、上述の如き従来の課題を解決す
るためになされたもので、その目的は、外部から高電圧
を供給しなくとも、完全に高電圧レベルを含むアナログ
信号を導通遮断でき且つ、スイッチとしての双方向性を
確保できるアナログスイッチ回路を提供することを目的
としている。
るためになされたもので、その目的は、外部から高電圧
を供給しなくとも、完全に高電圧レベルを含むアナログ
信号を導通遮断でき且つ、スイッチとしての双方向性を
確保できるアナログスイッチ回路を提供することを目的
としている。
【００１７】
【課題を解決するための手段】上記目的を達成するため
に、請求項１の発明の特徴は、２端子間を導通遮断する
スイッチ部と、前記スイッチ部の導通遮断動作を制御す
る高電位制御電圧と基準電位間の信号振幅を、ロジック
系の低電位制御電圧と基準電位間の信号振幅を変換して
得るレベルシフタ部とを有するアナログスイッチ回路に
おいて、前記スイッチ部及び前記レベルシフタ部はＤタ
イプを含まない複数のトランジスタで構成され、前記レ
ベルシフタ部は前記２端子間を伝達する導通遮断対象信
号電圧を用いてその構成トランジスタの一部のトランジ
スタをオンオフを制御することにより前記導通遮断対象
信号電圧を内部に導入して前記ロジック系の低電位制御
電圧と基準電位間の信号振幅を前記高電位制御電圧と基
準電位間の信号振幅に変換することにある。
に、請求項１の発明の特徴は、２端子間を導通遮断する
スイッチ部と、前記スイッチ部の導通遮断動作を制御す
る高電位制御電圧と基準電位間の信号振幅を、ロジック
系の低電位制御電圧と基準電位間の信号振幅を変換して
得るレベルシフタ部とを有するアナログスイッチ回路に
おいて、前記スイッチ部及び前記レベルシフタ部はＤタ
イプを含まない複数のトランジスタで構成され、前記レ
ベルシフタ部は前記２端子間を伝達する導通遮断対象信
号電圧を用いてその構成トランジスタの一部のトランジ
スタをオンオフを制御することにより前記導通遮断対象
信号電圧を内部に導入して前記ロジック系の低電位制御
電圧と基準電位間の信号振幅を前記高電位制御電圧と基
準電位間の信号振幅に変換することにある。
【００１８】請求項２の発明の前記スイッチ部は２個の
ＭＯＳトランジスタの直列接続回路で構成される。
ＭＯＳトランジスタの直列接続回路で構成される。
【００１９】請求項３の発明の特徴は、前記２個のＭＯ
Ｓトランジスタの一方のトランジスタのゲートに印加す
る前記高電位制御電圧と基準電位間の信号振幅を、前記
ロジック系の低電位制御電圧と基準電位間の信号振幅を
変換して得る第１のレベルシフタ部と、前記２個のＭＯ
Ｓトランジスタの他方のトランジスタのゲートに印加す
る前記高電位制御電圧と基準電位間の信号振幅を、前記
ロジック系の低電位制御電圧と基準電位間の信号振幅を
変換して得る第２のレベルシフタ部とを備えることにあ
る。
Ｓトランジスタの一方のトランジスタのゲートに印加す
る前記高電位制御電圧と基準電位間の信号振幅を、前記
ロジック系の低電位制御電圧と基準電位間の信号振幅を
変換して得る第１のレベルシフタ部と、前記２個のＭＯ
Ｓトランジスタの他方のトランジスタのゲートに印加す
る前記高電位制御電圧と基準電位間の信号振幅を、前記
ロジック系の低電位制御電圧と基準電位間の信号振幅を
変換して得る第２のレベルシフタ部とを備えることにあ
る。
【００２０】請求項４の発明の前記スイッチ部は２個の
ＭＯＳトランジスタの直列接続回路と、前記２個のＭＯ
Ｓトランジスタとは異なる極性の２個のＭＯＳトランジ
スタの直列接続回路の並列接続回路で構成される。
ＭＯＳトランジスタの直列接続回路と、前記２個のＭＯ
Ｓトランジスタとは異なる極性の２個のＭＯＳトランジ
スタの直列接続回路の並列接続回路で構成される。
【００２１】請求項５の発明の特徴は、前記２個のＭＯ
Ｓトランジスタの一方のトランジスタ及びそれと極性の
異なる２個のＭＯＳトランジスタの一方のトランジスタ
の各ゲートに印加する前記高電位制御電圧と基準電位間
の信号振幅を前記ロジック系の低電位制御電圧と基準電
位間の信号振幅を変換して得る第１のレベルシフタ部
と、前記２個のＭＯＳトランジスタの他方のトランジス
タ及びそれと極性の異なる２個のＭＯＳトランジスタの
他方のトランジスタの各ゲートに印加する前記高電位制
御電圧と基準電位間の信号振幅を、前記ロジック系の低
電位制御電圧と基準電位間の信号振幅を変換して得る第
２のレベルシフタ部とを備えることにある。
Ｓトランジスタの一方のトランジスタ及びそれと極性の
異なる２個のＭＯＳトランジスタの一方のトランジスタ
の各ゲートに印加する前記高電位制御電圧と基準電位間
の信号振幅を前記ロジック系の低電位制御電圧と基準電
位間の信号振幅を変換して得る第１のレベルシフタ部
と、前記２個のＭＯＳトランジスタの他方のトランジス
タ及びそれと極性の異なる２個のＭＯＳトランジスタの
他方のトランジスタの各ゲートに印加する前記高電位制
御電圧と基準電位間の信号振幅を、前記ロジック系の低
電位制御電圧と基準電位間の信号振幅を変換して得る第
２のレベルシフタ部とを備えることにある。
【００２２】請求項６の発明の前記レベルシフタ部は、
入力される前記ロジック系の低電位制御電圧と基準電位
によりオン、オフする第１のＮＭＯＳトランジスタと、
前記低電位制御電圧と基準電位の反転制御電圧によりオ
ン、オフする第２のＮＭＯＳトランジスタと、一方の端
子が前記第１のＮＭＯＳトランジスタに接続され、他方
の端子に前記スイッチ部により導通遮断される前記アナ
ログ信号電圧が印加される第３のＰＭＯＳトランジスタ
と、一方の端子が前記第２のＮＭＯＳトランジスタに接
続され、他方の端子に前記スイッチ部により導通遮断さ
れるアナログ信号電圧が印加される第４のＰＭＯＳトラ
ンジスタとを有し、前記第３のＰＭＯＳトランジスタの
ゲートを前記第２のＮＭＯＳトランジスタと前記第４の
ＰＭＯＳトランジスタの第１の接続点に接続し、前記第
４のＰＭＯＳトランジスタのゲートを前記第１のＮＭＯ
Ｓトランジスタと前記第３のＰＭＯＳトランジスタの第
２の接続点に接続し、前記第１の接続点から、又は前記
第１、第２の接続点の両方から高電位制御電圧と基準電
位を前記スイッチ部に出力する。
入力される前記ロジック系の低電位制御電圧と基準電位
によりオン、オフする第１のＮＭＯＳトランジスタと、
前記低電位制御電圧と基準電位の反転制御電圧によりオ
ン、オフする第２のＮＭＯＳトランジスタと、一方の端
子が前記第１のＮＭＯＳトランジスタに接続され、他方
の端子に前記スイッチ部により導通遮断される前記アナ
ログ信号電圧が印加される第３のＰＭＯＳトランジスタ
と、一方の端子が前記第２のＮＭＯＳトランジスタに接
続され、他方の端子に前記スイッチ部により導通遮断さ
れるアナログ信号電圧が印加される第４のＰＭＯＳトラ
ンジスタとを有し、前記第３のＰＭＯＳトランジスタの
ゲートを前記第２のＮＭＯＳトランジスタと前記第４の
ＰＭＯＳトランジスタの第１の接続点に接続し、前記第
４のＰＭＯＳトランジスタのゲートを前記第１のＮＭＯ
Ｓトランジスタと前記第３のＰＭＯＳトランジスタの第
２の接続点に接続し、前記第１の接続点から、又は前記
第１、第２の接続点の両方から高電位制御電圧と基準電
位を前記スイッチ部に出力する。
【００２３】請求項７の発明の特徴は、２個の入出力端
子と、１個の制御信号入力端子とを有し、前記制御信号
入力端子に与えられる制御信号によって前記２個の入出
力端子間の導通遮断を制御するアナログスイッチ回路に
おいて、前記２個の入出力端子間は、第１のＰＭＯＳト
ランジスタと第２のＰＭＯＳトランジスタの直列接続回
路によって接続されており、且つ、前記第１の入出力端
子側に前記第１のＰＭＯＳトランジスタを接続し、前記
第２の入出力端子側に前記第２のＰＭＯＳトランジスタ
を接続してあり、第１のレベル変換回路と第２のレベル
変換回路とを備え、前記第１のレベル変換回路は前記制
御信号の信号振幅を第１の入出力端子に与えられた電圧
と基準電位間の信号振幅に変換して得られた信号を前記
第１のＰＭＯＳのゲートに印加し、前記第２のレベル変
換回路は前記制御信号の信号振幅を前記第２の入出力端
子に与えられた電圧と基準電位間の信号振幅に変換して
得られた信号を第２のＰＭＯＳトランジスタのゲートに
印加することにある。
子と、１個の制御信号入力端子とを有し、前記制御信号
入力端子に与えられる制御信号によって前記２個の入出
力端子間の導通遮断を制御するアナログスイッチ回路に
おいて、前記２個の入出力端子間は、第１のＰＭＯＳト
ランジスタと第２のＰＭＯＳトランジスタの直列接続回
路によって接続されており、且つ、前記第１の入出力端
子側に前記第１のＰＭＯＳトランジスタを接続し、前記
第２の入出力端子側に前記第２のＰＭＯＳトランジスタ
を接続してあり、第１のレベル変換回路と第２のレベル
変換回路とを備え、前記第１のレベル変換回路は前記制
御信号の信号振幅を第１の入出力端子に与えられた電圧
と基準電位間の信号振幅に変換して得られた信号を前記
第１のＰＭＯＳのゲートに印加し、前記第２のレベル変
換回路は前記制御信号の信号振幅を前記第２の入出力端
子に与えられた電圧と基準電位間の信号振幅に変換して
得られた信号を第２のＰＭＯＳトランジスタのゲートに
印加することにある。
【００２４】請求項８の発明の特徴は、２個の入出力端
子と、１個の制御信号入力端子とを有し、前記制御信号
入力端子に与えられる制御信号によって、前記２個の入
出力端子間の導通遮断を制御するアナログスイッチ回路
において、前記２個の入出力端子間は、第１のＰＭＯＳ
トランジスタ及び第２のＰＭＯＳトランジスタの直列接
続回路と、第１のＮＭＯＳトランジスタ及び第２のＮＭ
ＯＳトランジスタの直列接続回路とを並列接続した回路
により接続されており、且つ、前記第１の入出力端子側
に前記第１のＰＭＯＳトランジスタを、前記第２の入出
力端子側に前記第２のＰＭＯＳトランジスタを接続し、
前記第１の入出力端子側に前記第１のＮＭＯＳトランジ
スタを、前記第２の入出力端子側に前記第２のＮＭＯＳ
トランジスタを接続してあり、第１のレベル変換回路と
第２のレベル変換回路とを備え、前記第１のレベル変換
回路は前記制御信号の信号振幅を前記第１の入出力端子
に与えられた電圧と基準電位間の信号振幅に変換して得
られた信号を前記第１のＰＭＯＳトランジスタのゲート
に印加すると共に、その反転信号を前記第１のＮＭＯＳ
トランジスタのゲートに印加し、前記第２のレベル変換
回路は前記制御信号の信号振幅を第２の入出力端子に与
えられた電圧と基準電位間の信号振幅に変換して得られ
た信号を前記第２のＰＭＯＳトランジスタのゲートに印
加すると共に、その反転信号を前記第２のＮＭＯＳトラ
ンジスタのゲートに印加することにある。
子と、１個の制御信号入力端子とを有し、前記制御信号
入力端子に与えられる制御信号によって、前記２個の入
出力端子間の導通遮断を制御するアナログスイッチ回路
において、前記２個の入出力端子間は、第１のＰＭＯＳ
トランジスタ及び第２のＰＭＯＳトランジスタの直列接
続回路と、第１のＮＭＯＳトランジスタ及び第２のＮＭ
ＯＳトランジスタの直列接続回路とを並列接続した回路
により接続されており、且つ、前記第１の入出力端子側
に前記第１のＰＭＯＳトランジスタを、前記第２の入出
力端子側に前記第２のＰＭＯＳトランジスタを接続し、
前記第１の入出力端子側に前記第１のＮＭＯＳトランジ
スタを、前記第２の入出力端子側に前記第２のＮＭＯＳ
トランジスタを接続してあり、第１のレベル変換回路と
第２のレベル変換回路とを備え、前記第１のレベル変換
回路は前記制御信号の信号振幅を前記第１の入出力端子
に与えられた電圧と基準電位間の信号振幅に変換して得
られた信号を前記第１のＰＭＯＳトランジスタのゲート
に印加すると共に、その反転信号を前記第１のＮＭＯＳ
トランジスタのゲートに印加し、前記第２のレベル変換
回路は前記制御信号の信号振幅を第２の入出力端子に与
えられた電圧と基準電位間の信号振幅に変換して得られ
た信号を前記第２のＰＭＯＳトランジスタのゲートに印
加すると共に、その反転信号を前記第２のＮＭＯＳトラ
ンジスタのゲートに印加することにある。
【００２５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は、本発明のアナログスイッ
チ回路の第１の実施の形態を示した回路図である。アナ
ログスイッチ回路は、ドレインを共通に接続したＰＭＯ
Ｓトランジスタ２１、２３の直列接続回路で構成された
スイッチ部と、ＰＭＯＳトランジスタ２１の制御信号を
作成するレベルシフタ２２と、ＰＭＯＳトランジスタ２
３の制御信号を作成するレベルシフタ２４とから構成さ
れている。
に基づいて説明する。図１は、本発明のアナログスイッ
チ回路の第１の実施の形態を示した回路図である。アナ
ログスイッチ回路は、ドレインを共通に接続したＰＭＯ
Ｓトランジスタ２１、２３の直列接続回路で構成された
スイッチ部と、ＰＭＯＳトランジスタ２１の制御信号を
作成するレベルシフタ２２と、ＰＭＯＳトランジスタ２
３の制御信号を作成するレベルシフタ２４とから構成さ
れている。
【００２６】制御端子２５にロジック電源系の低電位の
０〜ＶＣＣ（３Ｖ、又は５Ｖ）レベルの制御信号が入力
され、入出力端子２６、２７に高電位（２０Ｖ）を含む
アナログ信号が入出力されて、このアナログ信号がＰＭ
ＯＳトランジスタ２１、２３でオン、オフされる。
０〜ＶＣＣ（３Ｖ、又は５Ｖ）レベルの制御信号が入力
され、入出力端子２６、２７に高電位（２０Ｖ）を含む
アナログ信号が入出力されて、このアナログ信号がＰＭ
ＯＳトランジスタ２１、２３でオン、オフされる。
【００２７】図２は上記したレベルシフタ２２、２４の
詳細構成例を示した回路図である。レベルシフタ２２
は、ＮＭＯＳトランジスタ２２１、２２２及びＰＭＯＳ
トランジスタ２２３、２２４から構成され、レベルシフ
タ２４はＮＭＯＳトランジスタ２４１、２４２及びＰＭ
ＯＳトランジスタ２４３、２４４とから構成されてい
る。又、両レベルシフタ２２、２４に共通の制御端子２
５と、制御信号を反転させてＮＭＯＳトランジスタ２２
２、２４２のゲートに印加するインバータ３０が設けら
れている。
詳細構成例を示した回路図である。レベルシフタ２２
は、ＮＭＯＳトランジスタ２２１、２２２及びＰＭＯＳ
トランジスタ２２３、２２４から構成され、レベルシフ
タ２４はＮＭＯＳトランジスタ２４１、２４２及びＰＭ
ＯＳトランジスタ２４３、２４４とから構成されてい
る。又、両レベルシフタ２２、２４に共通の制御端子２
５と、制御信号を反転させてＮＭＯＳトランジスタ２２
２、２４２のゲートに印加するインバータ３０が設けら
れている。
【００２８】次に本実施の形態の動作について説明す
る。例えば、制御端子２５にＶＣＣが印加されると、Ｍ
ＯＳトランジスタ２２１がオンで、ＭＯＳトランジスタ
２２２がオフになる。これにより、ＰＭＯＳトランジス
タ２２４のゲートに０電位が掛り、このトランジスタ２
２４がオンになる。
る。例えば、制御端子２５にＶＣＣが印加されると、Ｍ
ＯＳトランジスタ２２１がオンで、ＭＯＳトランジスタ
２２２がオフになる。これにより、ＰＭＯＳトランジス
タ２２４のゲートに０電位が掛り、このトランジスタ２
２４がオンになる。
【００２９】このため、ＰＭＯＳトランジスタ２２３の
ゲートに、入出力端子２６側のアナログ電圧が掛ると共
に、ＰＭＯＳトランジスタ２１のゲートに同アナログ電
圧が掛る。
ゲートに、入出力端子２６側のアナログ電圧が掛ると共
に、ＰＭＯＳトランジスタ２１のゲートに同アナログ電
圧が掛る。
【００３０】これにより、ＰＭＯＳトランジスタ２１が
オフすると共に、ＰＭＯＳトランジスタ２２３がオフし
て、ＰＭＯＳトランジスタ２１のオフ状態を確定させ
る。
オフすると共に、ＰＭＯＳトランジスタ２２３がオフし
て、ＰＭＯＳトランジスタ２１のオフ状態を確定させ
る。
【００３１】上記動作はレベルシフタ２４についても同
じで、制御端子２５にＶＣＣが印加されると、同様の動
作により、ＰＭＯＳトランジスタ２３がオフする。
じで、制御端子２５にＶＣＣが印加されると、同様の動
作により、ＰＭＯＳトランジスタ２３がオフする。
【００３２】一方、制御端子２５に０電位の制御信号が
印加されると、ＭＯＳトランジスタ２２１がオフで、Ｍ
ＯＳトランジスタ２２２がオンになる。これにより、Ｐ
ＭＯＳトランジスタ２１のゲートに０電位が掛り、この
トランジスタ２１がオンになる。
印加されると、ＭＯＳトランジスタ２２１がオフで、Ｍ
ＯＳトランジスタ２２２がオンになる。これにより、Ｐ
ＭＯＳトランジスタ２１のゲートに０電位が掛り、この
トランジスタ２１がオンになる。
【００３３】又、同時に、ＰＭＯＳトランジスタ２２３
のゲートに０電位が掛り、このトランジスタ２２３がオ
ンになり、ＰＭＯＳトランジスタ２２４のゲートに入出
力端子２６のアナログ電圧が掛る。このため、ＰＭＯＳ
トランジスタ２２４をオフして、ＰＭＯＳトランジスタ
２１のオン状態を確定させる。
のゲートに０電位が掛り、このトランジスタ２２３がオ
ンになり、ＰＭＯＳトランジスタ２２４のゲートに入出
力端子２６のアナログ電圧が掛る。このため、ＰＭＯＳ
トランジスタ２２４をオフして、ＰＭＯＳトランジスタ
２１のオン状態を確定させる。
【００３４】上記動作はレベルシフタ２４についても同
じで、制御端子２５に０電位の制御信号が印加される
と、同様の動作により、ＰＭＯＳトランジスタ２３がオ
ンする。
じで、制御端子２５に０電位の制御信号が印加される
と、同様の動作により、ＰＭＯＳトランジスタ２３がオ
ンする。
【００３５】本実施の形態によれば、内部の高電圧を用
いて、レベルシフタ２２、２４が動作して、ＰＭＯＳト
ランジスタ２１、２３をオンオフすることにより、高電
位のアナログ信号の導通遮断を完全に行うことができ
る。従って、外部から高電圧を導入する必要を無くすこ
とができる。
いて、レベルシフタ２２、２４が動作して、ＰＭＯＳト
ランジスタ２１、２３をオンオフすることにより、高電
位のアナログ信号の導通遮断を完全に行うことができ
る。従って、外部から高電圧を導入する必要を無くすこ
とができる。
【００３６】又、ドレインを共通接続したＰＭＯＳトラ
ンジスタ２１、２３により高電位のアナログ信号の導通
遮断を行っているため、入出力端子２６側から回路をみ
た場合も、入出力端子２７側から回路をみた場合も、同
一の特性を有しており、高電位のアナログ信号の導通遮
断の完全な双方向性を確保することができる。
ンジスタ２１、２３により高電位のアナログ信号の導通
遮断を行っているため、入出力端子２６側から回路をみ
た場合も、入出力端子２７側から回路をみた場合も、同
一の特性を有しており、高電位のアナログ信号の導通遮
断の完全な双方向性を確保することができる。
【００３７】図３は上記したレベルシフタ２３、２４の
他の詳細構成例を示した回路図である。本例は、レベル
シフタ２３についてのみ図示してあるが、レベルシフタ
２４についても構成は全く同一で、制御端子２５とイン
バータ３０が共通になっている。
他の詳細構成例を示した回路図である。本例は、レベル
シフタ２３についてのみ図示してあるが、レベルシフタ
２４についても構成は全く同一で、制御端子２５とイン
バータ３０が共通になっている。
【００３８】本例は図２の構成に比べて、ＰＭＯＳトラ
ンジスタ２２３に直列にＰＭＯＳトランジスタ２２５が
接続され、ＰＭＯＳトランジスタ２２４に直列にＰＭＯ
Ｓトランジスタ２２６が接続されている点が違うところ
で、他の構成は同一である。
ンジスタ２２３に直列にＰＭＯＳトランジスタ２２５が
接続され、ＰＭＯＳトランジスタ２２４に直列にＰＭＯ
Ｓトランジスタ２２６が接続されている点が違うところ
で、他の構成は同一である。
【００３９】ＰＭＯＳトランジスタ２２５、２２６のゲ
ートは０電位に接地されているため、ＰＭＯＳトランジ
スタ２２５、２２６は常にオン状態になっている。従っ
て、実質的なレベルシフト動作はＮＭＯＳトランジスタ
２２１、２２２及びＰＭＯＳトランジスタ２２５、２２
６で行われ、図２の動作と全く同一であり、レベルシフ
タ２４についても同様のことが言えるため、このような
構成のレベルシフタを用いても、同様の効果を得ること
ができる。
ートは０電位に接地されているため、ＰＭＯＳトランジ
スタ２２５、２２６は常にオン状態になっている。従っ
て、実質的なレベルシフト動作はＮＭＯＳトランジスタ
２２１、２２２及びＰＭＯＳトランジスタ２２５、２２
６で行われ、図２の動作と全く同一であり、レベルシフ
タ２４についても同様のことが言えるため、このような
構成のレベルシフタを用いても、同様の効果を得ること
ができる。
【００４０】図４は、本発明のアナログスイッチ回路の
第２の実施の形態を示した回路図である。アナログスイ
ッチ回路は、ドレインを共通に接続したＰＭＯＳトラン
ジスタ２１、２３の直列接続回路とドレインを共通に接
続したＮＭＯＳトランジスタ２８、２９の直列接続回路
の並列接続回路で構成されたスイッチ部と、ＰＭＯＳト
ランジスタ２１及びＮＭＯＳトランジスタ２８の制御信
号を作成するレベルシフタ３１と、ＰＭＯＳトランジス
タ２３及びＮＭＯＳトランジスタ２９の制御信号を作成
するレベルシフタ３２から構成されている。
第２の実施の形態を示した回路図である。アナログスイ
ッチ回路は、ドレインを共通に接続したＰＭＯＳトラン
ジスタ２１、２３の直列接続回路とドレインを共通に接
続したＮＭＯＳトランジスタ２８、２９の直列接続回路
の並列接続回路で構成されたスイッチ部と、ＰＭＯＳト
ランジスタ２１及びＮＭＯＳトランジスタ２８の制御信
号を作成するレベルシフタ３１と、ＰＭＯＳトランジス
タ２３及びＮＭＯＳトランジスタ２９の制御信号を作成
するレベルシフタ３２から構成されている。
【００４１】制御端子２５に低電位の０〜ＶＣＣレベル
の制御信号が入力され、入出力端子２６、２７に高電位
を含むアナログ信号が入出力されて、このアナログ信号
がＰＭＯＳトランジスタ２１、２２及びＮＭＯＳトラン
ジスタ２８、２９でオンオフされる。
の制御信号が入力され、入出力端子２６、２７に高電位
を含むアナログ信号が入出力されて、このアナログ信号
がＰＭＯＳトランジスタ２１、２２及びＮＭＯＳトラン
ジスタ２８、２９でオンオフされる。
【００４２】図５は上記したレベルシフタ３１、３２の
詳細構成例を示した回路図である。レベルシフタ３１
は、ＭＯＳトランジスタ２２１、２２２及びＰＭＯＳト
ランジスタ２２３、２２４から構成され、レベルシフタ
３２はＭＯＳトランジスタ２４１、２４２及びＰＭＯＳ
トランジスタ２４３、２４４とから構成され、両レベル
シフタに共通の制御端子２５と、制御信号を反転させて
ＭＯＳトランジスタ２２２、２４２のゲートに印加する
インバータ３０が設けられている。
詳細構成例を示した回路図である。レベルシフタ３１
は、ＭＯＳトランジスタ２２１、２２２及びＰＭＯＳト
ランジスタ２２３、２２４から構成され、レベルシフタ
３２はＭＯＳトランジスタ２４１、２４２及びＰＭＯＳ
トランジスタ２４３、２４４とから構成され、両レベル
シフタに共通の制御端子２５と、制御信号を反転させて
ＭＯＳトランジスタ２２２、２４２のゲートに印加する
インバータ３０が設けられている。
【００４３】次に本実施の形態の動作について説明す
る。例えば、制御端子２５にＶＣＣが印加されると、Ｎ
ＭＯＳトランジスタ２２１がオンで、ＮＭＯＳトランジ
スタ２２２がオフになる。これにより、ＮＭＯＳトラン
ジスタ２８のゲートに０電位が掛り、このトランジスタ
２８がオフになると共に、ＰＭＯＳトランジスタ２２４
のゲートに０電位が掛かり、このトランジスタ２２４が
オンになる。そのため、ＰＭＯＳトランジスタ２２３の
ゲートに入出力端子２６側のアナログ信号電圧が掛ると
共に、ＰＭＯＳトランジスタ２１のゲートに同アナログ
信号電圧が掛かる。
る。例えば、制御端子２５にＶＣＣが印加されると、Ｎ
ＭＯＳトランジスタ２２１がオンで、ＮＭＯＳトランジ
スタ２２２がオフになる。これにより、ＮＭＯＳトラン
ジスタ２８のゲートに０電位が掛り、このトランジスタ
２８がオフになると共に、ＰＭＯＳトランジスタ２２４
のゲートに０電位が掛かり、このトランジスタ２２４が
オンになる。そのため、ＰＭＯＳトランジスタ２２３の
ゲートに入出力端子２６側のアナログ信号電圧が掛ると
共に、ＰＭＯＳトランジスタ２１のゲートに同アナログ
信号電圧が掛かる。
【００４４】これにより、ＰＭＯＳトランジスタ２１が
オフすると共に、ＰＭＯＳトランジスタ２２３がオフし
て、ＰＭＯＳトランジスタ２１及びＮＭＯＳトランジス
タ２８のオフ状態を確定させる。
オフすると共に、ＰＭＯＳトランジスタ２２３がオフし
て、ＰＭＯＳトランジスタ２１及びＮＭＯＳトランジス
タ２８のオフ状態を確定させる。
【００４５】上記動作はレベルシフタ３２についても同
じで、制御端子２５にＶＣＣが印加されると、同様の動
作により、ＰＭＯＳトランジスタ２３及びＮＭＯＳトラ
ンジスタ２９がオフする。
じで、制御端子２５にＶＣＣが印加されると、同様の動
作により、ＰＭＯＳトランジスタ２３及びＮＭＯＳトラ
ンジスタ２９がオフする。
【００４６】一方、制御端子２５に０電位の制御電圧が
印加されると、ＮＭＯＳトランジスタ２２１がオフで、
ＮＭＯＳトランジスタ２２２がオンになる。これによ
り、ＰＭＯＳトランジスタ２１のゲートに０電位が掛
り、このトランジスタ２１がオンになる。同時に、ＰＭ
ＯＳトランジスタ２２３のゲートに０電位が掛り、この
トランジスタ２２３がオンになり、ＰＭＯＳトランジス
タ２２４及びＮＭＯＳトランジスタ２８のゲートに入出
力端子２６側のアナログ信号電圧が掛る。
印加されると、ＮＭＯＳトランジスタ２２１がオフで、
ＮＭＯＳトランジスタ２２２がオンになる。これによ
り、ＰＭＯＳトランジスタ２１のゲートに０電位が掛
り、このトランジスタ２１がオンになる。同時に、ＰＭ
ＯＳトランジスタ２２３のゲートに０電位が掛り、この
トランジスタ２２３がオンになり、ＰＭＯＳトランジス
タ２２４及びＮＭＯＳトランジスタ２８のゲートに入出
力端子２６側のアナログ信号電圧が掛る。
【００４７】このため、ＰＭＯＳトランジスタ２２４を
オフして、ＰＭＯＳトランジスタ２１及びＮＭＯＳトラ
ンジスタ２８のオン状態を確定させる。
オフして、ＰＭＯＳトランジスタ２１及びＮＭＯＳトラ
ンジスタ２８のオン状態を確定させる。
【００４８】上記動作はレベルシフタ３２についても同
じで、制御端子２５に０電位の制御信号が印加される
と、同様の動作により、ＰＭＯＳトランジスタ２３及び
ＮＭＯＳトランジスタ２９がオンする。
じで、制御端子２５に０電位の制御信号が印加される
と、同様の動作により、ＰＭＯＳトランジスタ２３及び
ＮＭＯＳトランジスタ２９がオンする。
【００４９】本実施の形態によれば、内部の高電圧を用
いて、レベルシフタ３１、３２が動作して、ＰＭＯＳト
ランジスタ２１、２３及びＮＭＯＳトランジスタ２８、
２９をオンオフすることにより、高電位を含むアナログ
信号の導通遮断を完全に行うことができる。従って、外
部から高電圧を導入する必要を無くすことができる。
いて、レベルシフタ３１、３２が動作して、ＰＭＯＳト
ランジスタ２１、２３及びＮＭＯＳトランジスタ２８、
２９をオンオフすることにより、高電位を含むアナログ
信号の導通遮断を完全に行うことができる。従って、外
部から高電圧を導入する必要を無くすことができる。
【００５０】特に、ＰＭＯＳトランジスタ２１、２３の
直列接続回路及びＮＭＯＳトランジスタ２８、２９の直
列接続回路の並列接続回路でスイッチ部が構成されてい
るため、導通遮断するアナログ信号の電圧によって、ス
イッチ部のインピーダンスが変化せず、インピーダンス
を一定とすることができ、電位によらない安定なスイッ
チ動作を行うことができる。
直列接続回路及びＮＭＯＳトランジスタ２８、２９の直
列接続回路の並列接続回路でスイッチ部が構成されてい
るため、導通遮断するアナログ信号の電圧によって、ス
イッチ部のインピーダンスが変化せず、インピーダンス
を一定とすることができ、電位によらない安定なスイッ
チ動作を行うことができる。
【００５１】又、ドレインを共通接続したＰＭＯＳトラ
ンジスタ２３、２４とドレインを共通接続したＮＭＯＳ
トランジスタ２８、２９により高電位のアナログ信号の
導通遮断を行っているため、入出力端子２６側から回路
をみた場合も、入出力端子２７側から回路をみた場合
も、同一の特性を有しており、高電位のアナログ信号の
導通遮断の完全な双方向性を確保することができる。
ンジスタ２３、２４とドレインを共通接続したＮＭＯＳ
トランジスタ２８、２９により高電位のアナログ信号の
導通遮断を行っているため、入出力端子２６側から回路
をみた場合も、入出力端子２７側から回路をみた場合
も、同一の特性を有しており、高電位のアナログ信号の
導通遮断の完全な双方向性を確保することができる。
【００５２】図６は上記したレベルシフタ３１、３２の
他の詳細構成例を示した回路図である。本例は、レベル
シフタ３１についてのみ図示してあるが、レベルシフタ
３２についても構成は全く同一で、制御端子２５とイン
バータ３０が共通になっている。
他の詳細構成例を示した回路図である。本例は、レベル
シフタ３１についてのみ図示してあるが、レベルシフタ
３２についても構成は全く同一で、制御端子２５とイン
バータ３０が共通になっている。
【００５３】本例は図５の構成に比べて、ＰＭＯＳトラ
ンジスタ２２３に直列にＰＭＯＳトランジスタ２２５が
接続され、ＰＭＯＳトランジスタ２２４に直列にＰＭＯ
Ｓトランジスタ２２６が接続されている点が違うところ
で、他の構成は同一である。
ンジスタ２２３に直列にＰＭＯＳトランジスタ２２５が
接続され、ＰＭＯＳトランジスタ２２４に直列にＰＭＯ
Ｓトランジスタ２２６が接続されている点が違うところ
で、他の構成は同一である。
【００５４】ＰＭＯＳトランジスタ２２５、２２６のゲ
ートは０電位に接地されているため、ＰＭＯＳトランジ
スタ２２５、２２６は常にオン状態になっている。従っ
て、実質的なレベルシフト動作はＮＭＯＳトランジスタ
２２１、２２２及びＰＭＯＳトランジスタ２２３、２２
４で行われ、図５の動作と全く同一である。これは、レ
ベルシフタ３２についても同様のことが言えるため、こ
のような構成のレベルシフタを用いても、同様の効果を
得ることができる。
ートは０電位に接地されているため、ＰＭＯＳトランジ
スタ２２５、２２６は常にオン状態になっている。従っ
て、実質的なレベルシフト動作はＮＭＯＳトランジスタ
２２１、２２２及びＰＭＯＳトランジスタ２２３、２２
４で行われ、図５の動作と全く同一である。これは、レ
ベルシフタ３２についても同様のことが言えるため、こ
のような構成のレベルシフタを用いても、同様の効果を
得ることができる。
【００５５】
【発明の効果】以上詳細に説明したように、本発明によ
れば、外部から高電圧を供給しなくとも、完全に高電位
レベルを含むアナログ信号を導通遮断でき且つスイッチ
としての双方向性を確保できる。
れば、外部から高電圧を供給しなくとも、完全に高電位
レベルを含むアナログ信号を導通遮断でき且つスイッチ
としての双方向性を確保できる。
【図１】本発明のアナログスイッチ回路の第１の実施の
形態を示した回路図である。
形態を示した回路図である。
【図２】図１に示したレベルシフタの詳細構成例を示し
た回路図である。
た回路図である。
【図３】図１に示したレベルシフタの他の詳細構成例を
示した回路図である。
示した回路図である。
【図４】図１に示したアナログスイッチ回路の第２の実
施の形態を示した回路図である。
施の形態を示した回路図である。
【図５】図１に示したレベルシフタの詳細構成例を示し
た回路図である。
た回路図である。
【図６】図１に示したレベルシフタの他の詳細構成例を
示した回路図である。
示した回路図である。
【図７】従来のアナログスイッチ回路の構成例を示した
ブロック図である。
ブロック図である。
【図８】従来のアナログスイッチ回路の他の構成例を示
した回路図である。
した回路図である。
２１、２３、２２３、２２４、２２５、２２６、２４
３、２４４ ＰＭＯＳトランジスタ ２８、２９、２２１、２２２、２４１、２４２ ＭＯＳ
トランジスタ ２２、２４、３１、３２ レベルシフタ ２５ 制御端子 ２６、２７ 入出力端子 ３０ インバータ
３、２４４ ＰＭＯＳトランジスタ ２８、２９、２２１、２２２、２４１、２４２ ＭＯＳ
トランジスタ ２２、２４、３１、３２ レベルシフタ ２５ 制御端子 ２６、２７ 入出力端子 ３０ インバータ
Claims (8)
- 【請求項１】 ２端子間を導通遮断するスイッチ部と、 前記２端子間を伝達する導通遮断対象信号電圧を導入し
て高電位制御電圧とし、ロジック系の低電位制御電圧と
基準電位間の信号振幅を前記高電位制御電圧と基準電位
間の信号振幅に変換するレベルシフタ部とを備え、 前記スイッチ部及び前記レベルシフタ部は複数のＰＭＯ
ＳトランジスタあるいはＮＭＯＳトランジスタで構成さ
れることを特徴とするアナログスイッチ回路。 - 【請求項２】 前記スイッチ部は２個のＭＯＳトランジ
スタの直列接続回路で構成されることを特徴とする請求
項１記載のアナログスイッチ回路。 - 【請求項３】 前記２個のＭＯＳトランジスタの一方の
トランジスタのゲートを制御する第１の制御信号を作成
する第１のレベルシフタ部と、 前記２個のＭＯＳトランジスタの他方のトランジスタの
ゲートを制御する第２の制御信号を作成する第２のレベ
ルシフタ部とを備えることを特徴とする請求項２記載の
アナログスイッチ回路。 - 【請求項４】 前記スイッチ部は、２個のＭＯＳトラン
ジスタの直列接続回路と、前記２個のＭＯＳトランジス
タとは異なる極性の２個のＭＯＳトランジスタの直列接
続回路とが並列に構成されることを特徴とする請求項１
記載のアナログスイッチ回路。 - 【請求項５】 前記２個のＭＯＳトランジスタの一方の
トランジスタ及びそれと極性の異なる２個のＭＯＳトラ
ンジスタの一方のトランジスタの各ゲートを制御する第
１の制御信号を作成する第１のレベルシフタ部と、 前記２個のＭＯＳトランジスタの他方のトランジスタ及
びそれと極性の異なる２個のＭＯＳトランジスタの他方
のトランジスタの各ゲートを制御する第２の制御信号を
作成する第２のレベルシフタ部とを備えることを特徴と
する請求項４記載のアナログスイッチ回路。 - 【請求項６】 前記レベルシフタ部は、入力される前記
ロジック系の低電位制御電圧と基準電位によりオン、オ
フする第１のＮＭＯＳトランジスタと、 前記低電位制御電圧と基準電位の反転制御電圧によりオ
ン、オフする第２のＮＭＯＳトランジスタと、 一方の端子が前記第１のＮＭＯＳトランジスタに接続さ
れ、他方の端子に前記スイッチ部により導通遮断される
前記アナログ信号電圧が印加される第３のＰＭＯＳトラ
ンジスタと、 一方の端子が前記第２のＮＭＯＳトランジスタに接続さ
れ、他方の端子に前記スイッチ部により導通遮断される
アナログ信号電圧が印加される第４のＰＭＯＳトランジ
スタとを有し、 前記第３のＰＭＯＳトランジスタのゲートを前記第２の
ＮＭＯＳトランジスタと前記第４のＰＭＯＳトランジス
タの第１の接続点に接続し、 前記第４のＰＭＯＳトランジスタのゲートを前記第１の
ＮＭＯＳトランジスタと前記第３のＰＭＯＳトランジス
タの第２の接続点に接続し、 前記第１の接続点から、又は前記第１、第２の接続点の
両方から高電位制御電圧と基準電位を前記スイッチ部に
出力することを特徴とする請求項１乃至５いずれかに記
載のアナログスイッチ回路。 - 【請求項７】 ２個の入出力端子と、 １個の制御信号入力端子とを有し、 前記制御信号入力端子に与えられる制御信号によって前
記２個の入出力端子間の導通遮断を制御するアナログス
イッチ回路において、 前記２個の入出力端子間は、第１のＰＭＯＳトランジス
タと第２のＰＭＯＳトランジスタの直列接続回路によっ
て接続されており、 且つ、前記第１の入出力端子側に前記第１のＰＭＯＳト
ランジスタを接続し、 前記第２の入出力端子側に前記第２のＰＭＯＳトランジ
スタを接続してあり、 第１のレベル変換回路と第２のレベル変換回路とを備
え、 前記第１のレベル変換回路は前記制御信号の信号振幅を
第１の入出力端子に与えられた電圧と基準電位間の信号
振幅に変換して得られた信号を前記第１のＰＭＯＳのゲ
ートに印加し、 前記第２のレベル変換回路は前記制御信号の信号振幅を
前記第２の入出力端子に与えられた電圧と基準電位間の
信号振幅に変換して得られた信号を第２のＰＭＯＳトラ
ンジスタのゲートに印加することを特徴とするアナログ
スイッチ回路。 - 【請求項８】 ２個の入出力端子と、 １個の制御信号入力端子とを有し、 前記制御信号入力端子に与えられる制御信号によって、
前記２個の入出力端子間の導通遮断を制御するアナログ
スイッチ回路において、 前記２個の入出力端子間は、第１のＰＭＯＳトランジス
タ及び第２のＰＭＯＳトランジスタの直列接続回路と、
第１のＮＭＯＳトランジスタ及び第２のＮＭＯＳトラン
ジスタの直列接続回路とを並列接続した回路により接続
されており、 且つ、前記第１の入出力端子側に前記第１のＰＭＯＳト
ランジスタを、前記第２の入出力端子側に前記第２のＰ
ＭＯＳトランジスタを接続し、 前記第１の入出力端子側に前記第１のＮＭＯＳトランジ
スタを、前記第２の入出力端子側に前記第２のＮＭＯＳ
トランジスタを接続してあり、 第１のレベル変換回路と第２のレベル変換回路とを備
え、前記第１のレベル変換回路は前記制御信号の信号振
幅を前記第１の入出力端子に与えられた電圧と基準電位
間の信号振幅に変換して得られた信号を前記第１のＰＭ
ＯＳトランジスタのゲートに印加すると共に、その反転
信号を前記第１のＮＭＯＳトランジスタのゲートに印加
し、 前記第２のレベル変換回路は前記制御信号の信号振幅を
第２の入出力端子に与えられた電圧と基準電位間の信号
振幅に変換して得られた信号を前記第２のＰＭＯＳトラ
ンジスタのゲートに印加すると共に、その反転信号を前
記第２のＮＭＯＳトランジスタのゲートに印加すること
を特徴とするアナログスイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03917799A JP3688497B2 (ja) | 1999-02-17 | 1999-02-17 | アナログスイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03917799A JP3688497B2 (ja) | 1999-02-17 | 1999-02-17 | アナログスイッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000244298A true JP2000244298A (ja) | 2000-09-08 |
| JP3688497B2 JP3688497B2 (ja) | 2005-08-31 |
Family
ID=12545845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3688497B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1999
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| CN115240597A (zh) * | 2022-09-20 | 2022-10-25 | 惠科股份有限公司 | 像素电路、显示面板及显示装置 |
| US11798472B1 (en) | 2022-09-20 | 2023-10-24 | HKC Corporation Limited | Pixel circuit, display panel, and display device |
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| Publication number | Publication date |
|---|---|
| JP3688497B2 (ja) | 2005-08-31 |
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| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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| A61 | First payment of annual fees (during grant procedure) |
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