JPH0470007A - レベルシフト回路 - Google Patents
レベルシフト回路Info
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- JPH0470007A JPH0470007A JP2180908A JP18090890A JPH0470007A JP H0470007 A JPH0470007 A JP H0470007A JP 2180908 A JP2180908 A JP 2180908A JP 18090890 A JP18090890 A JP 18090890A JP H0470007 A JPH0470007 A JP H0470007A
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- Japan
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- 230000003111 delayed effect Effects 0.000 abstract description 2
- 239000000758 substrate Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はレベルシフト回路に関し、特にＣＭＯＳトラン
ジスタで実現し、０と５■の論理振幅を５Ｖと一５Ｖの
論理振幅に変換するレベルシフト回路に関する。
ジスタで実現し、０と５■の論理振幅を５Ｖと一５Ｖの
論理振幅に変換するレベルシフト回路に関する。
アナログ回路とディジタル回路が混在するＭＯ８回路で
は、アナログ回路の電源は正電源ＶＤＤ（＋５Ｖ）と負
電源Ｖｓｓ（５Ｖ）を使用し、ディジタル回路の電源は
正電源Ｖ ＱＱ （＋ ５ Ｖ ）とグランドＧＮＤ
（ＯＶ）を使用することがある。このようなＭＯ３回路
において、ディジタル回路の出力でアナログ回路を制御
する時には＋５ＶとＯｖの電圧振幅を＋５■と一５Ｖの
電圧振幅に変換するレベルシフト回路が必要である。た
とえば、Ｏｖを中心としたアナログ信号をオン・オフす
るトランスファーゲートを制御するには、＋５Ｖ、−５
Ｖの振幅が必要である。
は、アナログ回路の電源は正電源ＶＤＤ（＋５Ｖ）と負
電源Ｖｓｓ（５Ｖ）を使用し、ディジタル回路の電源は
正電源Ｖ ＱＱ （＋ ５ Ｖ ）とグランドＧＮＤ
（ＯＶ）を使用することがある。このようなＭＯ３回路
において、ディジタル回路の出力でアナログ回路を制御
する時には＋５ＶとＯｖの電圧振幅を＋５■と一５Ｖの
電圧振幅に変換するレベルシフト回路が必要である。た
とえば、Ｏｖを中心としたアナログ信号をオン・オフす
るトランスファーゲートを制御するには、＋５Ｖ、−５
Ｖの振幅が必要である。
従来、この種のレベルシフト回路は、第３図に示すよう
に、入力端子１１を第２のＰチャネル型ＭＯＳ）ランジ
スタ１と第１のＰチャネル型ＭＯＳトランジスタ２と第
１のＮチャネル型ＭＯＳトランジスタ３のそれぞれのゲ
ート電極に接続し、第１のＰチャネル型ＭＯ５）ランジ
スタ２と第１のＮチャネル型ＭＯＳトランジスタ３のド
レイン電極を接続し、第１のＰチャネル型ＭＯＳトラン
ジスタ２のソース電極はＶＤＤに、第１のＮチャネル型
ＭＯＳトランジスタ３のソース電極はＧＮＤに接続して
インバータ回路７含構成し、インバータ回路７の出力は
第３のＰチャネル型ＭＯＳトランジスタ４のゲート電極
に接続し、第２のＰチャネル型ＭＯＳトランジスタ１の
ドレイン電極を第２のＮチャネル型ＭＯＳトランジスタ
５のドレイン電極と第３のＮチャネル型ＭＯＳトランジ
スタ６のゲート電極に接続し、第３のＰチャネル型ＭＯ
Ｓ）ランジスタ４のドレイン電極を第３のＮチャネル型
ＭＯ５）ランジスタロのドレイン電極と第２のＮチャネ
ル型ＭＯＳトランジスタ５のゲート電極と出力端子１２
に接続し、第２の第３のＰチャネル型ＭＯＳトランジス
タ１と４のソース電極をＶＤＤに接続し、第２と第３の
Ｎチャネル型ＭＯＳトランジスタ５と６のソース電極を
ＶＢ２に接続して構成されていた。
に、入力端子１１を第２のＰチャネル型ＭＯＳ）ランジ
スタ１と第１のＰチャネル型ＭＯＳトランジスタ２と第
１のＮチャネル型ＭＯＳトランジスタ３のそれぞれのゲ
ート電極に接続し、第１のＰチャネル型ＭＯ５）ランジ
スタ２と第１のＮチャネル型ＭＯＳトランジスタ３のド
レイン電極を接続し、第１のＰチャネル型ＭＯＳトラン
ジスタ２のソース電極はＶＤＤに、第１のＮチャネル型
ＭＯＳトランジスタ３のソース電極はＧＮＤに接続して
インバータ回路７含構成し、インバータ回路７の出力は
第３のＰチャネル型ＭＯＳトランジスタ４のゲート電極
に接続し、第２のＰチャネル型ＭＯＳトランジスタ１の
ドレイン電極を第２のＮチャネル型ＭＯＳトランジスタ
５のドレイン電極と第３のＮチャネル型ＭＯＳトランジ
スタ６のゲート電極に接続し、第３のＰチャネル型ＭＯ
Ｓ）ランジスタ４のドレイン電極を第３のＮチャネル型
ＭＯ５）ランジスタロのドレイン電極と第２のＮチャネ
ル型ＭＯＳトランジスタ５のゲート電極と出力端子１２
に接続し、第２の第３のＰチャネル型ＭＯＳトランジス
タ１と４のソース電極をＶＤＤに接続し、第２と第３の
Ｎチャネル型ＭＯＳトランジスタ５と６のソース電極を
ＶＢ２に接続して構成されていた。
いま、入力端子１１がＶＤＤ（＋５Ｖ）をとるとき、第
２のＰチャネル型トランジスタ１はオフとなり、またイ
ンバータ回路７の出力はＧＮＤ（ＯＶ）であるから、第
３のＰチャネル型ＭＯＳトランジスタ４はオンとなるの
で、第２のＮチャネル型ＭＯＳトランジスタ５のゲート
電極はＶＤＤとなりオン、その結果、第３のＮチャネル
型ＭＯＳトランジスタ６のゲート電極はＶｓｓ（５Ｖ）
となりオフとなる。よって出力端子１２にはＶＤＤが得
られる。
２のＰチャネル型トランジスタ１はオフとなり、またイ
ンバータ回路７の出力はＧＮＤ（ＯＶ）であるから、第
３のＰチャネル型ＭＯＳトランジスタ４はオンとなるの
で、第２のＮチャネル型ＭＯＳトランジスタ５のゲート
電極はＶＤＤとなりオン、その結果、第３のＮチャネル
型ＭＯＳトランジスタ６のゲート電極はＶｓｓ（５Ｖ）
となりオフとなる。よって出力端子１２にはＶＤＤが得
られる。
また、入力端子がＧＮＤ （ＯＶ）のときは、第２のＰ
チャネル型トランジスタ１と第３のＮチャネル型トラン
ジスタ６がオン、第３のＰチャネル型トランジスタ４と
第２のＮチャネル型トランジスタ５がオフとなり、出力
端子にはＶｓｓが得られてレベルシフトが出来る。
チャネル型トランジスタ１と第３のＮチャネル型トラン
ジスタ６がオン、第３のＰチャネル型トランジスタ４と
第２のＮチャネル型トランジスタ５がオフとなり、出力
端子にはＶｓｓが得られてレベルシフトが出来る。
上述した従来のレベルシフト回路は、第３図に示すよう
に、インバータ回路７により入力信号を反転する必要が
ある。このインバータ回路７には遅延かあるため、この
遅延時間内ではレベルシフト回路Ｐチャネル型ＭｏＳト
ランジスタが同時にオンとなる状態が発生する。
に、インバータ回路７により入力信号を反転する必要が
ある。このインバータ回路７には遅延かあるため、この
遅延時間内ではレベルシフト回路Ｐチャネル型ＭｏＳト
ランジスタが同時にオンとなる状態が発生する。
第４図は、第３図のレベルシフト回路の動作を説明する
ためのタイムチャートである。
ためのタイムチャートである。
いま、第４図（ａ）の入力波物が５Ｖから０■に変化す
ると、第４図（ｂ）のインバータ出力波形は遅延時間δ
後にＯｖから５■に変化する。
ると、第４図（ｂ）のインバータ出力波形は遅延時間δ
後にＯｖから５■に変化する。
この遅延時間δ内では第４図（ｃ）、（ｄ）（ｅ）、（
ｆ）に示すすべてのＭＯＳトランジスタがオン状態にな
るので、ＶＤＤからｖｓｓへＰチャネルトランジスタ、
Ｎチャネルトランジスタを通って電流が流れることにな
り、それゆえ、消費電力が大となるという欠点が生じる
。
ｆ）に示すすべてのＭＯＳトランジスタがオン状態にな
るので、ＶＤＤからｖｓｓへＰチャネルトランジスタ、
Ｎチャネルトランジスタを通って電流が流れることにな
り、それゆえ、消費電力が大となるという欠点が生じる
。
本発明のレベルシフト回路は、入力端子を第１のＰチャ
ネル型ＭＯＳトランジスタのゲート電極と第２のＰチャ
ネル型ＭＯＳトランジスタのゲート電極と第１のＮチャ
ネル型ＭＯＳトランジスタのゲートを極に接続し、前記
第１のＰチャネル型ＭＯＳトランジスタのドレイン電極
を前記第１のＮチャネル型Ｍｏ３）−ランジスタのドレ
インｔｉと第３のＰチャネル型ＭＯＳトランジスタのゲ
ート電極に接続し、前記第２のＰチャネル型ＭＯＳトラ
ンジスタのドレイン電極を第２のＮチャネル型Ｍｏ３ｈ
ランジスタのドレイン電極と第３のＮチャネル型Ｍｏ３
）ランジスタのゲート電極に接続し、前記第３のＰチャ
ネル型ＭＯＳトランジスタのドレイン電極を前記第２の
Ｎチャネル型ＭＯＳ）ランジスタのゲート電極と前記第
３のＮチャネル型ＭＯＳトランジスタのドレイン電極と
出力端子に接続し、前記第１．第２および第３のＰチャ
ネル型ＭｏＳトランジスタのソース電極をそれぞれ正電
源に接続し、前記第１のＮチャネル型ＭｏＳトランジス
タのソース電極を接地し、前記第２と第３のＮチャネル
型ＭｏＳトランジスタのソース電極をそれぞれ負電源に
接続して前記第１のＰチャネル型ＭＯＳトランジスタと
前記第１のＮチャネル型Ｍｏ３）ランジスタによって入
力信号を反転するインバータ回路を形成したレベルシフ
ト回路であって、前記第２のＰチャネル型トランジスタ
の基盤電極を前記第２のＰチャネル型トランジスタのス
イッチング速度を制御すべき制御電圧を印加する制御端
子に接続した構成を有する。
ネル型ＭＯＳトランジスタのゲート電極と第２のＰチャ
ネル型ＭＯＳトランジスタのゲート電極と第１のＮチャ
ネル型ＭＯＳトランジスタのゲートを極に接続し、前記
第１のＰチャネル型ＭＯＳトランジスタのドレイン電極
を前記第１のＮチャネル型Ｍｏ３）−ランジスタのドレ
インｔｉと第３のＰチャネル型ＭＯＳトランジスタのゲ
ート電極に接続し、前記第２のＰチャネル型ＭＯＳトラ
ンジスタのドレイン電極を第２のＮチャネル型Ｍｏ３ｈ
ランジスタのドレイン電極と第３のＮチャネル型Ｍｏ３
）ランジスタのゲート電極に接続し、前記第３のＰチャ
ネル型ＭＯＳトランジスタのドレイン電極を前記第２の
Ｎチャネル型ＭＯＳ）ランジスタのゲート電極と前記第
３のＮチャネル型ＭＯＳトランジスタのドレイン電極と
出力端子に接続し、前記第１．第２および第３のＰチャ
ネル型ＭｏＳトランジスタのソース電極をそれぞれ正電
源に接続し、前記第１のＮチャネル型ＭｏＳトランジス
タのソース電極を接地し、前記第２と第３のＮチャネル
型ＭｏＳトランジスタのソース電極をそれぞれ負電源に
接続して前記第１のＰチャネル型ＭＯＳトランジスタと
前記第１のＮチャネル型Ｍｏ３）ランジスタによって入
力信号を反転するインバータ回路を形成したレベルシフ
ト回路であって、前記第２のＰチャネル型トランジスタ
の基盤電極を前記第２のＰチャネル型トランジスタのス
イッチング速度を制御すべき制御電圧を印加する制御端
子に接続した構成を有する。
次に、本発明について図面を参照して説明する。
第１図は本発明のレベルシフト回路の一実施例を示す回
路図、第２図は第１図のレベルシフト回路の動作を説明
するためのタイムチャートである。
路図、第２図は第１図のレベルシフト回路の動作を説明
するためのタイムチャートである。
第１図に示すレベルシフト回路は、入力端子１１を第２
のＰチャネル型ＭＯＳトランジスタ１と第１のＰチャネ
ル型ＭＯＳトランジスタ２のゲート電極と第１のＮチャ
ネル型ＭｏＳトランジスタ３のゲート電極に接続し、第
１のＰチャネル型ＭＯＳトランジスタ２と第１のＮチャ
ネル型Ｍｏ５）ランジスタ３のドレインを第３のＰチャ
ネル型ＭＯＳトランジスタ４のゲートに電極に接続し、
第２のＰチャネル型ＭＯＳトランジスタ１のドレイン電
極を第２のＮチャネル型ＭＯＳトランジスタ５のドレイ
ンｔｉと第３のＮチャネル型Ｍｏ８）−ランシスタロの
ゲート電極に接続し、第３のＰチャネル型ＭＯＳトラン
ジスタ４のドレイン電極を第３のＮチャネル型ＭＯＳト
ランジスタ６のドレイン電極１と第２のＮチャネル型Ｍ
ｏ３）ランジスタ５のゲート電極と出力端子１２に接続
し、第２．第１および第３のＰチャネル型ＭＯＳトラン
ジスタ１，２および４のソース電極を正電源■。Ｄに接
続し、第１のＮチャネル型ＭＯＳトランジスタ３のソー
ス電極を接地し、第２，３Ｎチャネル型ＭＯＳトランジ
スタ５，６のソース電極を負電源Ｖｓｓに接続し、かつ
第２のＰチャネル型ＭＯＳトランジスタ１の基盤電極を
制御端子１３に接続して構成される。この構成において
、第１のＰチャネル型ＭＯＳ）ランジスタ２と第１のＮ
チャネル型ＭＯＳトランジスタ３は入力を反転するイン
バータ回路７を形成している。
のＰチャネル型ＭＯＳトランジスタ１と第１のＰチャネ
ル型ＭＯＳトランジスタ２のゲート電極と第１のＮチャ
ネル型ＭｏＳトランジスタ３のゲート電極に接続し、第
１のＰチャネル型ＭＯＳトランジスタ２と第１のＮチャ
ネル型Ｍｏ５）ランジスタ３のドレインを第３のＰチャ
ネル型ＭＯＳトランジスタ４のゲートに電極に接続し、
第２のＰチャネル型ＭＯＳトランジスタ１のドレイン電
極を第２のＮチャネル型ＭＯＳトランジスタ５のドレイ
ンｔｉと第３のＮチャネル型Ｍｏ８）−ランシスタロの
ゲート電極に接続し、第３のＰチャネル型ＭＯＳトラン
ジスタ４のドレイン電極を第３のＮチャネル型ＭＯＳト
ランジスタ６のドレイン電極１と第２のＮチャネル型Ｍ
ｏ３）ランジスタ５のゲート電極と出力端子１２に接続
し、第２．第１および第３のＰチャネル型ＭＯＳトラン
ジスタ１，２および４のソース電極を正電源■。Ｄに接
続し、第１のＮチャネル型ＭＯＳトランジスタ３のソー
ス電極を接地し、第２，３Ｎチャネル型ＭＯＳトランジ
スタ５，６のソース電極を負電源Ｖｓｓに接続し、かつ
第２のＰチャネル型ＭＯＳトランジスタ１の基盤電極を
制御端子１３に接続して構成される。この構成において
、第１のＰチャネル型ＭＯＳ）ランジスタ２と第１のＮ
チャネル型ＭＯＳトランジスタ３は入力を反転するイン
バータ回路７を形成している。
次に、本発明の原理について説明する。
Ｍｏ８）ランジスタのドレイン電流を■Ｄ、ドレイン電
圧をＶＤ、ゲート電圧をＶ。、しきい値電圧を■Ｔとす
ると、ドレイン電流■。は次の（１）式で表わされる。
圧をＶＤ、ゲート電圧をＶ。、しきい値電圧を■Ｔとす
ると、ドレイン電流■。は次の（１）式で表わされる。
ま
ただしＫは定数である。基盤電極に印加する電圧をＶＢ
Ｇとすると、Ｖ丁とＶＢＧの関係は次の（２）式で表わ
される。
Ｇとすると、Ｖ丁とＶＢＧの関係は次の（２）式で表わ
される。
玉
λ
■Ｔ ＝ＫＯ＋に１ （２φｐ ＋ Ｖ ８ｏ ）
・−（２）ここでＫ。、ＫＩは定数、φＦはフェ
ルミ電位である。（２）式を（１）式に代入すると、Ｉ
ＤとｖＢ。
・−（２）ここでＫ。、ＫＩは定数、φＦはフェ
ルミ電位である。（２）式を（１）式に代入すると、Ｉ
ＤとｖＢ。
の関係は（３）式で表わされる。 、（
３）式は、基盤電圧ＶＢＧを制御することにより、ドレ
イン電流ｒｏを変えることが出来ることを示している。
３）式は、基盤電圧ＶＢＧを制御することにより、ドレ
イン電流ｒｏを変えることが出来ることを示している。
一方、ＭＯｓトランジスタのスイッチング速度はドレイ
ン電流と比例関係にあるので、基盤電極に印加する電圧
ＶＢＧを大にするとドレイン電流ＩＤは小となり、スイ
ッチング速度は遅くなる。逆にＶＢＧを生にするとＩＤ
は大となりスイッチング速度は速くなる。これはバック
ゲート効果という。ＭＯＳトランジスタの基盤電極は、
通常、電源電圧に固定されているが、本発明は上述した
バックゲート効果を応用し、第２のＰチャネル型ＭＯＳ
トランジスタ１の基盤電極電圧を制御することによりそ
のスイッチング速度を遅延させて、インバータ７の遅延
時間内のＰチャネルＭＯ５）ランジスタとＮチャネルＭ
ＯＳトランジスタのオン状態時の電流を制限するもので
ある。
ン電流と比例関係にあるので、基盤電極に印加する電圧
ＶＢＧを大にするとドレイン電流ＩＤは小となり、スイ
ッチング速度は遅くなる。逆にＶＢＧを生にするとＩＤ
は大となりスイッチング速度は速くなる。これはバック
ゲート効果という。ＭＯＳトランジスタの基盤電極は、
通常、電源電圧に固定されているが、本発明は上述した
バックゲート効果を応用し、第２のＰチャネル型ＭＯＳ
トランジスタ１の基盤電極電圧を制御することによりそ
のスイッチング速度を遅延させて、インバータ７の遅延
時間内のＰチャネルＭＯ５）ランジスタとＮチャネルＭ
ＯＳトランジスタのオン状態時の電流を制限するもので
ある。
次に、第１図の実施例の動作について説明する。第１図
の実施例のうち、第３図と同一記号のものは同一内容で
あるので、これらの個個の動作に関する詳細な説明は省
略する。
の実施例のうち、第３図と同一記号のものは同一内容で
あるので、これらの個個の動作に関する詳細な説明は省
略する。
第２図（ａ＞に示すように、入力波形が５Ｖから０■に
変化すると、インバータ回路７の出力波形は、第２図（
ｂ）に示すように、遅延時間δ後に０■から５■に変化
する。
変化すると、インバータ回路７の出力波形は、第２図（
ｂ）に示すように、遅延時間δ後に０■から５■に変化
する。
このとき、制御端子１３を介して第２のＰチャネル型Ｍ
ＯＳ）ランジスタ１の基盤電圧を一定の正電圧にバイア
スすることによりハックゲート効果を生じさせ、第２の
Ｐチャネル型ＭＯＳトランジスタｌのドレイン電流が小
となりスイッチング速度が遅くなる。この遅延時間をイ
ンバ〜り回路７の遅延時間δ以上に設定されば第２図（
ａ）〜（ｆ）に示す如く、第２のＰチャネル型ＭｏＳト
ランジスタ１はオフ、第３のＰチャネル型ＭＯＳトラン
ジスタ４はオン、また第２のＮチャネル型ＭＯＳトラン
ジスタ５はオン、第３のＮチャネル型ＭＯＳトランジス
タ６はオフとなり、ＶＤｏからＶ５５へ電流が流れる経
路はなくなり、消費電力を著しく抑圧することが出来る
。
ＯＳ）ランジスタ１の基盤電圧を一定の正電圧にバイア
スすることによりハックゲート効果を生じさせ、第２の
Ｐチャネル型ＭＯＳトランジスタｌのドレイン電流が小
となりスイッチング速度が遅くなる。この遅延時間をイ
ンバ〜り回路７の遅延時間δ以上に設定されば第２図（
ａ）〜（ｆ）に示す如く、第２のＰチャネル型ＭｏＳト
ランジスタ１はオフ、第３のＰチャネル型ＭＯＳトラン
ジスタ４はオン、また第２のＮチャネル型ＭＯＳトラン
ジスタ５はオン、第３のＮチャネル型ＭＯＳトランジス
タ６はオフとなり、ＶＤｏからＶ５５へ電流が流れる経
路はなくなり、消費電力を著しく抑圧することが出来る
。
以上説明したように本発明は、インバータ回路とともに
入力を受けるＰチャネル型ＭＯＳトランジスタの基盤電
圧を制御することによりバックゲート効果を生じさせ、
このＰチャネル型ＭＯＳトランジスタのスイッチング速
度を遅くすることにより、レベルシフト回路のＰチャネ
ル型ＭＯＳトランジスタとＮチャネル型ＭＯ８！−ラン
ジスタの同時にオン状態を防止でき、消費電力を著しく
抑圧できる効果がある。
入力を受けるＰチャネル型ＭＯＳトランジスタの基盤電
圧を制御することによりバックゲート効果を生じさせ、
このＰチャネル型ＭＯＳトランジスタのスイッチング速
度を遅くすることにより、レベルシフト回路のＰチャネ
ル型ＭＯＳトランジスタとＮチャネル型ＭＯ８！−ラン
ジスタの同時にオン状態を防止でき、消費電力を著しく
抑圧できる効果がある。
−タ回路、１１・・・入力端子、１２・・・出力端子、
１３・・・制御端子。
１３・・・制御端子。
Claims (1)
- 入力端子を第１のＰチャネル型ＭＯＳトランジスタのゲ
ート電極と第２のＰチャネル型ＭＯＳトランジスタのゲ
ート電極と第１のＮチャネル型ＭＯＳトランジスタのゲ
ート電極に接続し、前記第１のＰチャネル型ＭＯＳトラ
ンジスタのドレイン電極を前記第１のＮチャネル型ＭＯ
Ｓトランジスタのドレイン電極と第３のＰチャネル型Ｍ
ＯＳトランジスタのゲート電極に接続し、前記第２のＰ
チャネル型ＭＯＳトランジスタのドレイン電極を第２の
Ｎチャネル型ＭＯＳトランジスタのドレイン電極と第３
のＮチャネル型ＭＯＳトランジスタのゲート電極に接続
し、前記第３のＰチャネル型ＭＯＳトランジスタのドレ
イン電極を前記第２のＮチャネル型ＭＯＳトランジスタ
のゲート電極と前記第３のＮチャネル型ＭＯＳトランジ
スタのドレイン電極と出力端子に接続し、前記第１、第
２および第３のＰチャネル型ＭＯＳトランジスタのソー
ス電極をそれぞれ正電源に接続し、前記第１のＮチャネ
ル型ＭＯＳトランジスタのソース電極を接地し、前記第
２と第３のＮチャネル型ＭＯＳトランジスタのソース電
極をそれぞれ負電源に接続して前記第１のＰチャネル型
ＭＯＳトランジスタと前記第１のＮチャネル型ＭＯＳト
ランジスタによって入力信号を反転するインバータ回路
を形成したレベルシフト回路であつて、前記第２のＰチ
ャネル型トランジスタの基盤電極を前記第２のＰチャネ
ル型トランジスタのスイッチング速度を制御すべき制御
電圧を印加する制御端子に接続して成ることを特徴とす
るレベルシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2180908A JPH0470007A (ja) | 1990-07-09 | 1990-07-09 | レベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2180908A JPH0470007A (ja) | 1990-07-09 | 1990-07-09 | レベルシフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0470007A true JPH0470007A (ja) | 1992-03-05 |
Family
ID=16091402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2180908A Pending JPH0470007A (ja) | 1990-07-09 | 1990-07-09 | レベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0470007A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020080596A (ko) * | 2001-04-16 | 2002-10-26 | 이승환 | 콧물 흡입기 |
| KR20040072979A (ko) * | 2003-02-12 | 2004-08-19 | 황인간 | 가정용 진공청소기를 이용한 유체 흡입기 |
| US6940317B2 (en) | 2002-03-13 | 2005-09-06 | Fujitsu Limited | Level-shifter circuit properly operable with low voltage input |
| JP2013162311A (ja) * | 2012-02-03 | 2013-08-19 | Rohm Co Ltd | レベルシフタ回路、負荷駆動装置、液晶表示装置、テレビ |
-
1990
- 1990-07-09 JP JP2180908A patent/JPH0470007A/ja active Pending
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|---|---|---|---|---|
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