JPS6390916A - アナログスイツチ - Google Patents
アナログスイツチInfo
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- JPS6390916A JPS6390916A JP23613386A JP23613386A JPS6390916A JP S6390916 A JPS6390916 A JP S6390916A JP 23613386 A JP23613386 A JP 23613386A JP 23613386 A JP23613386 A JP 23613386A JP S6390916 A JPS6390916 A JP S6390916A
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- JP
- Japan
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- mos
- analog switch
- signal
- potential
- vss
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 abstract description 12
- 230000015556 catabolic process Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 9
- 238000013459 approach Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910052982 molybdenum disulfide Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、Ｃ−ＭＯＳアナログスイッチ１こ係り、特に
ダイナミックレンジが広く、振幅の大きな信号のオン・
オフに好適なアナログスイッチに関する０ 〔従来の技術〕 Ｃ−ＭＯＳ Ｉ Ｃの基本回路の一つにトランスミッシ
ョンゲートがある。このトランスミッションゲートは、
コントロール用ＩＣ等のアナログ・ディジタル混在ＩＣ
におけるアナログスイッチとして用いるのに適している
。
ダイナミックレンジが広く、振幅の大きな信号のオン・
オフに好適なアナログスイッチに関する０ 〔従来の技術〕 Ｃ−ＭＯＳ Ｉ Ｃの基本回路の一つにトランスミッシ
ョンゲートがある。このトランスミッションゲートは、
コントロール用ＩＣ等のアナログ・ディジタル混在ＩＣ
におけるアナログスイッチとして用いるのに適している
。
従来、この種のアナログスイッチについては、モトロー
ラ社のアプリケーションノート（モトローラ・セミコン
ダクターズ・ジャパン著、ＭＯＴＯＲＯＬＡＣＭＯＳＩ
ＣＨＡＮＤＢＯＯＫ、Ｐ２６−２８．１９８４年１月１
０日９株式会社 エレクトロニクス・ダイジェスト発行
）において論じられている。
ラ社のアプリケーションノート（モトローラ・セミコン
ダクターズ・ジャパン著、ＭＯＴＯＲＯＬＡＣＭＯＳＩ
ＣＨＡＮＤＢＯＯＫ、Ｐ２６−２８．１９８４年１月１
０日９株式会社 エレクトロニクス・ダイジェスト発行
）において論じられている。
第４図は、上記文献に記載されたＣ−ＭＯＳアナログス
イッチの従来回路の構成を示す回路図であって、１は入
力端子、２はＰ−ＭＯ３）ランジスタ（以下、Ｐ−Ｍ、
Ｏ８と称す）、３はＮ−ＭＯＳトランジスタ（以下、Ｎ
−〜■Ｏ８と称す）、４は出力端子、５はゲート信号端
子（Ｇ１）、６はゲート信号端子（Ｇ２）、７は基板電
圧端子（ＶＤＤ ）、 ８は基板電圧端子（Ｖｓｓ ）
である。
イッチの従来回路の構成を示す回路図であって、１は入
力端子、２はＰ−ＭＯ３）ランジスタ（以下、Ｐ−Ｍ、
Ｏ８と称す）、３はＮ−ＭＯＳトランジスタ（以下、Ｎ
−〜■Ｏ８と称す）、４は出力端子、５はゲート信号端
子（Ｇ１）、６はゲート信号端子（Ｇ２）、７は基板電
圧端子（ＶＤＤ ）、 ８は基板電圧端子（Ｖｓｓ ）
である。
同図において、Ｐ−〜ｌ０８２のゲート（Ｇ１）５に与
える信号がＶｓｓ 、 Ｎ −ＭＯＳ ５のゲー） （
Ｇ２）に与える信号がＶＯＯの場合にアナログスイッチ
はオン状態となり、ゲー）（Ｇ＋）ｓに与える信号がＶ
ＤＤ、ゲート（Ｇ２） ６ ｌこ与える信号がＶＳＳの
場合にオフ状態となる。
える信号がＶｓｓ 、 Ｎ −ＭＯＳ ５のゲー） （
Ｇ２）に与える信号がＶＯＯの場合にアナログスイッチ
はオン状態となり、ゲー）（Ｇ＋）ｓに与える信号がＶ
ＤＤ、ゲート（Ｇ２） ６ ｌこ与える信号がＶＳＳの
場合にオフ状態となる。
従って、このアナログスイッチがオン状態において、入
力端子１に印加した入力電圧はＰ−ＭＯＳ２の基板電位
ＶＤＤに対し低寛位であり、Ｎ−ＭＯＳ３の基板電位（
ｖｓ ｓ ）に対し高電位となる。
力端子１に印加した入力電圧はＰ−ＭＯＳ２の基板電位
ＶＤＤに対し低寛位であり、Ｎ−ＭＯＳ３の基板電位（
ｖｓ ｓ ）に対し高電位となる。
第５図は第４図の回路における入力電圧（Ｖｉｎ）とオ
ン抵抗（Ｒｏｎ） （！：の関係を示したものである。
ン抵抗（Ｒｏｎ） （！：の関係を示したものである。
同図において、入力電圧ＶｉｎがＰ−ＭＯＳ２の基板電
位ＶＤＤに近づけばＰ−１，１０８２は低抵抗となり、
又、入力電圧ＶｉｎがＰ−ＭＯＳ３の基板電位ＶＳＳに
近づけばＮ−ＭＯＳ３は低抵抗となる。
位ＶＤＤに近づけばＰ−１，１０８２は低抵抗となり、
又、入力電圧ＶｉｎがＰ−ＭＯＳ３の基板電位ＶＳＳに
近づけばＮ−ＭＯＳ３は低抵抗となる。
一方、入力電圧が前記ＶＤＤ々ＶＳＳの中間領域ではオ
ン抵抗ＲｏｎはＰ −ＭＯＳ ２とＮ−ＭＯＳ５の並列
抵抗ａとなる。
ン抵抗ＲｏｎはＰ −ＭＯＳ ２とＮ−ＭＯＳ５の並列
抵抗ａとなる。
上記のようにアナログスイッチをＣＭＯＳ構成とするこ
とによりオン抵抗を低くすることができる０ 〔発明が解決しようとする問題点〕 上記従来技術ｌこおいては、プロセス性能（Ｎ−ＭＯＳ
ソース・ドレイン間耐圧）の点ζこついて配慮がされて
おらず、ダイナミックレンジがとれず入力電圧範囲が制
限される問題があった。
とによりオン抵抗を低くすることができる０ 〔発明が解決しようとする問題点〕 上記従来技術ｌこおいては、プロセス性能（Ｎ−ＭＯＳ
ソース・ドレイン間耐圧）の点ζこついて配慮がされて
おらず、ダイナミックレンジがとれず入力電圧範囲が制
限される問題があった。
本発明はＣＭＯＳアナログスイッチに入力される電圧範
囲を広くし、部幅の大２８な信号の開閉１こも適用でき
るアナログスイッチを提供することを目的とする。
囲を広くし、部幅の大２８な信号の開閉１こも適用でき
るアナログスイッチを提供することを目的とする。
上記目的はプロセスによって一義的に決まるドレイン・
ソース間の耐圧（ＢＶＤ８）の問題を二つのＮ−ＭＯＳ
８＠列接続し、その接続部（こ抵抗を介して基準電圧を
付与することにより達成される。
ソース間の耐圧（ＢＶＤ８）の問題を二つのＮ−ＭＯＳ
８＠列接続し、その接続部（こ抵抗を介して基準電圧を
付与することにより達成される。
アナログスイッチがオン状態では出力電圧はオン抵抗ｌ
こよる電圧降下分を入力電圧より差引いた値となりＮ−
ＭＯＳのドレイン・ソース間には大きな電位差は生じな
い。
こよる電圧降下分を入力電圧より差引いた値となりＮ−
ＭＯＳのドレイン・ソース間には大きな電位差は生じな
い。
一方、アナログスイッチがオフ状態では、二つのＮ−Ｍ
ＯＳの接続部に基準電圧を抵抗を介して注入するため二
つのＮ−ＭＯＳのドレイン・ソース間の電位は入力電圧
より＄、卑電圧を差引いた値、また、出力電圧より基準
電圧を差引いた値にそれぞれなる。従って、ドレイン・
ソース間の耐圧の問題を軽減できダイナミックレンジを
広くとることができる。
ＯＳの接続部に基準電圧を抵抗を介して注入するため二
つのＮ−ＭＯＳのドレイン・ソース間の電位は入力電圧
より＄、卑電圧を差引いた値、また、出力電圧より基準
電圧を差引いた値にそれぞれなる。従って、ドレイン・
ソース間の耐圧の問題を軽減できダイナミックレンジを
広くとることができる。
なお、基準電圧とＮ−Ｍ、Ｏ８のソース（又はドレイン
）の間に設ける抵抗は、オン状態時、基準電圧が出力電
圧の影響を及ぼさない程度に選定する０ 〔実施例〕 以下、本発明の実施例を図面を用いて説明する。
）の間に設ける抵抗は、オン状態時、基準電圧が出力電
圧の影響を及ぼさない程度に選定する０ 〔実施例〕 以下、本発明の実施例を図面を用いて説明する。
第１図は本発明のアナログスイッチの一実施例を示す回
路図であって、１は入力端子、２はＰ−ＭＯＳ，５はＮ
−ＭＯＳ，４は出力端子、５はゲ−）（Ｇ＋）信号端子
、６はゲー） （Ｇ２）信号端子、７は基板電圧（ＶＤ
Ｄ）端子、８は基板電圧（ＶＳｓ ）端子。
路図であって、１は入力端子、２はＰ−ＭＯＳ，５はＮ
−ＭＯＳ，４は出力端子、５はゲ−）（Ｇ＋）信号端子
、６はゲー） （Ｇ２）信号端子、７は基板電圧（ＶＤ
Ｄ）端子、８は基板電圧（ＶＳｓ ）端子。
９はＮ Ｍ、 ＯＳ 、 １ ａは抵抗、１１は基準
電圧（ＶＲＥＦ）源である。
電圧（ＶＲＥＦ）源である。
同図において、Ｐ−ＭＯＳ２と、直列に接続されたＮ−
ＭＯＳ５．４とを並列に接続し、Ｐ−ＭＯＳ２の基板電
位＆ＶＤｏ 、 Ｎ −ＭＯＳ ３ 、４０）Ｍ板電位
をＶＳＳにする。
ＭＯＳ５．４とを並列に接続し、Ｐ−ＭＯＳ２の基板電
位＆ＶＤｏ 、 Ｎ −ＭＯＳ ３ 、４０）Ｍ板電位
をＶＳＳにする。
直列接続されたＮ−ＭＯＳ３．４の接続部（ドレイン又
はソース）に抵抗ＲＩＯを介して基準電圧ＶＲＥＦを与
える。
はソース）に抵抗ＲＩＯを介して基準電圧ＶＲＥＦを与
える。
ゲートＧ＋の信号電位中Ｖｓｓ、 Ｇ２の信号電位中Ｖ
ＤＤの場合、アナログスイッチはオン状態となる。
ＤＤの場合、アナログスイッチはオン状態となる。
一方、Ｇ１の信号電位中ＶＤＤ 、 Ｇ２の信号電位−
８＝ＶＳｓの場合、アナログスイッチはメツ状態となる
。
８＝ＶＳｓの場合、アナログスイッチはメツ状態となる
。
ここで、それぞれの電位関係は、ＶＤＤ＞入力電圧＞Ｖ
ｓｓとなる。
ｓｓとなる。
なお、第１図における数値例は以下の通りである０
ｖｉｎ＝９ｖ、ｖｏｊｔ＋９ｖ（０８時）、ｖＤＤ−１
２Ｖ。
２Ｖ。
Ｖｓ ｓ ＝ＧＮＤ ＋ Ｖｕｅ ｆ ＝５ Ｖ ＋
Ｒ＝１００ ＫΩ０第０図は本発明のアナログスイ
ッチを用いた応用例の回路図であって、１は入力端子、
１５．１６は演算増幅器、１７はインバータゲート、
１８はゲート信号端子、１９は出力端子、ＩＡ、１Ｂは
アナログスイッチ＋Ｒ１〜Ｒ８は抵抗である。
Ｒ＝１００ ＫΩ０第０図は本発明のアナログスイ
ッチを用いた応用例の回路図であって、１は入力端子、
１５．１６は演算増幅器、１７はインバータゲート、
１８はゲート信号端子、１９は出力端子、ＩＡ、１Ｂは
アナログスイッチ＋Ｒ１〜Ｒ８は抵抗である。
なお、嬉２図における数値例は以下の通りである０
Ｖｉｎ ＝ ９ Ｖ 、 Ｖｎ＠ｆ＝ ５ Ｖ 、 Ｒ
１＝５．Ｉ ＫΩ、Ｒ２＝５．１にΩ、 Ｒａ ＝ ２
．４ ＫΩ、Ｒ４＝ＩＫΩ、Ｒｓ＝ＩＫΩ、Ｒ６＝５．
１にΩ、 Ｒｔ ＝ ５．Ｉ ＫΩ、 Ｒｅ ＝ ２．
４ ＫΩ。
１＝５．Ｉ ＫΩ、Ｒ２＝５．１にΩ、 Ｒａ ＝ ２
．４ ＫΩ、Ｒ４＝ＩＫΩ、Ｒｓ＝ＩＫΩ、Ｒ６＝５．
１にΩ、 Ｒｔ ＝ ５．Ｉ ＫΩ、 Ｒｅ ＝ ２．
４ ＫΩ。
また、第３図は第２図の回路の動作波形図であって、Ａ
、Ｂは第２図におけるＡ、Ｂ部分の波形を示す。
、Ｂは第２図におけるＡ、Ｂ部分の波形を示す。
＠２図において、入力端子１に入力した信号Ｂは演算増
幅器１５Ｊこより位相反転されて信号Ａとしてアナログ
スイッチ１Ａに入力する。なお、抵抗Ｒ１＝抵抗Ｒ２と
する。一方、信号Ｂはアナログスイッチ１Ｂに入力する
。信号Ａと信号Ｂは、それぞれアナログスイッチＩＡ、
ＩＢ及び抵抗Ｒ４、Ｒｓ ヲ介して演算増幅器６へ結合
される。
幅器１５Ｊこより位相反転されて信号Ａとしてアナログ
スイッチ１Ａに入力する。なお、抵抗Ｒ１＝抵抗Ｒ２と
する。一方、信号Ｂはアナログスイッチ１Ｂに入力する
。信号Ａと信号Ｂは、それぞれアナログスイッチＩＡ、
ＩＢ及び抵抗Ｒ４、Ｒｓ ヲ介して演算増幅器６へ結合
される。
ここで、インバータゲート１７によってアナログスイッ
チ１人がオンの場合、アナログスイッチ１Ｂはオフであ
り、その逆にアナログスイッチ１Ａがオフの４＞合、ア
ナログスイッチ１Ｂはオンである。
チ１人がオンの場合、アナログスイッチ１Ｂはオフであ
り、その逆にアナログスイッチ１Ａがオフの４＞合、ア
ナログスイッチ１Ｂはオンである。
例えば、ゲート信号端子１８に入力するゲート信号がハ
イレベルの場合、アナログスイッチ１Ａがオン、アナロ
グスイッチ１Ｂはオフ状態となる。
イレベルの場合、アナログスイッチ１Ａがオン、アナロ
グスイッチ１Ｂはオフ状態となる。
すなわち、信号Ａはアナログスイッチ１Ａのオン抵抗と
抵抗Ｒ４により若干の電圧降下を生じるが、アナログス
イッチ１ＢのＸ端子にかかり、また、信号Ｂは該アナロ
グスイッチのＸ端子にかかる。
抵抗Ｒ４により若干の電圧降下を生じるが、アナログス
イッチ１ＢのＸ端子にかかり、また、信号Ｂは該アナロ
グスイッチのＸ端子にかかる。
しかし、本発明により基準電圧ＶＲＥＦをアナログスイ
ッチを構成するＮ −ｂ’＋ ＯＳのドレイン又はソー
スに注入しているため、アナログスイッチ１Ｂを構成す
る二つのＮ−ＭＯＳＩこは、それぞれ、入力信号電圧よ
り基準電圧を差し引いた１ｉＬＶｌ、出力信号電圧より
基準電圧を差し引いた値Ｖ２がかかる程度となる。
ッチを構成するＮ −ｂ’＋ ＯＳのドレイン又はソー
スに注入しているため、アナログスイッチ１Ｂを構成す
る二つのＮ−ＭＯＳＩこは、それぞれ、入力信号電圧よ
り基準電圧を差し引いた１ｉＬＶｌ、出力信号電圧より
基準電圧を差し引いた値Ｖ２がかかる程度となる。
第３図にこの様子を示しており、従来のアナログスイッ
チの構成ではＮ−ＭＯＳのドレイン・ソース間電位はＶ
１＋Ｖ２となる。
チの構成ではＮ−ＭＯＳのドレイン・ソース間電位はＶ
１＋Ｖ２となる。
以上説明したように、本発明によれば、アナログスイッ
チを可成する一つのＮ−ＭＯＳのソース・ドレイン間に
かかる電位差を小さくできるのでダイナミックレンジを
拡大して信号振幅を大きくてきＳ／Ｎを向上させると共
に該Ｎ−ＭＯＳのドレイン・ソース間の耐圧（ＢＶｏｓ
）の問題を解消して、優れた機能のアナログスイッチを
提供することができる。
チを可成する一つのＮ−ＭＯＳのソース・ドレイン間に
かかる電位差を小さくできるのでダイナミックレンジを
拡大して信号振幅を大きくてきＳ／Ｎを向上させると共
に該Ｎ−ＭＯＳのドレイン・ソース間の耐圧（ＢＶｏｓ
）の問題を解消して、優れた機能のアナログスイッチを
提供することができる。
第１図は本発明のアナログスイッチの一実施例を示す回
路図、第２図は本発明のアナログスイッチを用いた応用
例の回路図、第３図はＷＪ２図の回路の動作波形図、第
４図は従来のアナログスイッチの構成を説明する回路図
、第５図は第４図の回路における入力電圧とオン抵抗を
示す！凶である。 １・・・入力端子 ２・・・Ｐ−ＭＯＳ３．９・
・・Ｎ−ＭＯＳ４・・・出力端子５．６・・・ゲート信
号端子 ７．８・・・基板電圧端子 １０・・・抵抗 １１・・・基準電圧源ＩＡ
、ＩＢ・・・アナログスイッチ １５、１６・・・演算増幅器 １７・・・インバータゲ
ート１−・入力端ｊ ２−Ｐ−ＭＯＳ ５、ｅ−ｆ−踵ら域缶 紺 ２ 図 ＶＲεｐ２ 第３図 一一一−シめ閤ｔ （ｓｅす
路図、第２図は本発明のアナログスイッチを用いた応用
例の回路図、第３図はＷＪ２図の回路の動作波形図、第
４図は従来のアナログスイッチの構成を説明する回路図
、第５図は第４図の回路における入力電圧とオン抵抗を
示す！凶である。 １・・・入力端子 ２・・・Ｐ−ＭＯＳ３．９・
・・Ｎ−ＭＯＳ４・・・出力端子５．６・・・ゲート信
号端子 ７．８・・・基板電圧端子 １０・・・抵抗 １１・・・基準電圧源ＩＡ
、ＩＢ・・・アナログスイッチ １５、１６・・・演算増幅器 １７・・・インバータゲ
ート１−・入力端ｊ ２−Ｐ−ＭＯＳ ５、ｅ−ｆ−踵ら域缶 紺 ２ 図 ＶＲεｐ２ 第３図 一一一−シめ閤ｔ （ｓｅす
Claims (1)
- １、Ｐ−ＭＯＳトランジスタとＮ−ＭＯＳトランジスタ
とから成るＣ−ＭＯＳアナログスイッチにおいて、Ｐ−
ＭＯＳトランジスタと、このＰ−ＭＯＳトランジスタに
並列接続した第１と第２のＮ−ＭＯＳトランジスタの直
列回路と、前記第１と第２のＮ−ＭＯＳトランジスタの
接続点に接続した基準電圧源とから成り、前記Ｐ−ＭＯ
Ｓトランジスタのゲートを前記第１と第２のＮ−ＭＯＳ
トランジスタのゲートに制御信号を与えることにより、
オン・オフ動作を行わせるよう構成したことを特徴とす
るアナログスイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23613386A JPS6390916A (ja) | 1986-10-06 | 1986-10-06 | アナログスイツチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23613386A JPS6390916A (ja) | 1986-10-06 | 1986-10-06 | アナログスイツチ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6390916A true JPS6390916A (ja) | 1988-04-21 |
Family
ID=16996248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23613386A Pending JPS6390916A (ja) | 1986-10-06 | 1986-10-06 | アナログスイツチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6390916A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000014877A3 (en) * | 1998-09-08 | 2000-06-08 | Maxim Integrated Products | Constant gate drive mos analog switch |
| CN111490735A (zh) * | 2019-01-29 | 2020-08-04 | 精工爱普生株式会社 | 振荡电路、振荡器、电子设备以及移动体 |
-
1986
- 1986-10-06 JP JP23613386A patent/JPS6390916A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000014877A3 (en) * | 1998-09-08 | 2000-06-08 | Maxim Integrated Products | Constant gate drive mos analog switch |
| US6154085A (en) * | 1998-09-08 | 2000-11-28 | Maxim Integrated Products, Inc. | Constant gate drive MOS analog switch |
| CN111490735A (zh) * | 2019-01-29 | 2020-08-04 | 精工爱普生株式会社 | 振荡电路、振荡器、电子设备以及移动体 |
| JP2020123783A (ja) * | 2019-01-29 | 2020-08-13 | セイコーエプソン株式会社 | 発振回路、発振器、電子機器及び移動体 |
| CN111490735B (zh) * | 2019-01-29 | 2023-09-29 | 精工爱普生株式会社 | 振荡电路、振荡器、电子设备以及移动体 |
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