JPH03132115A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH03132115A JPH03132115A JP1270887A JP27088789A JPH03132115A JP H03132115 A JPH03132115 A JP H03132115A JP 1270887 A JP1270887 A JP 1270887A JP 27088789 A JP27088789 A JP 27088789A JP H03132115 A JPH03132115 A JP H03132115A
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- JP
- Japan
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- power supply
- level
- drain
- mos
- mos transistor
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にＭＯＳ回路によっ
て構成されたＮＯＲ回路を含む半導体集積回路に関する
。
て構成されたＮＯＲ回路を含む半導体集積回路に関する
。
従来、ＣＭＯ３回路により構成されるＮＯＲ回路は、ソ
ースが電源電位に接続されたＰチャンネル型ＭＯＳトラ
ンジスタのドレインに、ソースが接地電位に接続された
複数のＮチャンネル型ＭＯＳトランジスタのトレインが
直接接続されていた。
ースが電源電位に接続されたＰチャンネル型ＭＯＳトラ
ンジスタのドレインに、ソースが接地電位に接続された
複数のＮチャンネル型ＭＯＳトランジスタのトレインが
直接接続されていた。
次に、第２図を用いて従来のＮＯＲ回路の一例として、
ソースが接地電位のＮチャンネル型ＭＯＳトランジスタ
が３ケの場合を例に説明する。Ｐチャンネル型ＭＯＳト
ランジスタ７のゲートにがかる入力電圧は、常時ロウレ
ベルのため、常時オン状態であり、ドレインを電源電圧
レベルである■１にしている。
ソースが接地電位のＮチャンネル型ＭＯＳトランジスタ
が３ケの場合を例に説明する。Ｐチャンネル型ＭＯＳト
ランジスタ７のゲートにがかる入力電圧は、常時ロウレ
ベルのため、常時オン状態であり、ドレインを電源電圧
レベルである■１にしている。
Ｎチャンネル型ＭＯＳトランジスタ８，９゜１０の入力
Ａ２．Ｂ２．Ｃ２がすべてロウレベルの時、これらのト
ランジスタはすべてオフ状態であるので、出力０２はＰ
チャンネル型トランジスタ７のドレインレベル、即ち電
源レベルが出力される。
Ａ２．Ｂ２．Ｃ２がすべてロウレベルの時、これらのト
ランジスタはすべてオフ状態であるので、出力０２はＰ
チャンネル型トランジスタ７のドレインレベル、即ち電
源レベルが出力される。
また、Ｎチャンネル型ＭＯＳトランジスタ８゜９．１０
の入力Ａ２．Ｂ２．Ｃ２のうち、少なくとも１個がハイ
レベルの時、そのハイレベルが入力されたＮチャンネル
型ＭＯＳトランジスタがオン状態となり、Ｐチャンネル
型トランジスタ７とＮチャンネル型ＭＯＳトランジスタ
が直列に接続され、電源から接地電位に電流が流れる。
の入力Ａ２．Ｂ２．Ｃ２のうち、少なくとも１個がハイ
レベルの時、そのハイレベルが入力されたＮチャンネル
型ＭＯＳトランジスタがオン状態となり、Ｐチャンネル
型トランジスタ７とＮチャンネル型ＭＯＳトランジスタ
が直列に接続され、電源から接地電位に電流が流れる。
Ｐチャンネル型ＭＯ８）−ランジスタフとＮチャンネル
型ＭＯＳトランジスタのオン抵抗に比により、分圧され
た電圧が出力０２となる。通常Ｎチャンネル型ＭＯＳト
ランジスタのｇｍを上げ、オン抵抗を充分に低くしてい
るため出力０２にはほぼ接地電位くロウレベル）が出力
される。
型ＭＯＳトランジスタのオン抵抗に比により、分圧され
た電圧が出力０２となる。通常Ｎチャンネル型ＭＯＳト
ランジスタのｇｍを上げ、オン抵抗を充分に低くしてい
るため出力０２にはほぼ接地電位くロウレベル）が出力
される。
上述した従来の半導体集積回路では、Ｎチャンネル型Ｍ
ｏＳトランジスタがオン状態のときくＰチャンネル型Ｍ
Ｏ３トランジスタは常時オンのため）には出力０２は、
電源レベルからＮチャンネル型ＭｏＳトランジスタのオ
ン抵抗を介して接地電位へ引き下げられるが、電源レベ
ルと接地電位との電位差が大きいため、立ち下り時間を
決定する時定数も大きくなり立ち下り時間が長くなると
いう欠点がある。
ｏＳトランジスタがオン状態のときくＰチャンネル型Ｍ
Ｏ３トランジスタは常時オンのため）には出力０２は、
電源レベルからＮチャンネル型ＭｏＳトランジスタのオ
ン抵抗を介して接地電位へ引き下げられるが、電源レベ
ルと接地電位との電位差が大きいため、立ち下り時間を
決定する時定数も大きくなり立ち下り時間が長くなると
いう欠点がある。
本発明の目的は、立ち下り時間を短くすることが可能な
半導体集積回路を提供することにある。
半導体集積回路を提供することにある。
本発明の半導体集積回路は、ソース・ドレイン路が第１
の電源と出力端子間に設けられた第１の一導電型ＭｏＳ
トランジスタと、ソース・ドレイン路が前記出力端子と
第２の電源間に並列に接続されそれぞれのゲートが異な
る入力端子に接続された複数の逆導電型ＭＯ３トランジ
スタとを含む半導体集積回路において、ソース・ドレイ
ン路が前記第１の一導電型ＭＯ３）−ランジスタと前記
出力端子間に接続されゲートが前記第１の電源に接続さ
れた第２の一導電型ＭｏＳトランジスタを設けることを
特徴とする。
の電源と出力端子間に設けられた第１の一導電型ＭｏＳ
トランジスタと、ソース・ドレイン路が前記出力端子と
第２の電源間に並列に接続されそれぞれのゲートが異な
る入力端子に接続された複数の逆導電型ＭＯ３トランジ
スタとを含む半導体集積回路において、ソース・ドレイ
ン路が前記第１の一導電型ＭＯ３）−ランジスタと前記
出力端子間に接続されゲートが前記第１の電源に接続さ
れた第２の一導電型ＭｏＳトランジスタを設けることを
特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を説明するための回路図であ
る。第１図で示すようにＰチャンネル型ＭＯＳトランジ
スタ１は、入力が常時そのゲートに印加されている電圧
がロウレベルのため、常時オン状態であり、ドレインを
電源レベルにしている。そして、そのドレインにつなが
るＮチャンネル型ＭＯＳトランジスタ２はゲート入力電
圧が常時電源レベルのためオン状態となり、このＮチャ
ンネル型ＭＯＳトランジスタ２のトレインは、電源レベ
ルからＮチャンネル型ＭＯＳトランジスタのしきい値電
位分低いレベルになる。
る。第１図で示すようにＰチャンネル型ＭＯＳトランジ
スタ１は、入力が常時そのゲートに印加されている電圧
がロウレベルのため、常時オン状態であり、ドレインを
電源レベルにしている。そして、そのドレインにつなが
るＮチャンネル型ＭＯＳトランジスタ２はゲート入力電
圧が常時電源レベルのためオン状態となり、このＮチャ
ンネル型ＭＯＳトランジスタ２のトレインは、電源レベ
ルからＮチャンネル型ＭＯＳトランジスタのしきい値電
位分低いレベルになる。
ここで、Ｎチャンネル型ＭＯＳトランジスタ３．４．５
は、入力Ａｌ、Ｂｌ、ＣＩがすべてロウレベルの時、オ
フ状態となり、出力０１はＮチャンネル型ＭＯＳトラン
ジスタ２のドレイン電位が出力され、ハイレベルとなる
。
は、入力Ａｌ、Ｂｌ、ＣＩがすべてロウレベルの時、オ
フ状態となり、出力０１はＮチャンネル型ＭＯＳトラン
ジスタ２のドレイン電位が出力され、ハイレベルとなる
。
まな、Ｎチャンネル型ＭＯＳ）−ランジスタ３゜４．５
の入力Ａｌ、Ｂｌ、Ｃ１のうち少なくとも１個がハイレ
ベルの時、その入力するＮチャンネル型ＭＯＳ）−ラン
ジスタがオン状態となり、Ｎチャンネル型ＭＯＳトラン
ジスタ２のトレインレベルを接地電位まで引き下げ、電
流をオンしたＮチャンネル型ＭｏＳトランジスタのＯＮ
抵抗を介し、半導体基板に流しつづける。そのため出力
０１はロウレベルとなる。
の入力Ａｌ、Ｂｌ、Ｃ１のうち少なくとも１個がハイレ
ベルの時、その入力するＮチャンネル型ＭＯＳ）−ラン
ジスタがオン状態となり、Ｎチャンネル型ＭＯＳトラン
ジスタ２のトレインレベルを接地電位まで引き下げ、電
流をオンしたＮチャンネル型ＭｏＳトランジスタのＯＮ
抵抗を介し、半導体基板に流しつづける。そのため出力
０１はロウレベルとなる。
ここで出力が電源電位レベルから接地電位レベルに変化
する時を考えると、上述したようにＮチャンネル型ＭＯ
Ｓトランジスタ２のドレインは、同トランジスタのしき
い値電位分低いレベルであるため、出力の電位差がそれ
だけ小さくなり、結果として立ち下り時間が短縮できる
という効果を有する。
する時を考えると、上述したようにＮチャンネル型ＭＯ
Ｓトランジスタ２のドレインは、同トランジスタのしき
い値電位分低いレベルであるため、出力の電位差がそれ
だけ小さくなり、結果として立ち下り時間が短縮できる
という効果を有する。
以上説明したように本発明は、ソースが電源のＰチャン
ネル型ＭｏＳトランジスタのドレインと、ソースが接地
電位の複数のＮチャンネル型ＭＯＳトランジスタのドレ
インとの間にゲート入力が電源のＮチャンネル型ＭＯＳ
トランジスタを入れることにより、従来の電源レベルと
接地電位との電位差を電源レベルよりも追加したＮチャ
ンネル型ＭＯ３トランジスタのしきい値電位分低くでき
るので電位差を小さくし、立ち下り時間を決定する時定
数も小さくなり、立ち下り時間が短くできるという効果
がある。
ネル型ＭｏＳトランジスタのドレインと、ソースが接地
電位の複数のＮチャンネル型ＭＯＳトランジスタのドレ
インとの間にゲート入力が電源のＮチャンネル型ＭＯＳ
トランジスタを入れることにより、従来の電源レベルと
接地電位との電位差を電源レベルよりも追加したＮチャ
ンネル型ＭＯ３トランジスタのしきい値電位分低くでき
るので電位差を小さくし、立ち下り時間を決定する時定
数も小さくなり、立ち下り時間が短くできるという効果
がある。
第１図は本発明の一実施例を説明するための回路図、第
２図は従来例を説明するための回路図である。 １．７・・・Ｐチャンネル型ＭＯ３トランジスタ、２．
３，４，５，８．９．１０・・・Ｎチャンネル型ＭＯＳ
トランジスタ、■１・・・電源電圧、Ｄｌ。 Ｄ２・・・常時ロウレベルの入力信号、Ａｌ、Ａ２゜Ｂ
ｌ、Ｂ２．Ｃ１，Ｃ２・・・入力信号。
２図は従来例を説明するための回路図である。 １．７・・・Ｐチャンネル型ＭＯ３トランジスタ、２．
３，４，５，８．９．１０・・・Ｎチャンネル型ＭＯＳ
トランジスタ、■１・・・電源電圧、Ｄｌ。 Ｄ２・・・常時ロウレベルの入力信号、Ａｌ、Ａ２゜Ｂ
ｌ、Ｂ２．Ｃ１，Ｃ２・・・入力信号。
Claims (1)
- ソース・ドレイン路が第１の電源と出力端子間に設けら
れた第１の一導電型ＭＯＳトランジスタと、ソース・ド
レイン路が前記出力端子と第２の電源間に並列に接続さ
れそれぞれのゲートが異なる入力端子に接続された複数
の逆導電型ＭＯＳトランジスタとを含む半導体集積回路
において、ソース・ドレイン路が前記第１の一導電型Ｍ
ＯＳトランジスタと前記出力端子間に接続されゲートが
前記第１の電源に接続された第２の一導電型ＭＯＳトラ
ンジスタを設けることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1270887A JPH03132115A (ja) | 1989-10-17 | 1989-10-17 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1270887A JPH03132115A (ja) | 1989-10-17 | 1989-10-17 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03132115A true JPH03132115A (ja) | 1991-06-05 |
Family
ID=17492351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1270887A Pending JPH03132115A (ja) | 1989-10-17 | 1989-10-17 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03132115A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5835970A (en) * | 1995-12-21 | 1998-11-10 | Cypress Semiconductor Corp. | Burst address generator having two modes of operation employing a linear/nonlinear counter using decoded addresses |
| US5889416A (en) * | 1997-10-27 | 1999-03-30 | Cypress Semiconductor Corporation | Symmetrical nand gates |
| US5903174A (en) * | 1995-12-20 | 1999-05-11 | Cypress Semiconductor Corp. | Method and apparatus for reducing skew among input signals within an integrated circuit |
| US6043684A (en) * | 1995-12-20 | 2000-03-28 | Cypress Semiconductor Corp. | Method and apparatus for reducing skew between input signals and clock signals within an integrated circuit |
| US6097222A (en) * | 1997-10-27 | 2000-08-01 | Cypress Semiconductor Corp. | Symmetrical NOR gates |
| US6278295B1 (en) | 1998-02-10 | 2001-08-21 | Cypress Semiconductor Corp. | Buffer with stable trip point |
| US6411140B1 (en) | 1995-12-20 | 2002-06-25 | Cypress Semiconductor Corporation | Method and apparatus for reducing skew between input signals and clock signals within an integrated circuit |
-
1989
- 1989-10-17 JP JP1270887A patent/JPH03132115A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5903174A (en) * | 1995-12-20 | 1999-05-11 | Cypress Semiconductor Corp. | Method and apparatus for reducing skew among input signals within an integrated circuit |
| US6043684A (en) * | 1995-12-20 | 2000-03-28 | Cypress Semiconductor Corp. | Method and apparatus for reducing skew between input signals and clock signals within an integrated circuit |
| US6411140B1 (en) | 1995-12-20 | 2002-06-25 | Cypress Semiconductor Corporation | Method and apparatus for reducing skew between input signals and clock signals within an integrated circuit |
| US5835970A (en) * | 1995-12-21 | 1998-11-10 | Cypress Semiconductor Corp. | Burst address generator having two modes of operation employing a linear/nonlinear counter using decoded addresses |
| US5889416A (en) * | 1997-10-27 | 1999-03-30 | Cypress Semiconductor Corporation | Symmetrical nand gates |
| US6097222A (en) * | 1997-10-27 | 2000-08-01 | Cypress Semiconductor Corp. | Symmetrical NOR gates |
| US6278295B1 (en) | 1998-02-10 | 2001-08-21 | Cypress Semiconductor Corp. | Buffer with stable trip point |
| US6538466B1 (en) | 1998-02-10 | 2003-03-25 | Cypress Semiconductor Corp. | Buffer with stable trip point |
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