JPS63283315A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
- Publication number
- JPS63283315A JPS63283315A JP62117155A JP11715587A JPS63283315A JP S63283315 A JPS63283315 A JP S63283315A JP 62117155 A JP62117155 A JP 62117155A JP 11715587 A JP11715587 A JP 11715587A JP S63283315 A JPS63283315 A JP S63283315A
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- JP
- Japan
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- type mos
- inverter
- transistor
- mos transistor
- drain
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- Pending
Links
- 230000003071 parasitic effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導・本集積回路の出力バッファ回路に関す
る。
る。
従来の出力バッファ回路の一例を第３図に示す。
本回路は内部ケゝ−ト（トランジスタＭ９ 、ＭＩ Ｏ
）の出力に、トランジスタサイズ（ＷＡ）’ｅ大きくし
たＰ型ＭＯＳトランジスタＭ７とＮ型ＭＯＳトランジス
タＭ８とから成るインバータを縦続接続して負荷駆動能
力を高めている。
）の出力に、トランジスタサイズ（ＷＡ）’ｅ大きくし
たＰ型ＭＯＳトランジスタＭ７とＮ型ＭＯＳトランジス
タＭ８とから成るインバータを縦続接続して負荷駆動能
力を高めている。
上述した従来の出力バッファ回路は、パルスの立上り、
立下りの変化時点において、縦続接続されるＰ型・Ｎ型
ＭＯＳトランジスタ（すなわち９Ｍ９゜ＭＩＯの組及び
Ｍ７ 、Ｍ８の組）のドレイン−ソース間抵抗が同時に
小さくなるため、第１及び第２の電源間に大電流（ラッ
シュカレント）が流れ。
立下りの変化時点において、縦続接続されるＰ型・Ｎ型
ＭＯＳトランジスタ（すなわち９Ｍ９゜ＭＩＯの組及び
Ｍ７ 、Ｍ８の組）のドレイン−ソース間抵抗が同時に
小さくなるため、第１及び第２の電源間に大電流（ラッ
シュカレント）が流れ。
消費電力が増大するという欠点がある。
本発明の目的は、ラッシュカレントが起こらず。
極めて低消費電力の出力バッファ回路を提供することに
ある。
ある。
本発明によれば、その構成を第１図に示したように、ソ
ースが第１の電源（ＶＤＤ）に接続される第１のＰ型Ｍ
Ｏ８）ランノスタ（Ｍｌ）と、ドレイン及びゲートが前
記第１のＰ型ＭＯＳトランジスタのドレインに接続され
、ソースが第２の電源（Ｖｓｓ）に接続される第１のＮ
型ＭＯＳトランジスタ（Ｍ２）と、ソースが前記第２の
電源に接続される第２のＮ型ＭＯＳトランジスタ（Ｍ４
）と、ドレイン及びゲートが前記第２のＮ型ＭＯＳトラ
ンジスタのドレインに接続され、ソースが前記第１の電
源に接続される第２のＰ型ＭＯ８）ランノスタ（Ｍ３）
と。
ースが第１の電源（ＶＤＤ）に接続される第１のＰ型Ｍ
Ｏ８）ランノスタ（Ｍｌ）と、ドレイン及びゲートが前
記第１のＰ型ＭＯＳトランジスタのドレインに接続され
、ソースが第２の電源（Ｖｓｓ）に接続される第１のＮ
型ＭＯＳトランジスタ（Ｍ２）と、ソースが前記第２の
電源に接続される第２のＮ型ＭＯＳトランジスタ（Ｍ４
）と、ドレイン及びゲートが前記第２のＮ型ＭＯＳトラ
ンジスタのドレインに接続され、ソースが前記第１の電
源に接続される第２のＰ型ＭＯ８）ランノスタ（Ｍ３）
と。
ゲートが前記第１のＰ型ＭＯＳトランジスタのドレイン
に接続され、ソースが前記第１の電源に接続される第３
のＰ型ＭＯＳトランジスタ（Ｍ５）と。
に接続され、ソースが前記第１の電源に接続される第３
のＰ型ＭＯＳトランジスタ（Ｍ５）と。
ケ“−トが前記第２のＰ型ＭＯＳトランゾスタのドレイ
ンに接続され、ソースが前記第２の電源に接続される第
３のＮ型ＭＯＳトランジスタとを有し、前記第１のＰ型
ＭＯＳトランジスタのｆ−）と前記第２のＮ型ＭＯＳト
ランジスタのゲートとを一つの入力端子に接続し、前記
第３のＰ型ＭＯ３）ランソスタのドレインと前記第３の
Ｎ型ＭＯ８）う／ノスタのドレインとを一つの出力端子
に接続したことを特徴とする出力バッファ回路が得られ
る。
ンに接続され、ソースが前記第２の電源に接続される第
３のＮ型ＭＯＳトランジスタとを有し、前記第１のＰ型
ＭＯＳトランジスタのｆ−）と前記第２のＮ型ＭＯＳト
ランジスタのゲートとを一つの入力端子に接続し、前記
第３のＰ型ＭＯ３）ランソスタのドレインと前記第３の
Ｎ型ＭＯ８）う／ノスタのドレインとを一つの出力端子
に接続したことを特徴とする出力バッファ回路が得られ
る。
次に９本発明の実施例について図面を参照して説明する
。第１図は２本発明の一実施例を示す回路図である。第
１図に示すように９本実施例の回路は、Ｐ型ＭＯＳトラ
ンジスタＭ１とＮ型ＭＯＳトランジスタＭ２で構成され
るインバータ１と、Ｐ型ＭＯ８）ランノスタＭ３とＮ型
ＭＯＳトランジスタＭ４で構成されるインバータ２と、
インバータ１の出力信号すをゲート入力とするＰ型ＭＯ
８）ランノスタＭ５と、インバータ２の出力信号Ｃをゲ
ート入力とするＮ型ＭＯＳトランジスタＭ６で構成され
ている。
。第１図は２本発明の一実施例を示す回路図である。第
１図に示すように９本実施例の回路は、Ｐ型ＭＯＳトラ
ンジスタＭ１とＮ型ＭＯＳトランジスタＭ２で構成され
るインバータ１と、Ｐ型ＭＯ８）ランノスタＭ３とＮ型
ＭＯＳトランジスタＭ４で構成されるインバータ２と、
インバータ１の出力信号すをゲート入力とするＰ型ＭＯ
８）ランノスタＭ５と、インバータ２の出力信号Ｃをゲ
ート入力とするＮ型ＭＯＳトランジスタＭ６で構成され
ている。
本回路の動作を第２図をも参照して説明する。
第１図において各信号ａ ＋ ｂ １ ｅ １ ｄが示
す２値のうち高電位を「Ｈ」レベル、低電位を「Ｌ」レ
ベルとする。
す２値のうち高電位を「Ｈ」レベル、低電位を「Ｌ」レ
ベルとする。
インバータ１において、入力信号ａの電位ｖａがｒＨＪ
からｒＬＪへ変わると、トランジスタＭ１がＯＦＦ’か
らＯＮになり、出力信号すの電位Ｖｂは「Ｌ」から「Ｈ
」に変わる。この時、トランジスタＭ１がＯＮ状態にな
るので、インバータ１の出力インピーダンスは小さくな
る。したがって、インバータ１の出力に存在する寄生容
量ｃｓ１とインバータ１の出力インピーダンスとで決定
される立上り・ぐルスの時定数は小さくなる。
からｒＬＪへ変わると、トランジスタＭ１がＯＦＦ’か
らＯＮになり、出力信号すの電位Ｖｂは「Ｌ」から「Ｈ
」に変わる。この時、トランジスタＭ１がＯＮ状態にな
るので、インバータ１の出力インピーダンスは小さくな
る。したがって、インバータ１の出力に存在する寄生容
量ｃｓ１とインバータ１の出力インピーダンスとで決定
される立上り・ぐルスの時定数は小さくなる。
一方、入力信号ａの電位■３がｒＬＪからｒＨＪへ変わ
ると、トランジスタＭ１がＯＮからＯＦＦになり、ｖｂ
はｒＨＪから「Ｌ」に変わる。この時。
ると、トランジスタＭ１がＯＮからＯＦＦになり、ｖｂ
はｒＨＪから「Ｌ」に変わる。この時。
トランジスタＭ１がＯＦＦ状態になるので、インバータ
１の出力インピーダンスはトランジスタＭ２のドレイン
−ソース間抵抗にほぼ等しくなシ、インバータ１の出力
に存在する寄生容量ｃｓ１とインバータ１の出力インピ
ーダンスとで、決定される立下シ・ぞルスの時定数は立
上り・ぐルスの時定数に比較して大きくなる。（第２図
（ｂ）参照）インバータ２において、ｖａがｒＨＪから
「Ｌ」へ変わると、トランジスタＭ４がＯＮからＯＦＦ
になシ、出力信号Ｃの電位Ｖ。は、「Ｌ」から「Ｈ」に
変わる。この時、トランジスタＭ４がＯＦ’Ｆ状態にな
るのでインバータ２の出力インピーダンスは。
１の出力インピーダンスはトランジスタＭ２のドレイン
−ソース間抵抗にほぼ等しくなシ、インバータ１の出力
に存在する寄生容量ｃｓ１とインバータ１の出力インピ
ーダンスとで、決定される立下シ・ぞルスの時定数は立
上り・ぐルスの時定数に比較して大きくなる。（第２図
（ｂ）参照）インバータ２において、ｖａがｒＨＪから
「Ｌ」へ変わると、トランジスタＭ４がＯＮからＯＦＦ
になシ、出力信号Ｃの電位Ｖ。は、「Ｌ」から「Ｈ」に
変わる。この時、トランジスタＭ４がＯＦ’Ｆ状態にな
るのでインバータ２の出力インピーダンスは。
トランジスタＭ３のドレイン−ソース間抵抗にほぼ等し
くなシ、インバータ２の出力に存在する寄生容量ｃｓ２
とインバータ２の出力インピーダンスとで決定される立
上りパルスの時定数は大きくなる。
くなシ、インバータ２の出力に存在する寄生容量ｃｓ２
とインバータ２の出力インピーダンスとで決定される立
上りパルスの時定数は大きくなる。
一方、ｖａが「Ｌ」からｒｕ４へ変わると、トランノス
タＭ４がＯＦＦからＯＮになり、ＶｏはｒＨＪからｒＬ
Ｊに変わる。この時、トランジスタＭ４がＯＮ状態にな
るのでインバータ２の出力に存在する寄生容量ｃｓ２と
インバータ２の出力インピーダンスとで決定される立下
りパルスの時定数は。
タＭ４がＯＦＦからＯＮになり、ＶｏはｒＨＪからｒＬ
Ｊに変わる。この時、トランジスタＭ４がＯＮ状態にな
るのでインバータ２の出力に存在する寄生容量ｃｓ２と
インバータ２の出力インピーダンスとで決定される立下
りパルスの時定数は。
立上り・ぐルスの時定数に比較して、小さくなる。
（第２図（Ｃ）＠照）
トランジスタＭ５．Ｍ６において、Ｖｂ、Ｖ。がｒＬＪ
から「ＨＪへ変わると、トランジスタＭ５がＯＮからＯ
ＦＦ 、 トランジスタＭ６がＯＦＦからＯＮになり、
出力信号ｄの電位Ｖｄば、「Ｈ」から「Ｌ」に変わる。
から「ＨＪへ変わると、トランジスタＭ５がＯＮからＯ
ＦＦ 、 トランジスタＭ６がＯＦＦからＯＮになり、
出力信号ｄの電位Ｖｄば、「Ｈ」から「Ｌ」に変わる。
この時、ｖｏの立上り・ぐルスの時定数がＶｂの立上シ
・ぐルスの時定数より大きいので。
・ぐルスの時定数より大きいので。
トランジスタＭ６がＯＦＦからＯＮになる前に、トラン
ジスタＭ５がＯＮからＯＦＦになる。したがって、トラ
ンジスタＭ５．Ｍ６が同時にＯＮ状態になることはない
ので、ランシュカレントは流れない。
ジスタＭ５がＯＮからＯＦＦになる。したがって、トラ
ンジスタＭ５．Ｍ６が同時にＯＮ状態になることはない
ので、ランシュカレントは流れない。
一方、 Ｖｂ、ＶｃがｒＨＪから「Ｌ」へ変わると、ト
ランジスタＭ５がＯＦＦからＯＮ、）ランジスタＭ６が
ＯＮからＯＦＦになり出力信号ｄの電位ｖｄは。
ランジスタＭ５がＯＦＦからＯＮ、）ランジスタＭ６が
ＯＮからＯＦＦになり出力信号ｄの電位ｖｄは。
ｒＬＪから「Ｈ」に変わる。この時、ｖｂの立下り時定
数が■。の立下シパルスの時定数より大きいのでトラン
ジスタＭ５がＯＦＦ’からＯＮになる前に。
数が■。の立下シパルスの時定数より大きいのでトラン
ジスタＭ５がＯＦＦ’からＯＮになる前に。
トランジスタＭ６がＯＮからＯＦＦ Ｋなる。したがっ
て、トランジスタＭ ５ 、 Ｍ ６が同時ＫＯＮ状態
になることはないので、ラッシュカレントは流れない。
て、トランジスタＭ ５ 、 Ｍ ６が同時ＫＯＮ状態
になることはないので、ラッシュカレントは流れない。
したがって、出力・ぐルスの立上シ時にも立下り時にも
、ラッシュカレントは流れない。
、ラッシュカレントは流れない。
以上説明したように９本発明によれば、従来の半導体集
積回路に用いられてきた出力バッファ回路のラッシュカ
レントをなくすことが可能となり。
積回路に用いられてきた出力バッファ回路のラッシュカ
レントをなくすことが可能となり。
消費電力を低減できるという効果がある。
第１図は９本発明の一実施例による出力パノファ回路の
回路図である。 第２図は、第１図における・ぐルス応答波形を示す説明
図である。 第３図は、従来の半導体集積回路における出力バッファ
回路の一例の回路図である。 Ｍ １ 、 Ｍ ３ 、 Ｍ ５ 、 Ｍ ７ 、 Ｍ
９− Ｐ型ＭＯＳトランジスタ。 Ｍ２ 、Ｍ４ 、ＭＳ 、ＭＳ 、Ｍｌ Ｏ・Ｎ型ＭＯ
８）ランソスタ。 ＶＤＤ・・・第１の電源。 ＶＳＳ・・・第２の電源。 １．２・・・インバータ。 Ｃ８１・・・インバータ１の出力だ存在する寄生容量。 ｃｓ２・・・インバータ２の出力に存在する寄生容量。 第１図
回路図である。 第２図は、第１図における・ぐルス応答波形を示す説明
図である。 第３図は、従来の半導体集積回路における出力バッファ
回路の一例の回路図である。 Ｍ １ 、 Ｍ ３ 、 Ｍ ５ 、 Ｍ ７ 、 Ｍ
９− Ｐ型ＭＯＳトランジスタ。 Ｍ２ 、Ｍ４ 、ＭＳ 、ＭＳ 、Ｍｌ Ｏ・Ｎ型ＭＯ
８）ランソスタ。 ＶＤＤ・・・第１の電源。 ＶＳＳ・・・第２の電源。 １．２・・・インバータ。 Ｃ８１・・・インバータ１の出力だ存在する寄生容量。 ｃｓ２・・・インバータ２の出力に存在する寄生容量。 第１図
Claims (1)
- １、ソースが第１の電源に接続される第１のＰ型ＭＯＳ
トランジスタと、ドレイン及びゲートが前記第１のＰ型
ＭＯＳトランジスタのドレインに接続され、ソースが第
２の電源に接続される第１のＮ型ＭＯＳトランジスタと
、ソースが前記第２の電源に接続される第２のＮ型ＭＯ
Ｓトランジスタと、ドレイン及びゲートが前記第２のＮ
型ＭＯＳトランジスタのドレインに接続され、ソースが
前記第１の電源に接続される第２のＰ型ＭＯＳトランジ
スタと、ゲートが前記第１のＰ型ＭＯＳトランジスタの
ドレインに接続され、ソースが前記第１の電源に接続さ
れる第３のＰ型ＭＯＳトランジスタと、ゲートが前記第
２のＰ型ＭＯＳトランジスタのドレインに接続され、ソ
ースが前記第２の電源に接続される第３のＮ型ＭＯＳト
ランジスタとを有し、前記第１のＰ型ＭＯＳトランジス
タのゲートと前記第２のＮ型ＭＯＳトランジスタのゲー
トとを一つの入力端子に接続し、前記第３のＰ型ＭＯＳ
トランジスタのドレインと前記第３のＮ型ＭＯＳトラン
ジスタのドレインとを一つの出力端子に接続したことを
特徴とする出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62117155A JPS63283315A (ja) | 1987-05-15 | 1987-05-15 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62117155A JPS63283315A (ja) | 1987-05-15 | 1987-05-15 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63283315A true JPS63283315A (ja) | 1988-11-21 |
Family
ID=14704819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62117155A Pending JPS63283315A (ja) | 1987-05-15 | 1987-05-15 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63283315A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5192879A (en) * | 1990-11-26 | 1993-03-09 | Mitsubishi Denki Kabushiki Kaisha | MOS transistor output circuit |
| US5298804A (en) * | 1991-04-17 | 1994-03-29 | Mitsubishi Denki Kabushiki Kaisha | Output circuit which surpresses ringing |
| US5371420A (en) * | 1992-03-30 | 1994-12-06 | Mitsubishi Denki Kabushiki Kaisha | Output circuit having reduced switching noise |
-
1987
- 1987-05-15 JP JP62117155A patent/JPS63283315A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5192879A (en) * | 1990-11-26 | 1993-03-09 | Mitsubishi Denki Kabushiki Kaisha | MOS transistor output circuit |
| US5298804A (en) * | 1991-04-17 | 1994-03-29 | Mitsubishi Denki Kabushiki Kaisha | Output circuit which surpresses ringing |
| US5371420A (en) * | 1992-03-30 | 1994-12-06 | Mitsubishi Denki Kabushiki Kaisha | Output circuit having reduced switching noise |
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