JPH04175010A - 出力バッファ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、論理回路の出力バッファ回路に関し、特に貫
通電流を改善した０ＭＯＳトランジスタ構成の出力バッ
ファ回路の回路構成に関する。

〔従来の技術〕

一般に、ＭＯＳトランジスタを用いた出力バッファ回路
では、これを構成するＭＯＳトランジスタの相互コンダ
クタンスがバイポーラトランジスタに比べて小さいため
、負荷を駆動する能力が小さく、扁速な動作が困難であ
る。

従来、この種の出力バッファ回路で、高速動作を実現す
るために、出力段のＭＯＳトランジスタのサイズ（チャ
ンネル幅）を太きくシ、オン抵抗を下げて負荷駆動能力
を大きくすることが行われている。

第３図に、ＭＯＳトランジスタを用いた従来の出力バッ
ファ回路の一例の回路図を示す。

第３図に示す従来の出力バッフ１回路は、Ｐチャンネル
ＭＯＳトランジスタＰ、とＮチャンネルＭＯ３トランジ
スタＮ、を直列に接続した出力段と、ＰチャンネルＭＯ
ＳトランジスタＰ２及びＮチャンネルＭＯ８）ラングＮ
２からなる第ｌＣＭＯＳインバータ１ａと、Ｐチ＋ンネ
ルＭＯＳトランジスタＰ３とＮチャンネルＭＯＳトラン
ジスタＮ３とからなる第２ＣＭＯＳインバータ２ａとか
らなっている。

出力段のＰチャンネルＭＯＳトランジスタＰ１及びＮチ
ャンネルＭＯＳトランジスタＮ、は、出力端子３に接続
される負荷回路（図示せず）を駆動するものであって、
トランジスタサイズが大きく十分な負荷駆動能力を持っ
ている。

第ｌＣＭＯＳインバータ１ａと第２ＣＭＯＳインバータ
２ａとは、入力端子４に入力される信号に応じて出力段
のＰチャンネルＭＯＳトランジスタＰ、及びＮチャンネ
ルＭＯＳトランジスタＮ。

を駆動するためのものであって、出力段のＭＯＳトラン
ジスタを駆動するのに必要な程度の負荷駆動能力を持っ
ている。

〔発明が解決しようとする課題〕

上述のような回路構成の従来の出力バッファ回路では、
以下に説明するように、ＰチャンネルＭＯＳトランジス
タＰ＋及びＮチャンネルＭＯＳトランジスタＮＩとから
なる出力段ならびに出力段の２つのＭＯＳトランジスタ
を駆動する第ｌＣＭＯＳインバータ１ａ及び第２ＣＭＯ
Ｓインバータ２ａにおいて、スイッチング時に、電源端
子７からグランド端子８に大きな電流が流れる電流貫通
現象が起る。

以下に、第４図に示すタイミングチャートを参照しなが
らその説明を行なう。

入力端子４に入力される入力信号がロウレベルからハイ
レベルに変化すると、第ｌＣＭＯＳインバータ１ａの出
力端子５及び第２ＣＭＯＳインバータ２ａの出力端子６
に出力される信号は、共にハイレベルからロウレベルに
変化する。

従って、出力段のＰチャンネルＭＯＳトランジスタＰｔ
はオフ状態からオン状態に遷移し、ＮチャンネルＭＯＳ
トランジスタＮ、はオン状態からオフ状態に遷移する。

このため、その経過途中で、出力段の２つのＭＯＳトラ
ンジスタが同時にオン状態になる時間が生じる。

また反対に、入力信号がハイレベルからロウレベルに変
化する時には、第ｌＣＭＯＳインバータ１ａ及び第２Ｃ
ＭＯＳインバータ２ａの出力信号はロウレベルからハイ
レベルに変化する。

従って、出力段のＰチャンネルＭＯ３トランジスタＰ、
はオン状態からオフ状態に遷移し、ＮチャンネルＭＯＳ
トランジスタＮ、はオフ状態からオン状態に遷移する。

この時にも、その経過途中で、出力段の２つのＭＯＳト
ランジスタが同時にオン状態になる時間が生じる。

上述のように出力段の２つのＭＯＳトランジスタが同時
にオン状態になると、この時間電源端子７からグランド
端子８に大きな貫通電流が流れ、このため消費電力が増
大し、又、電源電位およびグランド電位のリンギングに
よってノイズが発生するなどの障害が起る。

上述の電流貫通現象は出力段だけに限って起ることでは
なく、その前段の第ｌＣＭＯＳインバータ１ａ及び第２
ＣＭＯＳインバータ２ａにおいても起る。

しかも、この２つのＣＭＯＳインバータを構成するＭＯ
Ｓトランジスタは、出力段の大きなＭＯ５Ｉ−ランジス
タを駆動できるように、内部の論理回路（図示せず）を
構成するＭＯＳトランジスタに比べて比較的大きく設計
されているので、これら２つのＣＭＯＳインバータに流
れる貫通電流による障害も大きい。

以上説明したように、ＣＭＯＳトランジスタ構成で出力
バッファ回路を構成した場合、出力段のＭＯＳトランジ
スタの相互フンダクタンスがバイポーラトランジスタに
比べて小さいので、これを補って、高速で動作させるた
めには、大きなトランジスタサイズのＭＯＳトランジス
タを用いなくてはならない。

このため、出力段を流れる貫通電流は非常に大きなもの
になる。

更に、上述の大きなトランジスタサイズの出力段の２つ
のＭＯＳトランジスタを駆動するためには、これを駆動
するそれぞれのＣＭＯＳインバータを比較的大きなトラ
ンジスタサイズのＭＯＳトランジスタで構成しなくては
ならない。

このため、これら２つのＣＭＯＳインバータがスイッチ
ングする時に発生する貫通電流も大きなものになる。

本発明の目的は、上述の出力段およびその前段のＣＭＯ
Ｓインバータにおける貫通電流を、従来の出力バッファ
回路よりも緩和し、負荷駆動能力が高く、消費電力が小
さくしかも耐ノイズ性に優れた出力バッファ回路を提供
することにある。

〔課題を解決するための手段〕

本発明の出力バッファ回路は、ＰチャンネルＭＯＳトラ
ンジスタとＮチャンネルＭＯＳトランジスタとを直列に
接続した出力段と、 前記出力段のＰチャンネルＭＯＳトランジスタを駆動す
る第１のＣＭＯＳインバータと前記出力段のＮチャンネ
ルＭＯＳトランジスタを駆動する第２のＣＭＯＳインバ
ータとを有する出力バッファ回路において、 前記第１のＣＭＯＳインバータの出力端子と前記出力段
のＰチャンネルＭＯＳトランジスタのゲート電荷を放電
するＭＯＳトランジスタとの間にデイプレーシロン型Ｍ
ＯＳトランジスタを接続し、 前記第２のＣＭＯＳインバータの出力端子と、前記出力
段のＮチャンネルＭＯＳトランジスタのゲートを充電す
るＭＯＳトランジスタとの間にデイプレーシロン型ＭＯ
Ｓトランジスタを接続したことを特徴とする。

〔実施例〕

以下に、本発明につい、図面を参照して説明する。

第１図は、本発明の実施例の回路構成を示す回路図であ
る。

本実施例は、第３図に示す従来の出力バッファ回路と同
様に、ＰチャンネルＭＯＳトランジスタＰ、とＮチャン
ネルＭＯＳトランジスタＮ１とを直列に接続した出力段
と、その前段に設けられた第ｌＣＭＯＳインバータ１ｂ
と、第２ＣＭＯＳインバータ２ｂとからなっているが、
以下の点で従来の出力バッファ回路とは異っている。

■第ｌＣＭＯＳインバータ１ｂにおいて、Ｎチャンネル
ＭＯＳトランジスタＮ２と、この第ｌＣＭＯＳインバー
タ１ｂの出力端子５との間に、第１デイプレージ日ン型
ＭＯ３トランジスタＤ１が設けられている。

この第１デイプレージ日ン型ＭＯＳトランジスタＤ、の
ゲートとソースは接続されて共通になっている。

■第ｌＣＭＯＳインバータ１ｂにおいて、Ｐチャンネル
ＭＯＳトランジスタＰ２と、この第２ＣＭＯＳトランジ
スタ２の出力端子６との間に、第２デイプレーシロン型
ＭＯ８Ｉ−ランジスタＤ２が設けられている。

この第２デイプレージＰン型ＭＯＳトランジスタＤ２の
ゲートとソースも接続されて共通になっている。

上述のような回路構成においては、２つのデイプレーシ
ロン型ＭＯＳトランジスタは、ゲートの電位がグランド
電位より低くなることがないので、常にオン状態にある
。

しかも、ゲートとソースが接続されて同じ電位にあるの
で、定電流素子として作用する。

以下に、本実施例の動作について、第２図に示すタイミ
ングチャートを参照して説明する。

本実施例において、入力端子４に入力される入力信号が
ロウレベルからハイレベルに変化すると、第ｌＣＭＯＳ
インバータ１ｂおよび第２ＣＭＯＳインバータ２ｂの出
力信号は、共にハイレベルからロウレベルに変化する。

この出力信号を受けて、出力段のＰチャンネルＭＯＳト
ランジスタＰ、はオフ状態がらオン状態に遷移し、Ｎチ
ャンネルＭＯＳトランジスタＮ。

はオン状態からオフ状態に遷移する。

この時、第１デイプレージａン型ＭＯＳトランジスタＤ
、が定電流素子として働くため、出力段のＰチャンネル
ＭＯＳトランジスタＰ、のゲート電荷はゆっくりと放電
し、ゲート電位がゆっくり下るので、こののＰチャンネ
ルＭＯＳトランジスタＰｊはゆっくりオン状態になる。

一方、この時、第２ＣＭＯＳインバータ２ｂにおいては
、このインバータの出力端子６とグランド端子８との間
には電流を制限する素子が存在しないので、出力段のＮ
チャンネルＭＯＳトランジスタＮ□のゲート電荷は、第
２ＣＭＯＳインバータ２ｂのＮチャンネルＭＯＳトラン
ジスタＮ３を通して急速に放電される。

このため、出力段のＰチャンネルＭＯＳトランジスタＮ
、は急速にオフ状態になる。

以上をまとめると、入力信号がロウレベルからハイレベ
ルに変化すると、出力段においては、ＰチャンネルＭＯ
ＳトランジスタＰ、はゆっくりオン状態に遷移し、一方
、ＮチャンネルＭＯＳトランジスタＮ１は急速にオフ状
態に遷移する。

従って、この時には、出力段の２つのＭＯＳトランジス
タが同時にオン状態になる時間は短くなり、貫通電流の
大きさは非常に小さくなる。

同時にこの時、第１ディプレーション型ＭＯＳトランジ
スタＤ１及び第２ディプレーション型ＭＯ３トランジス
タＤ２の電流制限作用により、第ｌＣＭＯＳインバータ
１ｂ及び第２ＣＭＯＳインバータ２ｂを流れる貫通電流
も緩和されている。

入力信号がハイレベルからロウレベルに変化する時は、
出力段においては、上述したと同様の動作により、Ｐチ
ャンネルＭＯＳトランジスタＰ。

が急速にオフ状態に変化し、ＮチャンネルＭＯＳトラン
ジスタＮ１はゆっくりオン状態に変化するので、やはり
、貫通電流は非常に小さなものになる。

〔発明の効果〕

以上説明したように、本発明によれば、０ＭＯＳトラン
ジスタ構成の出力バッファ回路において、出力段のＭＯ
Ｓトランジスタを駆動するＣＭＯＳインバータに、定電
流素子として動作するデイプレージ舒ン型ＭＯ３トラン
ジスタを設けることにより、出力段の２つのＭＯＳトラ
ンジスタが同時にオン状態になる時間を短くすることが
できるので、出力段における貫通電流を小さくすること
ができる。

しかも、同時に、出力段の２つのＭＯＳトランジスタを
駆動するそれぞれのＣＭＯＳインバータを流れる貫通電
流も制限することができる。

従って、本発明は、次段の負荷回路を駆動する能力が大
きく、消費電力が小さく、耐ノイズ性に優れた出力バッ
ファ回路を提供することができるという効果を有する。

【図面の簡単な説明】

第１図は、本発明の実施例の回路構成を示す回路図、第
２図は、本発明の実施例の動作を説明するためのタイミ
ングチャート図、第３図は、従来の出力バッフ１回路の
回路構成を示す回路図、第４図は、従来の出力バッファ
回路の動作を説明するためのタイミングチャート図であ
る。 １ａ、１ｂ・・・第ｌＣＭＯＳインバータ、２ａ。 ２ｂ・・・第２ＣＭＯＳインバータ、３・・・出力端子
、４・・・入力端子、５，６・・・インバータ出力端子
、７・・・電源端子、８・・・グランド端子。

Claims (1)

1. 【特許請求の範囲】 ＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳ
   トランジスタとを直列に接続した出力段と、 前記出力段のＰチャンネルＭＯＳトランジスタを駆動す
   る第１のＣＭＯＳインバータと 前記出力段のＮチャンネルＭＯＳトランジスタを駆動す
   る第２のＣＭＯＳインバータとを有する出力バッファ回
   路において、 前記第１のＣＭＯＳインバータの出力端子と前記出力段
   のＰチャンネルＭＯＳトランジスタのゲート電荷を放電
   するＭＯＳトランジスタとの間にディプレーション型Ｍ
   ＯＳトランジスタを接続し、 前記第２のＣＭＯＳインバータの出力端子と、前記出力
   段のＮチャンネルＭＯＳトランジスタのゲートを充電す
   るＭＯＳトランジスタとの間にディプレーション型ＭＯ
   Ｓトランジスタを接続したことを特徴とする出力バッフ
   ァ回路。