KR0147455B1 - 반도체 논리회로 - Google Patents

반도체 논리회로

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KR0147455B1
KR0147455B1 KR1019940035608A KR19940035608A KR0147455B1 KR 0147455 B1 KR0147455 B1 KR 0147455B1 KR 1019940035608 A KR1019940035608 A KR 1019940035608A KR 19940035608 A KR19940035608 A KR 19940035608A KR 0147455 B1 KR0147455 B1 KR 0147455B1
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도모히로 고바야시
하츠히로 가토
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사토 후미오
가부시키가이샤 도시바
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Abstract

본 발명은 저전원전압화에 수반되는 게이트속도의 열화를 저감할 수 있는 반도체 논리회로를 제공하는 것을 목적으로 한다.
이를 위한 본 발명은, 제1전원과 출력노드의 사이에 콜렉터·에미터간을 접속시킨 제1바이폴라 트랜지스터와, 적어도 하나의 입력노드에 인가되는 입력신호에 기초하여, 상기 제1바이폴라 트랜지스터의 베이스와 제2전원의 사이에 드레인·소스 전류로를 형성하는 적어도 하나의 제1P형 전계효과 트랜지스터군을 포함하고, 상기 제2전원은 상기 제1전원보다도 높은 전위로 설정한다.

Description

반도체 논리회로
제1도는 본 발명에 관한 반도체 논리회로의 제1실시예를 나타낸 회로도,
제2도는 본 발명에 관한 반도체 논리회로의 제2실시예를 나타낸 회로도,
제3도는 제2실시예의 BiNMOS인버터를 3단 종속접속한 경우의 각 단의 출력파형을 나타낸 도면,
제4도는 전원전압에 대한 게이트지연을 나타낸 도면,
제5도는 본 발명의 제3실시예를 나타낸 반도체 논리회로의 회로도,
제6도는 본 발명의 제4실시예를 나타낸 반도체 논리회로의 회로도,
제7도는 본 발명의 제5실시예를 나타낸 반도체 논리회로의 회로도,
제8도는 본 발명의 제6실시예를 나타낸 반도체 논리회로의 회로도,
제9도는 종래의 BiCMOS인버터의 회로도,
제10도는 종래의 CMOS인버터의 회로도,
제11도는 종래의 BiNMOS인버터의 회로도,
제12도는 종래의 다른 BiCMOS게이트를 나타낸 회로도,
제13도는 종래의 다른 BiCMOS게이트를 나타낸 회로도,
제14도는 종래의 BiCMOS인버터를 3단 종속접속한 경우의 출력파형도,
제15도는 종래의 다른 BiNMOS게이트를 나타낸 회로도,
제16도는 종래의 BiNMOS인버터를 3단 종속접속한 경우의 출력파형도이다.
*도면의 주요부분에 대한 상세한 설명
121,141:바이폴라트랜지스터 122,142,152,161:P-MOS
123,143,162:N-MOS Vin:입력신호
Vcc:전원전압(제1전원) Vcc+:소스전위
Vss-:소스전위
[산업상의 이용분야]
본 발명은 저전원전압하에서 사용되는 BiCMOS게이트 등의 반도체 논리회로에 관한 것이다.
[종래의 기술 및 그 문제점]
종래로부터 동일 반도체기판상에 바이폴라 트랜지스터와 MOS트랜지스터를 혼재시킨 BiCMOS타입의 논리게이트는 구동력이 큰 논리게이트로서, 고속화를 필요로 하는 소자에 사용되고 있다.
제9도는 종래의 BiCMOS인버터의 회로도이다.
동 도면에 나타낸 바와 같이, 이 BiCMOS인버터는 부하를 구동시키는 풀업 및 풀 다운의 출력부가 각각 바이폴라(NPN) 트랜지스터(101,102)로 구성되어 있다. 그리고, 그 바이폴라 트랜지스터(101,102)의 각 베이스가 P채널 MOS트랜지스터(이하, P-MOS라고 한다; 103)와 N채널 MOS트랜지스터(이하, N-MOS라고 한다; 104)의 드레인전류로 각각 구동되도록 되어 있다. 더욱이, 입력신호(Vin)의 H→L레벨 및 L→H레벨의 천이시에 있어서 베이스전류를 빼내는 것을 각각 N-MOS(105,106)에서 행하고 있다.
이 BiCMOS인버터에 의하면, 입력노드(N1)에 공급되는 입력신호(Vin)가 L레벨인 때에는 P-MOS(103)가 온되어, 바이폴라 트랜지스터(101)의 베이스가 전원전압(Vcc)까지 충전된다. 이로써, 해당 바이폴라 트랜지스터(101)는 온되어 출력노드(N2)가 충전된다. 이 때, N-MOS(104)는 오프이므로, 바이폴라 트랜지스터(102)도 오프로 된다. 따라서 출력노드(N2)에서는 H레벨의 출력(Vout)이 얻어진다.
또한, 입력신호(Vin)가 H레벨인 때에는, N-MOS(104)가 온되어, 바이폴라 트랜지스터(102)의 베이스를 충전한다. 그 결과, 해당 바이폴라 트랜지스터(102)는 온되어 출력노드(N2)가 방전된다. 이 때, P-MOS(103)는 오프이므로 바이폴라 트랜지스터(101)도 오프로 된다. 따라서 출력노드(N2)에서는 L레벨의 출력(Vout)이 얻어진다.
이와 같이, BiCMOS게이트는 풀 업과 풀 다운의 출력의 구동에 구동력이 큰 바이폴라 트랜지스터를 각각 이용하고 있기 때문에, 출력부하가 큰 회로부분에서는, 제10도에 나타낸 것과 같은 P-MOS(111)와 N-MOS(112)가 상보적으로 접속된 CMOS게이트보다도 고속성에서 뛰어나다.
그런데, 근년의 MOS트랜지스터의 미세화에 수반하여, 전원전압(Vcc)을 내리려고 하는 경향이 있다. 예컨대 제9도의 BiCMOS인버터의 동작시에 있어서, P-MOS(103)의 게이트·소스간에 걸리는 전위(VGSI)는 「VGSI = Vin-Vcc」로 되고, 또한, 풀 다운 출력용의 바이폴라 트랜지스터(102)를 구동시키는 N-MOS(104)의 게이트·소스간에 걸리는 전위(VGS2)는 「VGS2 = Vin - Vss - VBE」(단, VBE: 바이폴라 트랜지스터(102)의 베이스·에미터간 전압)으로 된다. 여기에서, 전원전압 Vcc=3.3V의 저전압동작을 행하는 것을 고려한 경우에는, 전원전압 Vcc=5V의 비교적 고전압동작인 때와 비교하여, 상기게이트·소스전압(VGS)에서 차지하는 상기 트랜지스터(102)의 베이스·에미터간 전압(VBE; 약 0.8V)의 비율이 커진다.
이로써, 상기 BiCMOS게이트에서는 풀 다운출력용의 바이폴라 트랜지스터(102)를 구동시키는 N-MOS(104)의 드레인전류가 대단히 작아지는 결과로, 풀 다운 출력의 구동력이 급감하여 게이트속도가 저하한다는 문제가 있었다.
그래서, 이와 같은 문제를 해결하는 것으로서, 제11도에 나타낸 것과 같은 바이폴라 트랜지스터와 N-MOS로 출력부를 구성한 BiNMOS게이트가 알려져 있다. 제11도에 그 BiNMOS인버터의 일례를 나타냈다.
동 도면에 나타낸 것과 같이, 이 BiNMOS인버터의 풀 업 출력측은 BiCMOS인버터와 마찬가지로 바이폴라 트랜지스터(121)를 갖추고 있는 바, 그 베이스가 P-MOS(122)의 드레인전류로 구동되고, 입력신호(Vin)의 H→L레벨의 천이시에 있어서 베이스전류를 빼내는 것을 N-MOS(123)로 행하고 있다. 또한, 풀 다운 출력측은 게이트가 입력노드(N1)에 직결된 N-MOS(124)만으로 구성되어 있다. 즉, 이 BiNMOS게이트는, 상술한 바와 같이 전원전압(Vcc)의 저전압화에 수반하여 BiCMOS게이트의 풀 다운 출력의 구동력이 저하되므로, 이것을 해소하기 위하여 풀 다운측을 N-MOS(124)만으로 구성하도록 한 것이다.
이 BiNMOS인버터의 동작시에는 P-MOS(122)의 게이트·소스간에 걸리는 전위(VGS3)는 「VGS3 = Vin-Vcc」로 되지만, 풀 다운 출력측의 N-MOS(124)의 게이트·소스간에 걸리는 전위(VGS4)는 「VGS4 = Vin-Vss」로 된다. 이로써, 상술한 BiCMOS게이트와 같이 구동력의 크기가 전원전압(Vcc)과 베이스·에미터간 전압(VBE)의 상대적인 크기에 좌우되지 않는다. 따라서, BiNMOS게이트에 의하면, 전원전압(Vcc)의 저전압화에 수반되는 게이트속도의 저하를 BiCMOS게이트보다도 경감할 수 있다.
그런데, 이상에 설명한 제9도 및 제11도의 회로구성에서는 출력(Vout)이 전원전위(또는 접지전위)까지 충(방)전되지 않는, 즉 풀 스윙 동작이 행해지지 않는다는 문제가 있었다.
보다 구체적으로 설명하자면, 제9도에 나타낸 BiCMOS게이트에서는 입력신호(Vin)가 L레벨인 때에 바이폴라 트랜지스터(101)의 베이스는 전원전압(Vcc)까지 충전되지만, 출력(Vout)은 「Vout = Vcc - VBE」까지밖에 충전되지 않는다. 또한, 입력신호(Vin)가 H레벨인 때에는 바이폴라 트랜지스터(102)에 의해 출력(Vout)은 바이폴라 트랜지스터(102)의 베이스와 동전위로 되기까지 방전되지만, 접지레벨까지는 방전되지 않는다.
한편, 제11도에 나타낸 BiNMOS게이트에서는 풀 다운측은 풀 스윙하지만, 풀 업측은 BiCMOS게이트와 마찬가지로 「Vout = Vcc - VBE」까지밖에 충전되지 않는다.
이와 같이 풀 스윙 동작이 행해지지 않는 상술한 BiCMOS게이트(제9도) 및 BiNMOS게이트(제11도)의 개량형을 제12도, 제13도, 제15도에 나타냈다.
제12도는 종래의 다른 BiCMOS게이트를 나타낸 회로도인 바, 제9도와 공통된 요소에는 동일한 부호가 붙여져 있다.
이 BiCMOS게이트는 상기 제9도의 BiCMOS게이트를 풀 스윙하도록 개량한 것이다. 즉, 제9도에 나타낸 BiCMOS게이트에 CMOS인버터(131)를 병렬접속하고, 이 인버터(131)의 동작에 의해 풀 업측은 전원전압(Vcc)까지, 풀 다운측은 접지전위까지 풀 스윙하게 된다.
또한, 이러한 구성의 BiCMOS게이트는 제13도에 나타낸 바와 같이 변형한 것도 제안되어 있다. 즉, 풀 다운측의 바이폴라 트랜지스터를 PNP트랜지스터(141)로 바꾸고, 이 PNP트랜지스터(141)의 베이스에 풀 업측과 같은 접속구성으로 P-MOS(142)와 N-MOS(143)를 접속시킨 것이다.
상기 제12도 및 제13도에 나타낸 BiCMOS인버터를 3단 종속접속한 인버터 게이트 체인의 각 단의 출력(Vout1,Vout2,Vout3)의 파형을 제14도에 나타냈다. 한편, 게이트의 동작조건으로서, 전원전압Vcc=3.3V로 한 것이다.
동 도면으로부터 확실히 알 수 있는 바와 같이, 풀 업 파형의 출력(Vout1, Vout3) 및 풀 다운 파형의 출력(Vout2)은 안정레벨로부터 급격하게 상승 또는 하강하고, 그 후는 둔화되면서 MOS트랜지스터에 의해 천천히 풀스윙한다.
제15도는 종래의 다른 BiNMOS게이트를 나타낸 회로도인 바, 제11도와 공통된 요소에는 동일한 부호가 붙여져 있다.
이 BiNMOS게이트는 상기 제11도의 BiNMOS인버터의 풀 업측도 풀 스윙하도록 개량한 것이다. 즉, 제11도의 BiNMOS인버터에 풀 업 서포트용의 P-MOS(151)를 부가한 것이다. 이 P-MOS(151)의 동작에 의해 풀 업측은 전원전압(Vcc)까지 스윙하게 된다.
상기 제15도에 나타낸 BiNMOS인버터를 3단 종속접속한 인버터 게이트 체인의 각 단의 출력(Vout1, Vout2, Vout3)의 파형을 제16도에 나타냈다. 한편, 게이트의 동작조건으로서 전원전압 Vcc=3.3V로 한 것이다.
제16도에 있어서, 동 도면으로부터 확실히 알 수 있는 바와 같이, 풀 업 파형인 출력(Vout1, Vout3)은 안정레벨로부터 급격하게 상승하고, 그 후는 둔화되면서 P-MOS(151)에 의해 천천히 전원전압(Vcc)까지 충전된다. 또한, 풀 다운 파형인 출력(Vout2)은 N-MOS(124)로 구동되기 때문에, 상기 제14도에 나타낸 것과 비교하여 열화가 적어지고 있다.
그런데, 제12도~제16도를 이용하여 설명한 BiCMOS게이트 및 BiNMOS게이트에는 다음과 같은 문제점이 있었다.
예컨대, 제16도의 VB로 나타낸 전압범위는 바이폴라 트랜지스터로 고속으로 충전되지만, VC로 나타낸 전압범위는 MOS트랜지스터에 의해 천천히 충전된다. 전원전압(Vcc)이 비교적 고전압(3.3V~5.0V)인 때에는 VC가 차지하는 부분이 전원전압(Vcc)에 비해 작기 때문에 이 VC의 범위에서의 전위변화에 기인하는 게이트속도의 열화는 무시할 수 있는 정도이다.
그런데, MOS트랜지스터의 미세가공이 더욱 진행되고, 이에 따라 전원전압(Vcc)이 보다 한층 저전압화(3.3V~2.5V)된 때에는 이것에 대응하여 상기VC의 값은 작게 되지 않고, 따라서 VC가 차지하는 부분은 전원전압(Vcc)에 비해 상대적으로 크게 된다. 그 결과, 게이트속도가 급격하게 열화된다는 문제가 있었다.
[발명의 목적]
본 발명은 상술한 바와 같은 종래의 문제점을 해결하기 위해 이루어진 것으로, 그 목적은 저전원전압화에 따르는 게이트속도의 열화를 저감할 수 있는 반도체 논리회로를 제공하에 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명의 특징은, 제1전원과 출력노드의 사이에 콜렉터·에미터간을 접속시킨 제1 바이폴라 트랜지스터와, 적어도 하나의 입력노드에 인가되는 입력신호에 기초하여, 상기 제1 바이폴라 트랜지스터의 베이스와 제2전원간에 드레인·소스 전류로를 형성하는 적어도 하나의 제1P형 전계효과 트랜지스터군(群)을 포함하며, 상기 제2전원은 상기 제1전원보다도 높은 전위로 설정하는 것에 있다.
바람직하게는, 상기 출력노드로부터 피드백된 신호가 상기 제1P형 전계효과 트랜지스터군과 직렬로 접속된 제2P형 전계효과 트랜지스터의 게이트와, 상기 제1 바이폴라 트랜지스터의 베이스와 제3전원의 사이에 드레인·소스 전류로 형성하는 제1N형 전계효과 트랜지스터의 게이트에 인가되고, 적어도 하나의 입력노드에 인가되는 입력신호에 기초하여, 상기 제1 바이폴라 트랜지스터의 베이스와 제3전원의 사이에 드레인·소스 전류로를 형성하는 적어도 하나의 제2N형 전계효과 트랜지스터군을 가지도록한다.
바람직하게는, 상기 제3전원과 상기 출력노드의 사이에 콜렉터·에미터간을 접속시킨 제2바이폴라 트랜지스터와, 적어도 하나의 입력노드에 인가되는 입력신호에 기초하여, 상기 제2 바이폴라 트랜지스터의 베이스와 제4전원의 사이에 드레인·소스 전류로를 형성하는 적어도 하나의 제3 N형 전계효과 트랜지스터군을 포함하며, 상기 제4전원은 상기 제3전원보다도 낮은 전위로 설정한다.
바람직하게는, 상기 출력노드로부터 피드백된 신호가 상기 제3 N형 전계효과 트랜지스터군과 직렬로 접속된 제4 N형 전계효과 트랜지스터의 게이트와, 상기 제2 바이폴라 트랜지스터의 베이스와 상기 제1전원의 사이에 드레인·소스 전류로를 형성하는 제3 P형 전계효과 트랜지스터의 게이트에 인가되고, 적어도 하나의 입력노드에 인가되는 입력신호에 기초하여, 상기 제2 바이폴라 트랜지스터의 베이스와 상기 제1전원의 사이에 드레인·소스 전류로를 형성하는 적어도 하나의 제4 P형 전계효과 트랜지스터군을 가지도록 한다.
(작용)
상술한 것과 같은 구성에 의하면, 풀 업 출력 구동용의 제1 바이폴라 트랜지스터의 베이스를 충전시키는 제1 P형 전계효과 트랜지스터군의 소스전위에는 제1전원보다도 높은 전위의 제2전원이 공급된다. 혹은 이것을 전제로 하여, 풀 다운 출력 구동용의 제2 바이폴라 트랜지스터의 베이스를 충전시키는 제3 P형 전계효과 트랜지스터군의 소스전위에는 제3전원보다도 낮은 전위의 제4전원이 공급된다. 이로써, 저전원전압화에 수반되는 게이트속도의 열화가 저감된다.
또한, 출력노드로부터 피드백된 신호를 제2 P형 전계효과 트랜지스터의 게이트와 제1 N형 전계효과 트랜지스터의 게이트에 인가하거나 혹은 제4 N형 전계효과 트랜지스터의 게이트와 제3 P형 전계효과 트랜지스터의 게이트에 인가함으로써, 제1 또는 제2 바이폴라 트랜지스터가 포화상태로 되는 기간은 입력신호가 천이된 직후의 일정시간만으로 한정된다.
[실시예]
이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제1도는 본 발명에 관한 반도체 논리회로의 제1실시예를 나타낸 회로도로서, 제15도와 공통되는 요소에는 동일한 부호가 붙여져 있다.
이 반도체 논리회로는 제15도에 나타낸 종래의 BiNMOS게이트에 있어서, 바이폴라 트랜지스터(제1 바이폴라 트랜지스터; 121)의 콜렉터측의 전원전압(제1전원; Vcc) 및 풀 업 서포트용 P-MOS(151)의 소스측의 전원저압(Vcc)에 대해, 바이폴라 트랜지스터(121)의 베이스를 충전시키는 P-MOS(122; 제1 P형 전계효과 트랜지스터)의 소스전위를 Vcc+(제2전원)로 하고, 그 소스전위(Vcc+)는 「Vcc+Vcc」의 관계가 성립되도록 설정된 것이다.
이 BiNMOS인버터에 의하면, 입력노드(N1)에 입력신호(Vin)가 L레벨인 때에는 P-MOS(122)가 온되고, N-MOS(124)는 오프되므로, 바이폴라 트랜지스터(121)의 베이스는 전위(Vcc+)까지 충전되어, 바이폴라 트랜지스터 (121)가 온된다. 이 때, N-MOS(124)는 오프이므로, 출력노드(N2)는 「Vout = Vcc+- VBE」까지 바이폴라 트랜지스터(121)의 동작에 의해 신속하게 충전되어, H레벨의 출력(Vout)이 얻어진다.
입력신호(Vin)가 L레벨로부터 H레벨로 되면, P-MOS(122)는 오프되고, 베이스의 전하를 빼내기 위한 N-MOS(제2의 제1 N형 전계효과 트랜지스터; 123)가 온된다. 그 결과, 바이폴라 트랜지스터(121)가 오프되고, 동시에 N-MOS(124)는 온된다. 이로써, L레벨의 출력(Vout)이 얻어진다.
본 실시예에 의하면, 전원전압(Vcc)의 저전압화가 진행되어도, 출력노드(N2)는 「Vout = Vcc+- VBE」까지 바이폴라 트랜지스터(121)의 동작에 의해 신속하게 충전되므로, 풀 업 파형이 종래의 BiNMOS게이트(제15도)의 풀 업 파형보다도 보다 높은 전압까지 급격하게 상승한다. 이로써, 전원전압(Vcc)의 저전압화에 수반되는 게이트속도의 열화를 회피할 수 있다.
제2도는 본 발명에 관한 반도체 논리회로의 제2실시예를 나타낸 회로도로서, 제1도와 공통된 요소에는 동일한 부호가 붙여져 있다.
상기 제1실시예의 BiNMOS인버터는 상술한 바와 같이 입력노드(N1)에 L레벨의 입력신호(Vin)가 인가된 때에 바이폴라 트랜지스터(121)의 베이스는 전위(Vcc+)까지 충전된다. 그런데, 이 때, 바이폴라 트랜지스터(121)의 콜렉터에는 전원전압(Vcc)이 가해지고 있기 때문에, 바이폴라 트랜지스터(121)는 포화상태에 있다. 바이폴라 트랜지스터(121)가 포화되면 기판전류가 흘러서, 바이폴라 트랜지스터(121)의 동작을 악화시키게 되는 바, 제1실시예의 BiNMOS게이트는 이 상태가 입력신호 Vin=L레벨인 기간에 걸쳐 계속되어, 바람직하지 않다.
그래서 본 실시예의 BiNMOS인버터에서는 상기 제1실시예의 문제점을 개선하기 위해, 제1도에 나타낸 BiNMOS게이트에 있어서, P-MOS(122)의 드레인과 바이폴라 트랜지스터(121)의 베이스의 사이에는 P-MOS(제2 P형 전계효과 트랜지스터; 152)가 접속되고, 더욱이 그 바이폴라 트랜지스터(121)의 베이스와 하위전위(제5전원; V1)의 사이에는 N-MOS(제1 N형 전계효과 트랜지스터; 153)가 접속되며, 그리고 이들 P-MOS(152) 및 N-MOS(153)의 각 게이트에는 출력노드에 접소된 피드백이 딜레이(154)로부터의 피드백신호가 공급되도록 되어 있다. 여기에서, 상기 하위전위(V1)는 Vss보다 높은 전위로 되어있다.
본 실시예의 BiNMOS게이트에 의하면, 입력신호(Vin)가 H→L레벨로 변하면, 우선 P-MOS(122)가 온되고, H→L레벨로 변화한 직후에는 P-MOS(152)의 게이트에는 아직 L레벨이 가해지고 있기 때문에, 그 P-MOS(152)는 온상태이다. 따라서, 바이폴라 트랜지스터(121)의 베이스는 전위(Vcc+)까지 충전되는 결과, 출력(Vout)이 H레벨로 되는데, 피드백 딜레이(154)를 거쳐 일정시간후에는 P-MOS(152)와 N-MOS(153)의 게이트에 H레벨이 가해지게 된다. 이로써, P-MOS(152)는 오프되고, N-MOS(153)는 온으로 되어, 바이폴라 트랜지스터(121)의 베이스는 접지레벨까지 방전된다.
이와 같이, 본 실시예의 BiNMOS인버터에 있어서는, 바이폴라 트랜지스터(121)가 포화상태로 되는 기간을 입력신호(Vin)가 천이한 직후의 일정시간만으로 한정할 수 있다.
더욱이, 본 실시예에서는 상기 제1실시예와 마찬가지로, 입력신호(Vin)가 L레벨인 때에는 바이폴라 트랜지스터(121)의 베이스는 전위(Vcc+)까지 충전되고, 출력노드(N2)는 「Vout = Vcc+- VBE」까지 바이폴라 트랜지스터(121)의 동작에 의해 신속하게 충전되므로, 풀 업 파형이 보다 높은 전압까지 급격하게 상승한다. 이로써, 전원전압(Vcc)의 저전압화에 수반되는 게이트속도의 열화를 회피할 수 있다.
이러한 이점을 제15도에 나타낸 종래의 BiNMOS인버터와 비교하여 구체적으로 설명한다.
제3도는 본 실시예의 BiNMOS인버터를 3단 종속접속한 인버터 게이트 체인의 각 단의 출력(Vout1, Vout2, Vout3)의 파형을 나타낸 도면으로, 게이트의 동작조건으로서 전원전압 Vcc=3.3V 및 전위 Vcc+=3.8V로 한 것이다.
제15도에 나타낸 BiNMOS인버터의 출력파형(제16도)에 있어서는, 2.7V부근으로부터 풀 업 파형(출력 Vout1)이 급격하게 완만해지기 시작하고 있는 바, 이것은 그 직후부터 P-MOS(151)에 의해 천천히 충전되고 있기 때문이지만, 이 급격히 완만해지는 것이 다음 단의 풀 다운 파형(출력 Vout2)의 열화의 원인으로도 되고 있다. 이것에 의한 게이트속도의 열화는 저전압화가 진행될수록 현저하게 되어 간다.
이에 대해, 제3도에 나타낸 본 실시예의 출력파형에서는, 풀 업 파형(출력 Vout2)이 종래보다도 높은 전압까지 급격하게 상승하고 있고, 따라서 다음 단의 풀 다운 파형(출력 Vout3)의 열화도 작아진다. 이로써, 전원저압(Vcc)의 저전압화에 수반되는 게이트속도의 열화를 회피할 수 있는 것이다.
제4도는 상기 제1 및 제2실시예의 BiNMOS게이트(제1도 및 제2도), 종래의 BiNMOS게이트(제15도) 및 종래의 CMOS게이트(제10도)에 있어서의 전원전압(Vcc)에 대한 게이트지연(tpd)의 관계를 나타낸 도면이다.
도면중 P1은 종래의 CMOS게이트(단, f.0=출력용량/입력용량=10), P2는 종래의 BiNMOS게이트(f.0=10), P3은 제2실시예의 BiNMOS게이트(f.0=10), P4는 제1실시예의 BiNMOS게이트(f.0=10), P5는 종래의 CMOS게이트(f.0=3)의 경향을 각각 나타내고 있다.
동 도면으로부터 확실하게 알 수 있는 바와 같이 종래형의 BiNMOS게이트(P2)는 전원전압(Vcc)이 3V 이상에서는 CMOS게이트와 같은 정도의 전원전압 의존성을 나타내고 있지만, 전원전압(Vcc)이 3V 이하로 될 때부터 급격하게 CMOS게이트에 대한 게이트속도의 열화가 두드러지고 있다.
이에 대해, 본 발명에 의한 BiNMOS게이트에서는 전원전압(Vcc)이 3V 이하로 되어도 게이트 속도의 급격한 열화는 볼 수 없다.
제5도는 본 발명의 제3실시예를 나타낸 반도체 논리회로의 회로도로서, 제13도와 공통된 요소에는 동일한 부호가 붙여져 있다.
본 실시예의 BiCMOS인버터는 상기 제13도에 나타낸 BiCMOS인버터에 있어서 본 발명을 적용한 예이다. 즉, 풀 업 구동용 바이폴라 트랜지스터(101)의 베이스를 충전시키는 P-MOS(103)의 소스전위를 Vcc+로 하고, 그 소스전위(Vcc+)는 「Vcc+Vcc」의 관계가 성립되도록 설정된다. 더욱이, 풀다운 구동용 바이폴라 트랜지스터(제2 바이폴라 트랜지스터; 141)의 베이스를 방전시키는 N-MOS(제3 N형 전계효과 트랜지스터; 143)의 소스전위를 Vss-(제4전원)로 하고, 그 소스전위(Vss-)는 「Vss-Vss」의 관계가 성립되도록 설정된다.
이와 같이 구성해도, 전원저압(Vcc)의 저전압화에 수반되는 게이트속도의 열화를 회피할 수 있다.
제6도는 본 발명의 제4실시예를 나타낸 반도체 논리회로의 회로도로서, 제2도 및 제5도와 공통된 요소에는 동일한 부호가 붙여져 있다.
본 실시예의 BiCMOS인버터는 상기 제13도에 나타낸 BiCMOS인버터에 있어서 본 발명은 적용한 다른 예이다. 즉, 상기 제3실시예의 BiCMOS인버터(제5도)에 바이폴라 트랜지스터가 포화상태로 되는 기간을 한정하는 상기 제2실시예에 있어서의 개념을 도입한 것이다.
제5도에 나타낸 BiCMOS인버터에 있어서, 풀 업측에 제2도의 게이트와 마찬가지의 기능을 하는 P-MOS(152)와 N-MOS(153)를 설치하고, 더욱이 풀다운측에 P-MOS(제4 P형 전계효과 트랜지스터; 142)와 병렬접속되는 P-MOS(제3 P형 전계효과 트랜지스터; 161)와, 이 P-MOS(142, 161)와 N-MOS(143)의 사이에 접속되는 N-MOS(제4 N형 전계효과 트랜지스터; 162)를 설치한다. 그리고, 상기 P-MOS(161)의 소스에는 Vcc보다 낮은 전위(V2)가 공급된다. 그리고 이들 P-MOS(152), N-MOS(153), P-MOS(161) 및 N-MOS(162)의 각 게이트에는 출력노드에 접속된 피드백 딜레이(154)로부터의 피드백신호가 공급되도록 되어 있다.
이와 같이 구성하여도, 전원전압(Vcc)의 저전압화에 수반되는 게이트속도의 열화를 회피할 수 있다. 또한, 바이폴라 트랜지스터(101,141)가 포화상태로 되는 기간을 입력신호(Vin)가 천이한 직후의 일정시간만으로 한정할 수 있다.
제7도는 본 발명의 제5실시예를 나타낸 반도체 논리회로의 회로도로서, 제2도와 공통된 요소에는 동일한 부호가 붙여져 있다.
본 실시예는 사기 제2실시예(제2도)의 BiNMOS인버터에 대응한 2입력 NOR게이트의 예를 나타낸 것이다.
이 2입력 NOR게이트는 2개의 입력신호(Vin1, Vin2)에 대응하여, 제2도에 나타낸 P-MOS(122)에 상당하는 P-MOS(122a, 122b), N-MOS(123)에 상당하는 N-MOS(123a, 123b), N-MOS(124)에 상당하는 N-MOS(124a, 124b) 및 P-MOS(151)에 상당하는 P-MOS(151a, 151b)가 각각 설치되어 있다.
BiNMOS의 게이트를 이와 같은 2입력 NOR게이트로 구성한 경우에 있어서도 상기 제2실시예와 같은 작용효과를 얻을 수 있다는 것은 말할 나위 없다.
제8도는 본 발명의 제6실시예를 나타낸 반도체 논리회로의 회로도로서, 제6도와 공통된 요소에는 동일한 부호가 붙여져 있다.
본 실시예는 상기 제4실시예(제6도)의 BiCMOS인버터에 대응한 2입력 NOR게이트의 예를 나타낸 것이다.
이 2입력 NOR게이트는 2개의 입력신호(Vin1, Vin2)에 대응하여, 제6도에 나타낸 P-MOS(103)에 상당하는 P-MOS(103a, 103b), N-MOS(105)에 상당하는 N-MOS(105a, 105b), P-MOS(142)에 상당하는 P-MOS(142a, 142b) 및 N-MOS(143)에 상당하는 N-MOS(143a, 143b)가 각각 설치되고, 더욱이 인버터(131)에 상당하는 것을 2입력 NOR게이트(131a)로 구성하고 있다.
BiCMOS게이트를 이와 같은 2입력 NOR게이트로 구성한 경우라도 상기 제4실시예와 같은 작용효과를 얻을 수 있다는 것은 말할 나위 없다.
[발명의 효과]
이상에서 상세히 설명한 바와 같이 본 발명에 의하면, 제1 P형 전계효과 트랜지스터군의 소스전위에는 제1전원보다도 높은 전위의 제2전원이 공급되고, 또는 이것을 전제로 하여 제3 P형 전계효과 트랜지스터군의 소스전위에는 제3전원보다도 낮은 전위의 제4전원이 공급되므로, 저전원전압화에 수반되는 게이트속도의 열화가 저감된다.
또한, 출력노드로부처 피드백된 신호를 제2 P형 전계효과 트랜지스터의 게이트와 제1 N형 전계효과 트랜지스터의 게이트에 인가하거나, 혹은 제4 N형 전계효과 트랜지스터의 게이트와 제3 P형 전계효과 트랜지스터의 게이트에 인가함으로써, 제1 또는 제2 바이폴라 트랜지스터가 포화상태로 되는 기간을 입력신호가 천이한 직후의 일정시간만으로 한정할 수 있는 바, 제1 또는 제2 바이폴라 트랜지스터의 동작을 양호하게 유지하면서 게이트속도의 열화를 저감할 수 있다.

Claims (4)

  1. 제1전원과 출력노드의 사이에 콜렉터·에미터간을 접속시킨 제1바이폴라 트랜지스터와, 적어도 하나의 입력노드에 인가되는 입력신호에 기초하여, 상기 제1 바이폴라 트랜지스터의 베이스와 제2전원의 사이에 드레인·소스 전류로를 형성하는 적어도 하나의 제1 P형 전계효과 트랜지스터군을 포함하고, 상기 제2전원은 상기 제1전원보다도 높은 전위로 설정하는 것을 특징으로 하는 반도체 논리회로.
  2. 제1항에 있어서, 상기 출력노드로부터 피드백된 신호가 상기 제1 P형 전계효과 트랜지스터군과 직렬로 접속된 제2 P형 전계효과 트랜지스터의 게이트와, 상기 제1 바이폴라 트랜지스터의 베이스와 제5전원의 사이에 드레인·소스 전류로를 형성하는 제1 N형 전계효과 트랜지스터의 게이트에 인가되고, 적어도 하나의 입력노드에 인가되는 입력신호에 기초하여, 상기 제1 바이폴라 트랜지스터의 베이스와 제3전원의 사이에 드레인·소스 전류로를 형성하는 적어도 하나의 제2 N형 전계효과 트랜지스터군을 포함하고, 상기 제5전원은 상기 제3전원과 동전위, 혹은 보다 높은 전위로 설정하는 것을 특징으로 하는 반도체 논리회로.
  3. 제1항 또는 제2항에 있어서, 상기 제3전원과 상기 출력노드의 사이에 콜렉터·에미터간을 접속시킨 제2 바이폴라 트랜지스터와, 적어도 하나의 입력노드에 인가되는 입력신호에 기초하여, 상기 제2 바이폴라 트랜지스터의 베이스와 제4전원의 사이에 드레인·소스 전류로를 형성하는 적어도 하나의 제3 N형 전계효과 트랜지스터군을 포함하고, 상기 제4전원은 상기 제3전원보다도 낮은 전위로 설정하는 것을 특징으로 하는 반도체 논리회로.
  4. 제3항에 있어서, 상기 출력노드로부터 피드백된 신호가 상기 제3 N형 전계효과 트랜지스터군과 직렬로 접속된 제4 N형 전계효과 트랜지스터의 게이트와, 상기 제2 바이폴라 트랜지스터의 베이스와 제6전원의 사이에 드레인·소스 전류로를 형성하는 제3 P형 전계효과 트랜지스터의 게이트에 인가되고, 적어도 하나의 입력노드에 인가되는 입력신호에 기초하여, 상기 제2 바이폴라 트랜지스터의 베이스와 상기 제1전원의 사이에 드레인·소스 전류로를 형성하는 적어도 하나의 제4 P형 전계효과 트랜지스터군을 포함하고, 상기 제6전원은 상기 제1전원과 동전위, 혹은 보다 낮은 전위로 설정하는 것을 특징으로 하는 반도체 논리회로.
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