JP2619415B2 - 半導体論理回路 - Google Patents
半導体論理回路Info
- Publication number
- JP2619415B2 JP2619415B2 JP62237134A JP23713487A JP2619415B2 JP 2619415 B2 JP2619415 B2 JP 2619415B2 JP 62237134 A JP62237134 A JP 62237134A JP 23713487 A JP23713487 A JP 23713487A JP 2619415 B2 JP2619415 B2 JP 2619415B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- power supply
- output
- output node
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
- H03K19/01742—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by means of a pull-up or down element
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路（LSI）に係り、特に高速の
論理回路用Bi−CMOS LSIを実現するのに好適なダイナミ
ツク型論理回路に関する。
論理回路用Bi−CMOS LSIを実現するのに好適なダイナミ
ツク型論理回路に関する。
〔従来の技術〕 MOS FETで構成されダイナミツク動作により所定の論
理演算を行う論理部と、その演算結果を出力するBi−CM
OS出力バツフア部から成るMOS LSI用高速ダイナミツク
型論理回路としては、特開昭61−163716に記載の回路が
知られていた。
理演算を行う論理部と、その演算結果を出力するBi−CM
OS出力バツフア部から成るMOS LSI用高速ダイナミツク
型論理回路としては、特開昭61−163716に記載の回路が
知られていた。
上記従来技術の一例を第６図に示す。この例では、デ
ータ信号入力端42〜44に入力された信号に対しPMOS FET
30及びNMOS FET32〜35から成る論理部25で所定の論理演
算を行つた結果がノード41に出力される。この出力をPM
OS FET31,NOMS FET36〜38及びNPN型バイポーラトランジ
スタ39,40から成る出力バツフア部26に入力し、出力信
号端子13から出力する構成となっている。一般的にダイ
ナミツク型論理回路の動作は、演算前に準備を行うプリ
チヤージ動作とそれに続く演算動作からなり、この従来
例に於て、これらの動作は次に述べるように行われる。
まず、プリチヤージ動作を行うには、クロツク信号入力
端子７をグランド電位とする。これにより、PMOS FET30
はオン状態、NMOS FET35,38はオフ状態となり、ノード4
1の電位は電源電位まで上昇し、NMOS FET36,37はオン状
態、PMOS FET31はオフ状態となり、またバイポーラトラ
ンジスタ39はオフ状態となる。さらに、MOS FET37を通
してバイポーラトランジスタ40にベース電流が流れて、
オン状態となり、寄生容量12が放電されて電位は降下す
る。この際、出力信号端子13は次段の論理回路に接続さ
れているため、ノイズマージンを確保するために、プリ
チヤージ時にグランド電位まで降下することが望まし
い。しかし、従来技術による回路では、出力信号端子の
電位がバイポーラトランジスタのベース・エミツタ接合
電圧VBE（約0.7V）まで降下すると、バイポーラトラン
ジスタ40はオフ状態となり、それ以下の電位には下がら
ない。このため、LSIの動作時にノイズマージンの低下
を招くおそれがある。
ータ信号入力端42〜44に入力された信号に対しPMOS FET
30及びNMOS FET32〜35から成る論理部25で所定の論理演
算を行つた結果がノード41に出力される。この出力をPM
OS FET31,NOMS FET36〜38及びNPN型バイポーラトランジ
スタ39,40から成る出力バツフア部26に入力し、出力信
号端子13から出力する構成となっている。一般的にダイ
ナミツク型論理回路の動作は、演算前に準備を行うプリ
チヤージ動作とそれに続く演算動作からなり、この従来
例に於て、これらの動作は次に述べるように行われる。
まず、プリチヤージ動作を行うには、クロツク信号入力
端子７をグランド電位とする。これにより、PMOS FET30
はオン状態、NMOS FET35,38はオフ状態となり、ノード4
1の電位は電源電位まで上昇し、NMOS FET36,37はオン状
態、PMOS FET31はオフ状態となり、またバイポーラトラ
ンジスタ39はオフ状態となる。さらに、MOS FET37を通
してバイポーラトランジスタ40にベース電流が流れて、
オン状態となり、寄生容量12が放電されて電位は降下す
る。この際、出力信号端子13は次段の論理回路に接続さ
れているため、ノイズマージンを確保するために、プリ
チヤージ時にグランド電位まで降下することが望まし
い。しかし、従来技術による回路では、出力信号端子の
電位がバイポーラトランジスタのベース・エミツタ接合
電圧VBE（約0.7V）まで降下すると、バイポーラトラン
ジスタ40はオフ状態となり、それ以下の電位には下がら
ない。このため、LSIの動作時にノイズマージンの低下
を招くおそれがある。
次に演算動作を行うには、端子７を電源電位とする。
これによりNMOS FET35,38はオン状態、PMOS FET30はオ
フ状態となる。ここで入力端子42〜44に入力されたデー
タによりノード41とグランド間が導通すると、同ノード
の電位が降下し、これによりNMOS FET36,37がオフ状
態、PMOS FET31がオン状態となり、ノード46の電位が上
昇し、バイポーラトランジスタ39がオン状態となつて寄
生容量12が充電され出力電位は上昇する。この演算動作
において、ノード41の電位が下がり始めても、MOS FET3
1,36から成るCMOSインバータの論理閾値を越えるまでは
ノード46の電位は上がらない。従つてバイポーラトラン
ジスタ39がオンするのが遅れ、遅延時間が増加する。
これによりNMOS FET35,38はオン状態、PMOS FET30はオ
フ状態となる。ここで入力端子42〜44に入力されたデー
タによりノード41とグランド間が導通すると、同ノード
の電位が降下し、これによりNMOS FET36,37がオフ状
態、PMOS FET31がオン状態となり、ノード46の電位が上
昇し、バイポーラトランジスタ39がオン状態となつて寄
生容量12が充電され出力電位は上昇する。この演算動作
において、ノード41の電位が下がり始めても、MOS FET3
1,36から成るCMOSインバータの論理閾値を越えるまでは
ノード46の電位は上がらない。従つてバイポーラトラン
ジスタ39がオンするのが遅れ、遅延時間が増加する。
さらに、この例では、バツフア部内にMOS FET4個及び
バイポーラトランジスタ２個と多くの素子を必要とする
ため、レイアウト面積が増大し、LSIの高集積化の妨げ
となる。
バイポーラトランジスタ２個と多くの素子を必要とする
ため、レイアウト面積が増大し、LSIの高集積化の妨げ
となる。
〔問題点が解決するための手段〕 上記目的は、論理部の出力信号を出力バツフア部内の
MOS FETのゲートに入力し、該FETで信号極性を反転し、
エミツタ・フオロワ動作を行うバイポーラトランジスタ
を介して出力すると共に、該バイポーラトランジスタの
ベース・グランド間にクロツク信号により制御されるMO
S FETを設ける。さらにプリチヤージ動作中及び演算中
でバイポーラトランジスタがオフ状態の場合にオン状態
となるMOS FETをエミツタ・グランド間に設け、プラチ
ャージ動作中にエミツタ・グランド間を短絡することに
より達成される。
MOS FETのゲートに入力し、該FETで信号極性を反転し、
エミツタ・フオロワ動作を行うバイポーラトランジスタ
を介して出力すると共に、該バイポーラトランジスタの
ベース・グランド間にクロツク信号により制御されるMO
S FETを設ける。さらにプリチヤージ動作中及び演算中
でバイポーラトランジスタがオフ状態の場合にオン状態
となるMOS FETをエミツタ・グランド間に設け、プラチ
ャージ動作中にエミツタ・グランド間を短絡することに
より達成される。
プリチヤージ動作中はバイポーラトランジスタのベー
ス・グランド間及び出力信号端子・グランド間をMOS FE
Tにより短絡するため、出力はグランド電位まで降下す
る。また演算時には、論理部の出力ノードの電位がPMOS
FETの閾値電圧を越えオン状態となると同時にバイポー
ラトランジスタにベース電流が流れ始めるため、遅延時
間が短縮される。さらに従来技術による回路に比べ素子
数が少ないためレイアウト面積を低減できる。
ス・グランド間及び出力信号端子・グランド間をMOS FE
Tにより短絡するため、出力はグランド電位まで降下す
る。また演算時には、論理部の出力ノードの電位がPMOS
FETの閾値電圧を越えオン状態となると同時にバイポー
ラトランジスタにベース電流が流れ始めるため、遅延時
間が短縮される。さらに従来技術による回路に比べ素子
数が少ないためレイアウト面積を低減できる。
以下、本発明を実施例により説明する。
第１図（ａ）において、1,3はPMOS FET、2,4,6及びTA
〜TEはNMOS FET、５はNPN型バイポーラトランジスタ、
7,8はクロツク信号入力端子、Ａ〜Ｅはデータ信号入力
端子、9,10は回路内部のノード、11,12は配線容量等な
どの寄生容量、13は出力信号端子、25は論理部、26は出
力バツフア部、VDD1は電源端子である。なお、本実施例
では、Ａ〜Ｅの入力信号に対し、（Ａ＋Ｂ）・（Ｃ＋Ｄ
・Ｅ）の論理演算を行つた結果が13に出力される構成と
なつているが、論理部の構成を変更することにより、任
意の論理演算を行う論理回路を実現できる。
〜TEはNMOS FET、５はNPN型バイポーラトランジスタ、
7,8はクロツク信号入力端子、Ａ〜Ｅはデータ信号入力
端子、9,10は回路内部のノード、11,12は配線容量等な
どの寄生容量、13は出力信号端子、25は論理部、26は出
力バツフア部、VDD1は電源端子である。なお、本実施例
では、Ａ〜Ｅの入力信号に対し、（Ａ＋Ｂ）・（Ｃ＋Ｄ
・Ｅ）の論理演算を行つた結果が13に出力される構成と
なつているが、論理部の構成を変更することにより、任
意の論理演算を行う論理回路を実現できる。
第１図（ｂ）はこの回路各部の波形の例を示したもの
であり、以下これらの図を用いて回路動作を説明する。
まず、クロツク信号入力端子７をグランド電位（以下、
ロウレベルと呼ぶ）、８は電源電位（以下、ハイレベル
と呼ぶ）としてプリチヤージ動作を行う。この間Ａ〜Ｅ
の入力信号は本図には図示されていない回路により、ロ
ウレベルに設定されている。これらの入力信号によりMO
S FET1,4はオン状態、MOS FET2、TA〜TEはオフ状態とな
り、寄生容量11はMOS FET1を通して充電され、ノード９
はハイレベルに上昇する。このためMOS FET3はオフ状
態、MOS FET6はオン状態となる一方、ノード10はロウレ
ベルとなる。これにより、バイポーラトランジスタ５は
オフ状態となり、寄生容量12はMOS FET6を通して放電さ
れ、出力信号端子13の電位はロウレベルまで降下する。
であり、以下これらの図を用いて回路動作を説明する。
まず、クロツク信号入力端子７をグランド電位（以下、
ロウレベルと呼ぶ）、８は電源電位（以下、ハイレベル
と呼ぶ）としてプリチヤージ動作を行う。この間Ａ〜Ｅ
の入力信号は本図には図示されていない回路により、ロ
ウレベルに設定されている。これらの入力信号によりMO
S FET1,4はオン状態、MOS FET2、TA〜TEはオフ状態とな
り、寄生容量11はMOS FET1を通して充電され、ノード９
はハイレベルに上昇する。このためMOS FET3はオフ状
態、MOS FET6はオン状態となる一方、ノード10はロウレ
ベルとなる。これにより、バイポーラトランジスタ５は
オフ状態となり、寄生容量12はMOS FET6を通して放電さ
れ、出力信号端子13の電位はロウレベルまで降下する。
次に、クロツク信号入力端子７をハイレベル８をロウ
レベルとすることにより、MOS FET1はオフ状態、２はオ
ン状態となり、論理演算が開始される。ここでノード９
・グランド間が導通状態となるようにＡ〜Ｅの一部また
は全部にハイレベルを印加すると、寄生容量11が放電さ
れ、ノード９の電位が降下する。この電位が電源電位よ
りPMOS FETの閾値電圧だけ低くなると、MOS FET3がオン
状態となり、ノード10の電位が上昇し、バイポーラトラ
ンジスタ５がオン状態となる。これにより寄生容量12は
VDD1からバイポーラトランジスタ５を通して充電され
る。このときバイポーラトランジスタの大きな電流駆動
能力により充電は高速に行われ、ノード13の電位は急峻
に上昇する。
レベルとすることにより、MOS FET1はオフ状態、２はオ
ン状態となり、論理演算が開始される。ここでノード９
・グランド間が導通状態となるようにＡ〜Ｅの一部また
は全部にハイレベルを印加すると、寄生容量11が放電さ
れ、ノード９の電位が降下する。この電位が電源電位よ
りPMOS FETの閾値電圧だけ低くなると、MOS FET3がオン
状態となり、ノード10の電位が上昇し、バイポーラトラ
ンジスタ５がオン状態となる。これにより寄生容量12は
VDD1からバイポーラトランジスタ５を通して充電され
る。このときバイポーラトランジスタの大きな電流駆動
能力により充電は高速に行われ、ノード13の電位は急峻
に上昇する。
以上述べたように、本発明ではMOS FET3と４が同時に
オン状態となることがなく、またバイポーラトランジス
タ５とMOS FET6が同時にオン状態となることもない。従
つて、電源電流は出力レベルが変化するときに過渡的に
流れるだけで直流的には流れないため、消費電力を低減
できる。また、プリチヤージ動作時に出力は完全にロウ
レベルまで下がるので、十分なノイズマージンを確保す
ることができる。また、演算動作時には論理部の出力ノ
ード９の電位がPMOS FET3の閾値電圧を越えると同時に
ノード10の電位が上がり始めるので、従来技術に比べ、
遅延時間を短縮できる。さらに、本実施例において、バ
ツフア部26内の素子はMOS FET3個及びバイポーラトラン
ジスタ１個のみであるように本発明では従来技術に比
べ、素子数の低減、レイアウト面積の縮小を図れるの
で、消費電力の低減と相まつてLSIの高集積化に好適で
ある。
オン状態となることがなく、またバイポーラトランジス
タ５とMOS FET6が同時にオン状態となることもない。従
つて、電源電流は出力レベルが変化するときに過渡的に
流れるだけで直流的には流れないため、消費電力を低減
できる。また、プリチヤージ動作時に出力は完全にロウ
レベルまで下がるので、十分なノイズマージンを確保す
ることができる。また、演算動作時には論理部の出力ノ
ード９の電位がPMOS FET3の閾値電圧を越えると同時に
ノード10の電位が上がり始めるので、従来技術に比べ、
遅延時間を短縮できる。さらに、本実施例において、バ
ツフア部26内の素子はMOS FET3個及びバイポーラトラン
ジスタ１個のみであるように本発明では従来技術に比
べ、素子数の低減、レイアウト面積の縮小を図れるの
で、消費電力の低減と相まつてLSIの高集積化に好適で
ある。
次に、第２図は第１図の回路の論理部を変更した実施
例であり、MOS FET2を取り除き、クロツク信号がゲート
に入力されているMOS FET14,15が論理部内のノード18,1
9と電源端子VDD2の間に設けられている。この実施例で
は、寄生容量11を放電する経路のインピーダンスが第１
図の回路より小さいため、放電が高速に進み、演算時間
が短縮される。また論理部内の各ノード毎にプリチヤー
ジ用MOS FETが設けられているため、寄生容量16,17のプ
リチヤージ時間も短縮される。
例であり、MOS FET2を取り除き、クロツク信号がゲート
に入力されているMOS FET14,15が論理部内のノード18,1
9と電源端子VDD2の間に設けられている。この実施例で
は、寄生容量11を放電する経路のインピーダンスが第１
図の回路より小さいため、放電が高速に進み、演算時間
が短縮される。また論理部内の各ノード毎にプリチヤー
ジ用MOS FETが設けられているため、寄生容量16,17のプ
リチヤージ時間も短縮される。
次に、第３図は出力端子の寄生容量が特に大きい場合
に好適な実施例である。第２図の実施例では、プリチヤ
ージ時に寄生容量12はMOS FET6により放電されるが、こ
の寄生容量は出力信号端子13に接続される配線が長い場
合やフアンアウト数が多い場合に大きな容量となり得
る。この様な場合にプリチヤージ時間を短くするには、
MOS FET6のゲート幅を拡大する必要があるが、そうする
とゲート容量が増加し、ノード９に存在する寄生容量11
が増加するため、逆に演算時間は長くなる。第３図はこ
の問題を解決する実施例であり、第２図の回路にMOS FE
T20が追加されている。このFET20は、ドレインが出力端
子13に接続され、ゲートがクロツク入力端子８に接続さ
れ、ソースが接地されている。またMOS FET6のゲート幅
は、寄生容量11を抑え演算時間を短縮するために小さく
設定し、MOS FET20のゲート幅はプリチヤージ時間短縮
のため大きく設定する。この回路では、プリチヤージ動
作時には、MOS FET6と20が共にオン状態となるため、寄
生容量12の放電は短時間に行われる。一方プリチヤージ
動作が終了し、演算を開始する際にはMOS FET20はオフ
状態となるが、出力端子13の電位は既にロウレベルとな
つているため、ゲート幅の狭いMOS FET6だけで演算中の
出力をロウレベルに保つことが出来る。なおMOS FET6を
取り除くと演算中に出力がロウレベルの間、出力端子13
がフローテイング状態となるため、これを取り除くこと
は出来ない。
に好適な実施例である。第２図の実施例では、プリチヤ
ージ時に寄生容量12はMOS FET6により放電されるが、こ
の寄生容量は出力信号端子13に接続される配線が長い場
合やフアンアウト数が多い場合に大きな容量となり得
る。この様な場合にプリチヤージ時間を短くするには、
MOS FET6のゲート幅を拡大する必要があるが、そうする
とゲート容量が増加し、ノード９に存在する寄生容量11
が増加するため、逆に演算時間は長くなる。第３図はこ
の問題を解決する実施例であり、第２図の回路にMOS FE
T20が追加されている。このFET20は、ドレインが出力端
子13に接続され、ゲートがクロツク入力端子８に接続さ
れ、ソースが接地されている。またMOS FET6のゲート幅
は、寄生容量11を抑え演算時間を短縮するために小さく
設定し、MOS FET20のゲート幅はプリチヤージ時間短縮
のため大きく設定する。この回路では、プリチヤージ動
作時には、MOS FET6と20が共にオン状態となるため、寄
生容量12の放電は短時間に行われる。一方プリチヤージ
動作が終了し、演算を開始する際にはMOS FET20はオフ
状態となるが、出力端子13の電位は既にロウレベルとな
つているため、ゲート幅の狭いMOS FET6だけで演算中の
出力をロウレベルに保つことが出来る。なおMOS FET6を
取り除くと演算中に出力がロウレベルの間、出力端子13
がフローテイング状態となるため、これを取り除くこと
は出来ない。
次に、第４図は出力振幅を拡大した実施例である。第
１図から第３図に示した実施例において、出力信号端子
13の出力電圧の上限は電源電圧よりバイポーラトランジ
スタのベース・エミツタ接合電圧VBE（約0.7V）だけ低
い電位となる。一方第４図は、CMOS回路と同様にグラン
ド電位から電流電位まで出力がフルスイングする実施例
を示したものであり、ドレインを出力信号端子13に接続
し、ゲートを論理部の出力ノード９に接続し、ソースを
電源VDD1に接続したMOS FET21が設けられている。このM
OS FETは出力がハイレベルとなるときにオン状態とな
り、これにより出力端子13の電位は電源電位まで上昇す
る。なお、この実施例において、出力が電源電圧の電位
まで立ち上がる際に、バイポーラトランジスタ５のベー
スの電位がベース・エミツタ間の容量により一時的にコ
レクタの電位より高くなり、バイポーラトランジスタが
飽和状態となる場合がある。これを防ぐには、例えばバ
イポーラトランジスタのコレクタをVDD1より高い電位の
電源に接続すればよい。
１図から第３図に示した実施例において、出力信号端子
13の出力電圧の上限は電源電圧よりバイポーラトランジ
スタのベース・エミツタ接合電圧VBE（約0.7V）だけ低
い電位となる。一方第４図は、CMOS回路と同様にグラン
ド電位から電流電位まで出力がフルスイングする実施例
を示したものであり、ドレインを出力信号端子13に接続
し、ゲートを論理部の出力ノード９に接続し、ソースを
電源VDD1に接続したMOS FET21が設けられている。このM
OS FETは出力がハイレベルとなるときにオン状態とな
り、これにより出力端子13の電位は電源電位まで上昇す
る。なお、この実施例において、出力が電源電圧の電位
まで立ち上がる際に、バイポーラトランジスタ５のベー
スの電位がベース・エミツタ間の容量により一時的にコ
レクタの電位より高くなり、バイポーラトランジスタが
飽和状態となる場合がある。これを防ぐには、例えばバ
イポーラトランジスタのコレクタをVDD1より高い電位の
電源に接続すればよい。
第２図から第４図に示した実施例では、論理部の出力
ノード９のプリチヤージ用MOS FET1および出力バツフア
部を電源VDD1に接続し、論理内部ノードのプリチヤージ
用MOS FET14,15を電源VDD2に接続している。これらの実
施例に於て、VDD2の電位をVDD1と同じであつても動作す
るが、VDD2の電位をVDD1より低く設定することにより、
論理部内のノードの信号振幅を小さくでき、これにより
さらに高速化を図ることができる。この時VDD2の電位は
低く設定するほど高速になる一方逆に動作マージンは減
少するが、例えばVDD2をVDD1の電位よりNMOS FETの閾値
電圧だけ低い電位に設定することにより動作マージンを
確保しながら高速化を図ることができる。
ノード９のプリチヤージ用MOS FET1および出力バツフア
部を電源VDD1に接続し、論理内部ノードのプリチヤージ
用MOS FET14,15を電源VDD2に接続している。これらの実
施例に於て、VDD2の電位をVDD1と同じであつても動作す
るが、VDD2の電位をVDD1より低く設定することにより、
論理部内のノードの信号振幅を小さくでき、これにより
さらに高速化を図ることができる。この時VDD2の電位は
低く設定するほど高速になる一方逆に動作マージンは減
少するが、例えばVDD2をVDD1の電位よりNMOS FETの閾値
電圧だけ低い電位に設定することにより動作マージンを
確保しながら高速化を図ることができる。
この様に設定したVDD2をVDD1と同様にLSIチツプ外から
供給することは可能であるが、接続用ボンデイングパツ
ド及び電源給電用の配線を新たに設ける必要がある。従
つてVDD2を他の電源からLSIチツプ上の回路で発生する
ことが望ましい。第５図はVDD2発生回路の例を示したも
のであり、（ａ）はダイオード23のは順方向の電圧降下
を用いてVDD1からVDD2を発生しており、（ｂ）はNMOS F
ETを用いてVDD1より閾値電圧だけ低い電位のVDD2を発生
している。これらの回路によりVDD2をLSIチツプ上で発
生できる。また、これらの回路に必要な素子数は少ない
ので、本回路を第２図から第４図に示した論理回路の１
回路または数回路毎に設け、VDD2を供給することによ
り、レイアウト面積の増加を問題とならない程度に抑え
ることが出来る。
供給することは可能であるが、接続用ボンデイングパツ
ド及び電源給電用の配線を新たに設ける必要がある。従
つてVDD2を他の電源からLSIチツプ上の回路で発生する
ことが望ましい。第５図はVDD2発生回路の例を示したも
のであり、（ａ）はダイオード23のは順方向の電圧降下
を用いてVDD1からVDD2を発生しており、（ｂ）はNMOS F
ETを用いてVDD1より閾値電圧だけ低い電位のVDD2を発生
している。これらの回路によりVDD2をLSIチツプ上で発
生できる。また、これらの回路に必要な素子数は少ない
ので、本回路を第２図から第４図に示した論理回路の１
回路または数回路毎に設け、VDD2を供給することによ
り、レイアウト面積の増加を問題とならない程度に抑え
ることが出来る。
第７図はNMOS FET4のゲートを論理部の出力ノード９
に接続した実施例である。この実施例では、他の実施例
において２相必要であつたクロツク信号が１相となるの
で、クロツク給電に必要なドライバ回路及び配線を減ら
すことができる。
に接続した実施例である。この実施例では、他の実施例
において２相必要であつたクロツク信号が１相となるの
で、クロツク給電に必要なドライバ回路及び配線を減ら
すことができる。
以上述べたようにBi−CMOS化ダイナミツク型論理回路
に本発明を適用することによつて、高速化、動作マージ
ンの拡大、高集積化を図ることができる。
に本発明を適用することによつて、高速化、動作マージ
ンの拡大、高集積化を図ることができる。
なお上記説明の実施例では、論理部をNMOS FETで構成
したが、これをPMOS FETで構成することも可能であり、
この場合は他のMOS FET、バイポーラトランジスタの導
電型及び入力信号の極性を逆にすれば本発明をそのまま
適用できる。
したが、これをPMOS FETで構成することも可能であり、
この場合は他のMOS FET、バイポーラトランジスタの導
電型及び入力信号の極性を逆にすれば本発明をそのまま
適用できる。
本発明によれば、Bi−CMOS化ダイナミツク型論理回路
の高速、低消費電力という特長を損なうことなしに更に
高速化，高集積化、高マージン化を実現できる効果があ
る。
の高速、低消費電力という特長を損なうことなしに更に
高速化，高集積化、高マージン化を実現できる効果があ
る。
第１図（ａ）は本発明の一実施例の論理回路図、第１図
（ｂ）は同論理回路の動作波形の例を示す図、第２図、
第３図および第４図は本発明の他の実施例を示す図、第
５図はVDD2電圧発生回路の一例を示す図、第６図は従来
例の回路図、第７図は本発明の他の実施例を示す図であ
る。 1,3,14,15,21,30,31…PMOS FET、2,6,20,24,TA〜TE、32
〜38…MMOS FET、5,39,40…NPN型バイポーラトランジス
タ、7,8…クロツク信号入力端子、Ａ〜E,42,43,44…デ
ータ信号入力端子、9,10,18,19,46…回路内部ノード、4
1…論理部出力ノード、11,12,16,17…寄生容量、13…出
力信号端子、22…電源、23…ダイオード、25…論理部、
26…出力バツフア部、VDD1，VDD2,45…電源端子。
（ｂ）は同論理回路の動作波形の例を示す図、第２図、
第３図および第４図は本発明の他の実施例を示す図、第
５図はVDD2電圧発生回路の一例を示す図、第６図は従来
例の回路図、第７図は本発明の他の実施例を示す図であ
る。 1,3,14,15,21,30,31…PMOS FET、2,6,20,24,TA〜TE、32
〜38…MMOS FET、5,39,40…NPN型バイポーラトランジス
タ、7,8…クロツク信号入力端子、Ａ〜E,42,43,44…デ
ータ信号入力端子、9,10,18,19,46…回路内部ノード、4
1…論理部出力ノード、11,12,16,17…寄生容量、13…出
力信号端子、22…電源、23…ダイオード、25…論理部、
26…出力バツフア部、VDD1，VDD2,45…電源端子。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−235526（ＪＰ，Ａ) 特開 昭60−87521（ＪＰ，Ａ) 特開 昭57−141128（ＪＰ，Ａ) 特開 昭60−90427（ＪＰ，Ａ) 特開 昭61−163716（ＪＰ，Ａ) 特開 平１−298813（ＪＰ，Ａ)
Claims (3)
- 【請求項１】入力信号に応じた論理演算を実行し、上記
論理演算によって第１の出力ノードと第１の電源との間
を導通もしくは非導通とすることにより出力信号を第１
の出力ノードに発生する論理演算回路と、第２の電源に
接続されるとともに、プリチャージのフェーズを有する
入力クロックがプリチャージの期間は上記第１の出力ノ
ードにプリチャージを行い、それ以外の期間は上記第１
の出力ノードにプリチャージを行わない第１の回路とを
含む論理部と、 上記第１の出力ノードに発生した上記論理部の出力信号
を反転し出力する第２の回路と、該反転出力がベースに
入力され、第２の出力ノードに接続されたエミッタから
上記第２の回路の出力信号を出力するエミッタフォロワ
ートランジスタを含む出力バッファー部と、 上記入力クロックがプリチャージの期間は上記エミッタ
フォロワートランジスタのベースと第１の電源との間を
導通とし、それ以外の期間は非導通とする第３の回路
と、 上記入力クロックがプリチャージの期間は上記エミッタ
フォロワートランジスタのエミッタと上記第１の電源と
の間を導通とし、それ以外の期間は上記出力ノードの出
力信号に応じて上記エミッタフォロワートランジスタの
エミッタと上記第１の電源との間を上記エミッタフォロ
ワートランジスタと相補的に導通もしくは非導通とする
第４の回路とを備えたことを特徴とする半導体論理回
路。 - 【請求項２】請求項第１項記載の半導体論理回路におい
て、 上記出力バッファー部の第２の回路は、上記第１の出力
ノードが入力として接続されるとともに、第２の電源と
上記エミッタフォロワートランジスタのベースに接続さ
れ、上記第１の出力ノードに発生する信号に応じて第２
の電源と上記エミッタフォロワートランジスタのベース
との間を導通もしくは非導通とし、 上記第３の回路は、上記クロックと同相のクロックが入
力され、上記エミッタフォロワートランジスタのベース
と上記第１の電源に接続され、上記クロックと同相のク
ロックに応じて上記エミッタフォロワートランジスタの
ベースと上記第１の電源との間を導通もしくは非導通と
し、 上記第４の回路は、上記第１の出力ノードが入力として
接続されるとともに、上記エミッタフォロワートランジ
スタのエミッタと上記第１の電源が接続され、上記第１
の出力ノードに発生する信号に応じて上記エミッタフォ
ロワートランジスタのエミッタと上記第１の電源との間
を導通もしくは非導通とすることを特徴とする半導体論
理回路。 - 【請求項３】入力信号に応じた論理演算を実行し、上記
論理演算によって第１の出力ノードと第１の電源との間
を導通もしくは非導通とすることにより出力信号を第１
の出力ノードに発生する論理演算回路と、プリチャージ
のフェーズを有する入力クロックがプリチャージの期間
は上記第１の出力ノードにプリチャージを行い、それ以
外の期間は上記第１の出力ノードにプリチャージを行わ
ない第１の回路とを含む論理部と、 上記第１の出力ノードに発生した上記論理部の出力信号
を反転し出力する第２の回路と、該反転出力がベースに
入力され、第２の出力ノードに接続されたエミッタから
上記第２の回路の出力信号を出力するエミッタフォロワ
ートランジスタと、上記論理部の出力信号が入力され、
上記第２の出力ノードに該出力信号を反転し出力する第
５の回路とを含む出力バッファー部と、 上記入力クロックがプリチャージの期間は上記エミッタ
フォロワートランジスタのベースと第１の電源との間を
導通とし、それ以外の期間は非導通とする第３の回路
と、 上記入力クロックがプリチャージの期間は上記エミッタ
フォロワートランジスタのエミッタと上記第１の電源と
の間を導通とし、それ以外の期間は上記出力ノードの出
力信号に応じて上記エミッタフォロワートランジスタの
エミッタと上記第１の電源との間を上記エミッタフォロ
ワートランジスタと相補的に導通もしくは非導通とする
第４の回路とを備えたことを特徴とする半導体論理回路
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62237134A JP2619415B2 (ja) | 1987-09-24 | 1987-09-24 | 半導体論理回路 |
| US07/246,196 US4950925A (en) | 1987-09-24 | 1988-09-19 | Pre-charge circuit with a bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62237134A JP2619415B2 (ja) | 1987-09-24 | 1987-09-24 | 半導体論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6481414A JPS6481414A (en) | 1989-03-27 |
| JP2619415B2 true JP2619415B2 (ja) | 1997-06-11 |
Family
ID=17010910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62237134A Expired - Lifetime JP2619415B2 (ja) | 1987-09-24 | 1987-09-24 | 半導体論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4950925A (ja) |
| JP (1) | JP2619415B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5075577A (en) * | 1987-06-23 | 1991-12-24 | Mitsubishi Denki Kabushiki Kaisha | Tristate output circuit with input protection |
| KR920002426B1 (ko) * | 1989-05-31 | 1992-03-23 | 현대전자산업 주식회사 | 집적회로의 출력버퍼회로 |
| US5155387A (en) * | 1989-12-28 | 1992-10-13 | North American Philips Corp. | Circuit suitable for differential multiplexers and logic gates utilizing bipolar and field-effect transistors |
| US5283481A (en) * | 1990-12-26 | 1994-02-01 | International Business Machines Corporation | Bipolar element bifet array decoder |
| JP2761136B2 (ja) * | 1991-10-14 | 1998-06-04 | シャープ株式会社 | 出力回路 |
| US5399918A (en) | 1993-09-30 | 1995-03-21 | Intel Corporation | Large fan-in, dynamic, bicmos logic gate |
| JP3193218B2 (ja) * | 1993-12-21 | 2001-07-30 | 株式会社東芝 | 半導体論理回路 |
| US6667637B1 (en) | 1997-03-25 | 2003-12-23 | International Business Machines Corporation | Dynamic logic circuit with beta controllable noise margin |
| US6266800B1 (en) * | 1999-01-29 | 2001-07-24 | International Business Machines Corporation | System and method for eliminating effects of parasitic bipolar transistor action in dynamic logic using setup time determination |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57141128A (en) * | 1981-02-25 | 1982-09-01 | Toshiba Corp | Complementary mos logical circuit |
| DE3240778A1 (de) * | 1982-11-04 | 1984-05-10 | Siemens AG, 1000 Berlin und 8000 München | Elektronischer schalter |
| JPS6087521A (ja) * | 1983-10-19 | 1985-05-17 | Toshiba Corp | 論理回路 |
| JPS6090427A (ja) * | 1983-10-24 | 1985-05-21 | Nec Corp | 出力回路 |
| JPS60235526A (ja) * | 1984-05-08 | 1985-11-22 | Mitsubishi Electric Corp | Ｃｍｏｓダイナミツク論理回路 |
| US4700086A (en) * | 1985-04-23 | 1987-10-13 | International Business Machines Corporation | Consistent precharge circuit for cascode voltage switch logic |
| EP0209805B1 (en) * | 1985-07-22 | 1993-04-07 | Hitachi, Ltd. | Semiconductor device having bipolar transistor and insulated gate field effect transistor |
| JPS6242614A (ja) * | 1985-08-20 | 1987-02-24 | Fujitsu Ltd | 複合トランジスタ形インバ−タ |
| FR2596595B1 (fr) * | 1986-03-28 | 1988-05-13 | Radiotechnique Compelec | Porte logique mos du type domino |
| JPH0666681B2 (ja) * | 1987-08-05 | 1994-08-24 | 株式会社東芝 | 論理回路 |
-
1987
- 1987-09-24 JP JP62237134A patent/JP2619415B2/ja not_active Expired - Lifetime
-
1988
- 1988-09-19 US US07/246,196 patent/US4950925A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4950925A (en) | 1990-08-21 |
| JPS6481414A (en) | 1989-03-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0783252B2 (ja) | 半導体集積回路装置 | |
| JPS626369B2 (ja) | ||
| US5296757A (en) | Low-noise output driver having separate supply lines and sequenced operation for transient and steady-state portions | |
| US4291242A (en) | Driver circuit for use in an output buffer | |
| JP2001144603A (ja) | レベルシフタ回路およびそれを含むデータ出力回路 | |
| JPH08111636A (ja) | プッシュプル出力ドライバ回路 | |
| JPH0572771B2 (ja) | ||
| JPH0410157B2 (ja) | ||
| JPH04229714A (ja) | バッファを有する集積回路 | |
| JP2000091900A (ja) | ブ―トストラップ型ｍｏｓドライバ― | |
| JP2619415B2 (ja) | 半導体論理回路 | |
| JPH06103837B2 (ja) | トライステ−ト形出力回路 | |
| JP3028840B2 (ja) | バイポーラトランジスタとｍｏｓトランジスタの複合回路、及びそれを用いた半導体集積回路装置 | |
| KR100259070B1 (ko) | 데이터 출력 버퍼 회로 | |
| US5254885A (en) | Bi-CMOS logic circuit with feedback | |
| JP3553967B2 (ja) | 増速ｃｍｏｓバッファ回路 | |
| JPH0736507B2 (ja) | 半導体論理回路 | |
| JPH02228813A (ja) | バイポーラ・ｍｏｓ論理回路および半導体集積回路 | |
| US5124582A (en) | Bi-cmos circuit with high-speed active pull-down output currents | |
| JPH0677804A (ja) | 出力回路 | |
| US5576639A (en) | BICMOS level shifter of a semiconductor integrated circuit and data output buffer using the same | |
| JPH0139244B2 (ja) | ||
| US5657276A (en) | Output stage for integrated circuits, particularly for electronic memories | |
| JP2570492B2 (ja) | 半導体回路 | |
| JPH0683058B2 (ja) | 出力回路 |