JPH0572771B2 - - Google Patents
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- JPH0572771B2 JPH0572771B2 JP59077665A JP7766584A JPH0572771B2 JP H0572771 B2 JPH0572771 B2 JP H0572771B2 JP 59077665 A JP59077665 A JP 59077665A JP 7766584 A JP7766584 A JP 7766584A JP H0572771 B2 JPH0572771 B2 JP H0572771B2
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- 230000005669 field effect Effects 0.000 claims description 23
- 239000003990 capacitor Substances 0.000 claims description 15
- 230000000295 complement effect Effects 0.000 claims description 5
- 230000000694 effects Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
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- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01714—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by bootstrapping, i.e. by positive feed-back
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
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- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路に関するものであ
り、さらに詳細には、ドライバ回路やプルアツプ
回路として用いる相補型酸化金属半導体
（CMOS）または相補型電界効果トランジスタに
関するものである。
り、さらに詳細には、ドライバ回路やプルアツプ
回路として用いる相補型酸化金属半導体
（CMOS）または相補型電界効果トランジスタに
関するものである。
本発明は、所定の導電型を有するプルアツプ・
トランジスタと、このプルアツプ・トランジスタ
とは反対の導電型を有する別のトランジスタを通
じて、プルアツプ・トランジスタの制御ゲートす
なわち電極に完全に放電する、事前に充電したブ
ートストラツプ・キヤパシタを有するCMOSド
ライバまたはプルアツプ回路を提供するものであ
る。このプルアツプ・トランジスタの制御電極に
電源電圧を与えることにより、放電を開始させる
ために、更に別のトランジスタを使用することが
できる。
トランジスタと、このプルアツプ・トランジスタ
とは反対の導電型を有する別のトランジスタを通
じて、プルアツプ・トランジスタの制御ゲートす
なわち電極に完全に放電する、事前に充電したブ
ートストラツプ・キヤパシタを有するCMOSド
ライバまたはプルアツプ回路を提供するものであ
る。このプルアツプ・トランジスタの制御電極に
電源電圧を与えることにより、放電を開始させる
ために、更に別のトランジスタを使用することが
できる。
出力端子に全電源電圧を与えるため、プルアツ
プ装置および直接ブートストラツプ・キヤパシタ
を含むＮチヤネル電界効果トランジスタを用いた
集積半導体ドライバ回路が、たとえば1973年９月
21日出願の米国特許3872321号に示されている。
本願と同一出願人による1972年12月29日出願の
W.B.ChinおよびT.S.Jenによる米国特許3806738
号には、２個のブートストラツプ・キヤパシタを
必要とするドライバ回路が開示されている。本願
と同一出願人による1974年12月23日出願のC.A.
Priceによる米国特許3988617号には、ブートスト
ラツプ・バイアス電圧が出力端子から分離してい
るが、直流電力を消費する回路が開示されてい
る。また、本願と同一出願人による1976年11月19
日出願のR.W.Knepperによる他の米国特許
4071783号には、全電源電圧信号スウイングを与
えることができるが、増大および減少装置の両方
を必要とし、直流電力を消費し、あまり高性能で
はないドライバ回路が開示されている。1976年７
月28日出願の米国特許4042838号には、２個のブ
ートストラツプ・キヤパシタを有し、その１個は
Ｎチヤネル装置を通じてプルアツプ装置の制御電
極に放電し、出力端子を全電源電圧に駆動するド
ライバ回路が記載されている。
プ装置および直接ブートストラツプ・キヤパシタ
を含むＮチヤネル電界効果トランジスタを用いた
集積半導体ドライバ回路が、たとえば1973年９月
21日出願の米国特許3872321号に示されている。
本願と同一出願人による1972年12月29日出願の
W.B.ChinおよびT.S.Jenによる米国特許3806738
号には、２個のブートストラツプ・キヤパシタを
必要とするドライバ回路が開示されている。本願
と同一出願人による1974年12月23日出願のC.A.
Priceによる米国特許3988617号には、ブートスト
ラツプ・バイアス電圧が出力端子から分離してい
るが、直流電力を消費する回路が開示されてい
る。また、本願と同一出願人による1976年11月19
日出願のR.W.Knepperによる他の米国特許
4071783号には、全電源電圧信号スウイングを与
えることができるが、増大および減少装置の両方
を必要とし、直流電力を消費し、あまり高性能で
はないドライバ回路が開示されている。1976年７
月28日出願の米国特許4042838号には、２個のブ
ートストラツプ・キヤパシタを有し、その１個は
Ｎチヤネル装置を通じてプルアツプ装置の制御電
極に放電し、出力端子を全電源電圧に駆動するド
ライバ回路が記載されている。
従来のブートストラツプ回路のドライバ回路は
直流電力を消費する。駆動動作が高速度でなく効
率もよくなかつた。
直流電力を消費する。駆動動作が高速度でなく効
率もよくなかつた。
本発明の目的は、従来のドライバ回路よりブー
トストラツプ動作が速く、効率の良い改良された
ドライバ回路を提供することにある。このドライ
バ回路は、プルアツプ回路に全ブートストラツプ
電圧を供し、直流電力の損失が無く、小型で、し
かも工程の誤差に影響を受けにくい特徴を有す
る。本発明のCMOSドライバ回路は、第１の電
位点と第２の電位点との間に直列に接続された第
１、第２および第３の電界効果トランジスタＴ
２，Ｔ３，Ｔ４と、第１の電位点と第２の電位点
との間に直列に接続され、その共通接続点が出力
端子に接続された第４および第５の電界効果トラ
ンジスタＴ５，Ｔ８と、第１および第２の電界効
果トランジスタの共通接続点と出力端子との間に
接続されたブートストラツプ・キヤパシタCBと
を有する。第２および第３の電界効果トランジス
タＴ３，Ｔ４の共通接続点は第４の電界効果トラ
ンジスタＴ５の制御電極に接続される。第２の電
界効果トランジスタＴ３は第１、第３、第４およ
び第５の電界効果トランジスタＴ２，Ｔ４，Ｔ
５，Ｔ６と反対の導電型である。第１、第２、第
３および第５の電界効果トランジスタＴ２，Ｔ
３，Ｔ４，Ｔ８の制御電極は第１のデータ信号を
受け取り、上記第４の電界効果トランジスタＴ５
の制御電極は第１のデータ信号と相補的な第２の
データ信号を受け取る。一実施例では、データお
よびデータ端子が、これらのトランジスタの制御
電極に上記第１のデータ信号および第２のデータ
信号を供給するために設けられる。また、本発明
のドライバすなわちプルアツプ回路は、回路内で
発生する相補信号、データにより、動作のための
データ入力端子を１個だけ必要とするよう配置す
ることもできる。この回路はさらに、割込可能パ
ルスの使用により、出力端子にトライステート、
すなわち高インピーダンス状態を与与えることが
できる。
トストラツプ動作が速く、効率の良い改良された
ドライバ回路を提供することにある。このドライ
バ回路は、プルアツプ回路に全ブートストラツプ
電圧を供し、直流電力の損失が無く、小型で、し
かも工程の誤差に影響を受けにくい特徴を有す
る。本発明のCMOSドライバ回路は、第１の電
位点と第２の電位点との間に直列に接続された第
１、第２および第３の電界効果トランジスタＴ
２，Ｔ３，Ｔ４と、第１の電位点と第２の電位点
との間に直列に接続され、その共通接続点が出力
端子に接続された第４および第５の電界効果トラ
ンジスタＴ５，Ｔ８と、第１および第２の電界効
果トランジスタの共通接続点と出力端子との間に
接続されたブートストラツプ・キヤパシタCBと
を有する。第２および第３の電界効果トランジス
タＴ３，Ｔ４の共通接続点は第４の電界効果トラ
ンジスタＴ５の制御電極に接続される。第２の電
界効果トランジスタＴ３は第１、第３、第４およ
び第５の電界効果トランジスタＴ２，Ｔ４，Ｔ
５，Ｔ６と反対の導電型である。第１、第２、第
３および第５の電界効果トランジスタＴ２，Ｔ
３，Ｔ４，Ｔ８の制御電極は第１のデータ信号を
受け取り、上記第４の電界効果トランジスタＴ５
の制御電極は第１のデータ信号と相補的な第２の
データ信号を受け取る。一実施例では、データお
よびデータ端子が、これらのトランジスタの制御
電極に上記第１のデータ信号および第２のデータ
信号を供給するために設けられる。また、本発明
のドライバすなわちプルアツプ回路は、回路内で
発生する相補信号、データにより、動作のための
データ入力端子を１個だけ必要とするよう配置す
ることもできる。この回路はさらに、割込可能パ
ルスの使用により、出力端子にトライステート、
すなわち高インピーダンス状態を与与えることが
できる。
第１図は本発明の基本ドライバすなわちプルア
ツプ回路を示すもので、同回路にはデータ端子が
接続された制御ゲートを有するトランジスタＴ１
を含む。トランジスタ、Ｔ２，Ｔ３，Ｔ４を含む
直列の回路が基準電位の第１および第２の点の間
に接続されており、基準電位の第１の点は、たと
えば＋5Vの正の電圧VHが印加されており、第２
の点は、たとえば接地されいる。データ端子はト
ランジスタＴ２，Ｔ３，Ｔ４の各制御ゲートに接
続している。プルアツプ装置として作動するトラ
ンジスタＴ５は、基準電位の第１の点VHおよび
出力端子VOUTの間に接続され、この出力端子
VOUTには、負荷キヤパシタCLの一方の電極すな
わちプレートが接続されており、このキヤパシタ
のもう一方の電極は接地されているプルダウン回
路は、他のトランジスタ等、適当なスイツチ手段
であればどのようなものでも使用できるが、負荷
キヤパシタCLを選択的に放電させるため、キヤ
パシタCLにまたがつて接続されている。ブート
ストラツプ・キヤパシタCBは、出力端子VOUTか
ら、トランジスタＴ２およびＴ３の間にある共通
の接続点Ａに接続している。トランジスタＴ１
は、基準電位の第１の点VHと、トランジスタＴ
３およびＴ４の間にある共通の接続点Ｂの間に接
続している。トランジスタＴ３は、Ｐチヤネルの
電界効果トランジスタであり、他のトランジス
タ、Ｔ１，Ｔ２，Ｔ４およびＴ５はＮチヤネルの
電界効果トランジスタである。プルアツプ回路の
動作は、データ端子の電圧が高い状態、たとえば
＋5Vであり、データ端子の電圧が低い状態であ
ると、トランジスタＴ２およびＴ４はオンとな
り、トランジスタＴ１，Ｔ３、およびＴ５はオフ
になる。トランジスタＴ２がオンで、トランジス
タＴ３がオフであると、接続点Ａには電源電圧
VHからトランジスタＴ２のスレシヨルド電圧VT
を引いた電圧、すなわち約＋4Vがプリチヤージ
され、端子VOUTの電圧は、好ましくはプルダウ
ン回路を経てアースの方向に引下げられる。デー
タ端子の電圧が低い状態、たとえば接地された状
態で、データ端子の電圧が高い状態であると、ト
ランジスタＴ１，Ｔ３およびＴ５はオンになり、
トランジスタＴ２およびＴ４はオフになる。トラ
ンジスタＴ１がオンであるため、接続点Ｂには電
圧VH−VT（VT：トランジスタＴ１のスレシヨル
ド電圧）がチヤージされ、プルアツプ・トランジ
スタＴ５をオンにする。トランジスタＴ５がオン
になると、出力端子VOUTの電圧、したがつて負
荷キヤパシタCLにまたがる電圧は上昇し始め、
ブートストラツプ動作がブートストラツプ・キヤ
パシタCBを通じて接続点Ａに生じ、接続点Ａの
電圧を約9Vに上昇させる。トランジスタＴ３は
Ｐチヤネル・トランジスタであるため、接続点Ａ
の全電圧はプルアツプ・トランジスタＴ５のゲー
ト電極に通じ、トランジスタＴ５を直線的に導通
させ、出力端子、VOUTの電圧を全電源電圧VHに
上昇させる。この動作の間直流電力は回路中で消
費されることはない。必要があれば、逆の出力を
得るためにデータ端子とデータ端子を入れ替えで
もよい。トランジスタＴ２はＮチヤネルであれ
ば、エンハンス型でも、ゼロ・スレシヨルド型で
も、デイプリーシヨン型でもよい。トランジスタ
Ｔ２を含むＮウエルすなわちポケツトが、中に設
けられたソース／ドレイン−ポケツトのダイオー
ドが逆バイアス状態を保つようバイアスされてい
れば、トランジスタＴ２はＰチヤネル・トランジ
スタであつてもよい。トランジスタＴ２がＰチヤ
ネル・トランジスタである場合は、制御電極すな
わちゲートはデータ端子ではなくデータ端子に接
続される。Ｐチヤネル・トランジスタＴ２は、接
続点Ａを全電源電圧VHにプリチヤージするとい
う利点がある。逆バイアスされた接合を確実にす
るため、Ｐチヤネル・トランジスタＴ３が設けら
れたＮウエルすなわちポケツトは、直接接続点Ａ
に接続される。トランジスタＴ２がＰチヤネル装
置であれば、このトランジスタが設けられたＮウ
エルは、トランジスタＴ３が設けられたＮウエル
と同りでよい。第２図は本発明のトライステート
のドライバすなわちプルアツプ回路を示すもの
で、この回路は自己のデータ信号を発生し、割込
可能パルスVEを使用するものである。端子VEに
おける割込可能パルスが低い状態、たとえば接地
の状態のときは、Ｎチヤネル電界効果トランジス
タＴ６およびＴ７はオフとなり、Ｎチヤネル・プ
ルアツプ・トランジスタＴ５およびＮチヤネル・
プルダウン・トランジスタＴ８は、データ端子に
与えるデータ信号により制御され、Ｐチヤネル・
トランジスタＴ９はオンとなり、接続点Ｃを電圧
VHにチヤージする。データ端子の電圧が低い状
態の場合は、Ｎチヤネル・トランジスタＴ１０お
よびＰチヤネルトランジスタＴ１１はインバータ
として作動し、接続点Ｄにデータ信号を発生し、
この信号はトランジスタＴ２，Ｔ３およびＴ４の
制御電極に与えられる。接続点Ｄにおけるデータ
信号は高い状態であるため、接続点Ａは上記第１
図のドライバ回路に関して説明したのと同様にプ
リチヤージされる。さらに、データ端子が低い状
態であれば、Ｎチヤネル・トランジスタＴ１２は
オフとなり、Ｐチヤネル・トランジスタＴ１３は
オンとなり、トランジスタＴ８の制御ゲートの接
続点Ｃに電圧VHを印加し、実質的に出力端子
VOUTを接地する。データ端子の電圧が高い値に
なつたときは、トランジスタＴ１はオンとなり、
接続点Ｂに接続点Ｃの電圧VHをチヤージし、プ
ルアツプ・トランジスタＴ５をオンにする。トラ
ンジスタＴ５がオンになると、出力端子における
電圧VOUT、したがつて負荷キヤパシタCLにまた
がる電圧は上昇し始め、接続点Ａにおけるブート
ストラツプ動作がブートストラツプ・キヤパシタ
CBを通じて起り、接続点Ａにおける電圧が急速
に電圧VHにスレシヨルド電圧VTを加えた値を十
分に超え、トランジスタＴ５をオーバードライブ
する。このオーバードライブ状態により、上記第
１図のドライバ回路に関して説明したのと同様
に、出力端子VOUTに電源電圧VHを発生させる。
データ端子が高電圧になると、トランジスタＴ１
２はオンとなり、これにより出力端子VOUTが電
圧VHにチヤージされるとプルダウン・トランジ
スタＴ８がオフになる。第２図のドライバ回路を
トライステートにセツトすなわち出力端子VOUT
を高インピーダンスの状態にするには、割込可能
パルスVEを高の状態としてＰチヤネル・トラン
ジスタＴ９をオフに、Ｎチヤネル・トランジスタ
Ｔ６およびＴ７をオンにすると、プルアツプ・ト
ランジスタＴ５およびプルダウン・トランジスタ
Ｔ８がそれぞれオフとなる。
ツプ回路を示すもので、同回路にはデータ端子が
接続された制御ゲートを有するトランジスタＴ１
を含む。トランジスタ、Ｔ２，Ｔ３，Ｔ４を含む
直列の回路が基準電位の第１および第２の点の間
に接続されており、基準電位の第１の点は、たと
えば＋5Vの正の電圧VHが印加されており、第２
の点は、たとえば接地されいる。データ端子はト
ランジスタＴ２，Ｔ３，Ｔ４の各制御ゲートに接
続している。プルアツプ装置として作動するトラ
ンジスタＴ５は、基準電位の第１の点VHおよび
出力端子VOUTの間に接続され、この出力端子
VOUTには、負荷キヤパシタCLの一方の電極すな
わちプレートが接続されており、このキヤパシタ
のもう一方の電極は接地されているプルダウン回
路は、他のトランジスタ等、適当なスイツチ手段
であればどのようなものでも使用できるが、負荷
キヤパシタCLを選択的に放電させるため、キヤ
パシタCLにまたがつて接続されている。ブート
ストラツプ・キヤパシタCBは、出力端子VOUTか
ら、トランジスタＴ２およびＴ３の間にある共通
の接続点Ａに接続している。トランジスタＴ１
は、基準電位の第１の点VHと、トランジスタＴ
３およびＴ４の間にある共通の接続点Ｂの間に接
続している。トランジスタＴ３は、Ｐチヤネルの
電界効果トランジスタであり、他のトランジス
タ、Ｔ１，Ｔ２，Ｔ４およびＴ５はＮチヤネルの
電界効果トランジスタである。プルアツプ回路の
動作は、データ端子の電圧が高い状態、たとえば
＋5Vであり、データ端子の電圧が低い状態であ
ると、トランジスタＴ２およびＴ４はオンとな
り、トランジスタＴ１，Ｔ３、およびＴ５はオフ
になる。トランジスタＴ２がオンで、トランジス
タＴ３がオフであると、接続点Ａには電源電圧
VHからトランジスタＴ２のスレシヨルド電圧VT
を引いた電圧、すなわち約＋4Vがプリチヤージ
され、端子VOUTの電圧は、好ましくはプルダウ
ン回路を経てアースの方向に引下げられる。デー
タ端子の電圧が低い状態、たとえば接地された状
態で、データ端子の電圧が高い状態であると、ト
ランジスタＴ１，Ｔ３およびＴ５はオンになり、
トランジスタＴ２およびＴ４はオフになる。トラ
ンジスタＴ１がオンであるため、接続点Ｂには電
圧VH−VT（VT：トランジスタＴ１のスレシヨル
ド電圧）がチヤージされ、プルアツプ・トランジ
スタＴ５をオンにする。トランジスタＴ５がオン
になると、出力端子VOUTの電圧、したがつて負
荷キヤパシタCLにまたがる電圧は上昇し始め、
ブートストラツプ動作がブートストラツプ・キヤ
パシタCBを通じて接続点Ａに生じ、接続点Ａの
電圧を約9Vに上昇させる。トランジスタＴ３は
Ｐチヤネル・トランジスタであるため、接続点Ａ
の全電圧はプルアツプ・トランジスタＴ５のゲー
ト電極に通じ、トランジスタＴ５を直線的に導通
させ、出力端子、VOUTの電圧を全電源電圧VHに
上昇させる。この動作の間直流電力は回路中で消
費されることはない。必要があれば、逆の出力を
得るためにデータ端子とデータ端子を入れ替えで
もよい。トランジスタＴ２はＮチヤネルであれ
ば、エンハンス型でも、ゼロ・スレシヨルド型で
も、デイプリーシヨン型でもよい。トランジスタ
Ｔ２を含むＮウエルすなわちポケツトが、中に設
けられたソース／ドレイン−ポケツトのダイオー
ドが逆バイアス状態を保つようバイアスされてい
れば、トランジスタＴ２はＰチヤネル・トランジ
スタであつてもよい。トランジスタＴ２がＰチヤ
ネル・トランジスタである場合は、制御電極すな
わちゲートはデータ端子ではなくデータ端子に接
続される。Ｐチヤネル・トランジスタＴ２は、接
続点Ａを全電源電圧VHにプリチヤージするとい
う利点がある。逆バイアスされた接合を確実にす
るため、Ｐチヤネル・トランジスタＴ３が設けら
れたＮウエルすなわちポケツトは、直接接続点Ａ
に接続される。トランジスタＴ２がＰチヤネル装
置であれば、このトランジスタが設けられたＮウ
エルは、トランジスタＴ３が設けられたＮウエル
と同りでよい。第２図は本発明のトライステート
のドライバすなわちプルアツプ回路を示すもの
で、この回路は自己のデータ信号を発生し、割込
可能パルスVEを使用するものである。端子VEに
おける割込可能パルスが低い状態、たとえば接地
の状態のときは、Ｎチヤネル電界効果トランジス
タＴ６およびＴ７はオフとなり、Ｎチヤネル・プ
ルアツプ・トランジスタＴ５およびＮチヤネル・
プルダウン・トランジスタＴ８は、データ端子に
与えるデータ信号により制御され、Ｐチヤネル・
トランジスタＴ９はオンとなり、接続点Ｃを電圧
VHにチヤージする。データ端子の電圧が低い状
態の場合は、Ｎチヤネル・トランジスタＴ１０お
よびＰチヤネルトランジスタＴ１１はインバータ
として作動し、接続点Ｄにデータ信号を発生し、
この信号はトランジスタＴ２，Ｔ３およびＴ４の
制御電極に与えられる。接続点Ｄにおけるデータ
信号は高い状態であるため、接続点Ａは上記第１
図のドライバ回路に関して説明したのと同様にプ
リチヤージされる。さらに、データ端子が低い状
態であれば、Ｎチヤネル・トランジスタＴ１２は
オフとなり、Ｐチヤネル・トランジスタＴ１３は
オンとなり、トランジスタＴ８の制御ゲートの接
続点Ｃに電圧VHを印加し、実質的に出力端子
VOUTを接地する。データ端子の電圧が高い値に
なつたときは、トランジスタＴ１はオンとなり、
接続点Ｂに接続点Ｃの電圧VHをチヤージし、プ
ルアツプ・トランジスタＴ５をオンにする。トラ
ンジスタＴ５がオンになると、出力端子における
電圧VOUT、したがつて負荷キヤパシタCLにまた
がる電圧は上昇し始め、接続点Ａにおけるブート
ストラツプ動作がブートストラツプ・キヤパシタ
CBを通じて起り、接続点Ａにおける電圧が急速
に電圧VHにスレシヨルド電圧VTを加えた値を十
分に超え、トランジスタＴ５をオーバードライブ
する。このオーバードライブ状態により、上記第
１図のドライバ回路に関して説明したのと同様
に、出力端子VOUTに電源電圧VHを発生させる。
データ端子が高電圧になると、トランジスタＴ１
２はオンとなり、これにより出力端子VOUTが電
圧VHにチヤージされるとプルダウン・トランジ
スタＴ８がオフになる。第２図のドライバ回路を
トライステートにセツトすなわち出力端子VOUT
を高インピーダンスの状態にするには、割込可能
パルスVEを高の状態としてＰチヤネル・トラン
ジスタＴ９をオフに、Ｎチヤネル・トランジスタ
Ｔ６およびＴ７をオンにすると、プルアツプ・ト
ランジスタＴ５およびプルダウン・トランジスタ
Ｔ８がそれぞれオフとなる。
上記のドライバ回路は、トライステート状態を
作り出すCMOSブートストラツプ・ドライバ、
すなわちプルアツプ回路であることがわかる。こ
の回路は、Ｐチヤネル・プルアツプ装置を用いた
ドライバ回路と比較して顕著な利点を有する。ホ
ールと電子の移動度の減少により、Ｐチヤネル・
プルアツプ装置、すなわちトランジスタの大きさ
は、大負荷業務では非常に大きくなる。ブートス
トラツプＮチヤネル・プルアツプ装置は、一定面
積当たりの移動度々よびドライブ能力が高く、そ
のため論理信号を操作することにより遭遇するキ
ヤパシタンスが小さくなる。さらに、Ｐチヤネ
ル・プルアツプ装置は、送信線反射および電源の
はね返りにより、オフ・チツプ・ドライバに好ま
しくないラツチアツプ現象を生ずるおそれがあ
る。また、本発明の回路は、たとえば負の電源電
圧を使用し、開示のトランジスタを逆の導電型の
トランジスタに置換することにより修正すること
ができることが容易に理解できる。
作り出すCMOSブートストラツプ・ドライバ、
すなわちプルアツプ回路であることがわかる。こ
の回路は、Ｐチヤネル・プルアツプ装置を用いた
ドライバ回路と比較して顕著な利点を有する。ホ
ールと電子の移動度の減少により、Ｐチヤネル・
プルアツプ装置、すなわちトランジスタの大きさ
は、大負荷業務では非常に大きくなる。ブートス
トラツプＮチヤネル・プルアツプ装置は、一定面
積当たりの移動度々よびドライブ能力が高く、そ
のため論理信号を操作することにより遭遇するキ
ヤパシタンスが小さくなる。さらに、Ｐチヤネ
ル・プルアツプ装置は、送信線反射および電源の
はね返りにより、オフ・チツプ・ドライバに好ま
しくないラツチアツプ現象を生ずるおそれがあ
る。また、本発明の回路は、たとえば負の電源電
圧を使用し、開示のトランジスタを逆の導電型の
トランジスタに置換することにより修正すること
ができることが容易に理解できる。
第１図は本発明の基本回路を示す。第２図はト
ライステート出力を得るための、本発明の基本回
路を示す。 Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６，Ｔ７，
Ｔ８，Ｔ９，Ｔ１０，Ｔ１１，Ｔ１２，Ｔ１３…
…トランジスタ、CL……インピーダンス、CB…
…キヤパシタ。
ライステート出力を得るための、本発明の基本回
路を示す。 Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６，Ｔ７，
Ｔ８，Ｔ９，Ｔ１０，Ｔ１１，Ｔ１２，Ｔ１３…
…トランジスタ、CL……インピーダンス、CB…
…キヤパシタ。
Claims (1)
- 【特許請求の範囲】 １ 第１の電位点と第２の電位点との間に直列に
接続された第１、第２および第３の電界効果トラ
ンジスタＴ２，Ｔ３，Ｔ４と、 上記第１の電位点と第２の電位点との間に直列
に接続され、その共通接続点が出力端子に接続さ
れた第４および第５の電界効果トランジスタＴ
５，Ｔ８と 上記第１および第２の電界効果トランジスタの
共通接続点と上記出力端子との間に接続されたブ
ートストラツプ・キヤパシタCBとを有し、 上記第２および第３の電界効果トランジスタＴ
３，Ｔ４の共通接続点は上記第４の電界効果トラ
ンジスタＴ５の制御電極に接続され、 上記第２の電界効果トランジスタＴ３は上記第
１、第３、第４および第５の電界効果トランジス
タＴ２，Ｔ４，Ｔ５，Ｔ６と反対の導電型であ
り、 上記第１、第２、第３および第５の電界効果ト
ランジスタＴ２，Ｔ３，Ｔ４，Ｔ８の制御電極は
第１のデータ信号を受け取り、 上記第４の電界効果トランジスタＴ５の制御電
極は上記第１のデータ信号と相補的な第２のデー
タ信号を受け取ることを特徴とするCMOSドラ
イバ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/508,999 US4542310A (en) | 1983-06-29 | 1983-06-29 | CMOS bootstrapped pull up circuit |
| US508999 | 1983-06-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6010812A JPS6010812A (ja) | 1985-01-21 |
| JPH0572771B2 true JPH0572771B2 (ja) | 1993-10-13 |
Family
ID=24024915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59077665A Granted JPS6010812A (ja) | 1983-06-29 | 1984-04-19 | ドライバ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4542310A (ja) |
| EP (1) | EP0130273B1 (ja) |
| JP (1) | JPS6010812A (ja) |
| DE (1) | DE3478175D1 (ja) |
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- 1983-06-29 US US06/508,999 patent/US4542310A/en not_active Expired - Lifetime
-
1984
- 1984-02-20 EP EP84101728A patent/EP0130273B1/en not_active Expired
- 1984-02-20 DE DE8484101728T patent/DE3478175D1/de not_active Expired
- 1984-04-19 JP JP59077665A patent/JPS6010812A/ja active Granted
Patent Citations (1)
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Also Published As
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| EP0130273A2 (en) | 1985-01-09 |
| EP0130273B1 (en) | 1989-05-10 |
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