JPS6010812A - ドライバ回路 - Google Patents

ドライバ回路

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JPS6010812A
JPS6010812A JP59077665A JP7766584A JPS6010812A JP S6010812 A JPS6010812 A JP S6010812A JP 59077665 A JP59077665 A JP 59077665A JP 7766584 A JP7766584 A JP 7766584A JP S6010812 A JPS6010812 A JP S6010812A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路に関するものであり、さらに
詳細には、ドライバ回路やプルアップ回路として用いる
相補型酸化金属半導体（ＣＭＯ８）または相補型電界効
果トランジスタに関するものである。
本発明は、所定の導電型を有するプルアップ・トランジ
スタと、このプルアップ・トランジスタとは反対の導電
型を有する第２のトランジスタを通じて、プルアップ・
トランジスタの制御ゲートすなわち電極に完全に放電す
る、事前に充電したブーストラップ・キャパシタを有す
るＣＭＯＳドライバまたはプルアップ回路を提供するも
のである。このプルアップ・トランジスタの制御電極に
電源電圧を与えることにより、放電を開始させるために
、第３のトランジスタを使用することができる。
〔従来技術〕
出力端子に全電源電圧を与えるため、プルアップ装置お
よび直接プートストラップ・キャパシタを含むＮチャイ
ルミ界効果トランジスタを用いだ集積半導体ドライバ回
路が、たとえば１９７３年９月２１日出願の米国特許３
８７２３２１号に示されている。本願と同一出願人によ
る１９７２年１２月２９日出願のＷ、Ｂ　、Ｃｈｉｎお
よびＴ’、Ｓ。
Ｊｅｎ　による米国特許３８０６７３８号には、２個の
ブートストラップ・キャパシタを必要とするドライバ回
路が開示されている。本願と同一出願人による１９７４
年１２月２６日出願のＣ，Ａ。
Ｐｒ１ｃｅによる米国特許３９８８６１７号には、プー
トストラップ・バイアス電圧が出力端子から分離してい
るが、直流電力を消費する回路が開示されている。また
、本願と同一出願人による１９７６年１１月１９日出願
のＲ，Ｗ、Ｋｎｅｐｐｅｒによる他の米国特許４０７１
７８５号には、全電源電圧信号スウィングを与えること
ができるが、増大および減少装置の両方を必要とし、直
流電力を消費し、あまり高性能ではないドライバ回路が
開示されている。１９７６年７月２８日出願の米国特許
４０４２８３８号には、２個のブートストラップ・キャ
パシタを有し、その１個けＮチャネル装置を通じてプル
アップ装置の制御電極に放電し、出力端子を全電源電圧
に駆動するドライバ回路が記載されている。
〔発明が解決しようとする問題点〕
従来のプートストラップ回路のドライバ回路は直流電力
を消費する。駆動動作が高速度でなく効率もよくなかっ
た。
〔問題を解決するための手段〕
本発明の目的は、従来のドライバ回路よりプートストラ
ップ動作が速く、効率の良い改良された　。
ドライバ回路を提供することにある。とのドライバ回路
は、プルアップ回路に全プートストラップ電圧を供給し
、直流電力の損失が無く、小型で、しかも工程の誤差に
影響を受けにくい特徴を有する。本発明の方法によれば
、所与の導電型を有するプルアップ−トランジスタと、
このプルアップ・トランジスタとは反対の導電型を有す
る第２のトランジスタを通じて、プルアップ・トランジ
スタの制御ゲートすなわち電極に放電するブートストラ
ップ・キャパシタを有する改良されたＣＭＯＳドライバ
すなわちプルアップ回路が提供される。
さらに明確にのべれば、このプルアップ回路は出力端子
と、基準電位の１点との間に接続した所定の導電型の第
１の電界効果トランジスタと、この基準電位の１点と、
第１のトランジスタの制御ゲートの間に接続した、直列
に配置した第２および第３のトランジスタを含み、第６
のトランジスタは第１のトランジスタと反対の導電型を
有し、第２のトランジスタと第１のトランジスタの制御
ゲートとの間に配置されている。ブートストラップ・キ
ャパシタは、第２および第３のトランジスタの間の共通
点と、出力端子との間に接続されている。第４の電界効
果トランジスタは、直列に配置しだ第２および第３のト
ランジスタと並列に配置され、基準電位の第１の点から
電圧を第１のトランジスタの制御ゲートに供給する。第
５のトランジスタは、第１のトランジスタの制御ゲート
に放電するため、第１のトランジスタの制御ゲートを基
準電位の第２の点に選択的に接続するよう設けられてい
る。データおよびデータ端子は、これらのトランジスタ
の制御ゲートに制御パルスを供給するために設けられて
いる。また、本発明のドライバすなわちプルアップ回路
は、回路内で発生する相補信号、データにより、動作の
だめのデータ入力端子を１個だけ必要とするよう配置す
ることもできる。この回路はさらに、割込可能パルスの
使用により、出力端子にトライステート、すなわち高イ
ンピーダンス状態を与えることができる。
〔実施例〕
第１図は本発明の基本ドライバすなわちプルアップ回路
を示すもので、同回路にはデータ端子が接続された制御
ゲートを有する第１のトランジスタＴ１を含む。第２、
第３、第４のトランジスタ、Ｔ２．Ｔ３、Ｔ４を含む直
列の回路が基準電位の第１および第２の点の間に接続て
れておυ、基準電位の第１の点は、たとえば＋５ｖの正
の電圧ｖＨが印加されておシ、第２の点は、たとえば接
地されている。データ端子はトランジスタＴ２、Ｔ３、
Ｔ４の各制御ゲートに接続している。プルアップ装置と
して作動する第５のトランジスタＴ５は、基準電位の第
１の点Ｖ　および出力端子Ｖ。ＵＴの間に接続され、こ
の出力端子■。ＵＴには、負荷キャパシタＣの一方の電
極すなわちプレートが接り 続されておシ、このキャパシタのもう一方の電極は接地
されている。プルダウン回路は、他のトランジスタ等、
適当なスイッチ手段であればどのようなものでも使用で
きるが、負荷キャパシタＣＬをッ選゛択ｊ的に放電させ
るため、キャパシタＣＬにまたがって接続されている。
ブートストラップ−キャパシタＣは、出力端子■。ＵＴ
から、第２おより び第３のトランジスタＴ２およびＴ３の間にある共通の
接続点Ａに接続している。第１のトランジスタＴ１は、
基準電位の第１の点ｖＨと、第６および第４のトランジ
スタＴ３およびＴ４の間にめる共通の接続点Ｂの間に接
続している。第３０トランジスタＴ３は、Ｐチャネルの
電界効果トランジスタであり、他のトランジスタ、ＴＩ
、Ｔ２、Ｔ４およびＴ５はＮチャネルの電界効果トラン
ジスタである。プルアップ回路の動作では、データ端子
の電圧が高い状態、たとえば＋５Ｖであり、データ端子
の電圧が低い状態であると、トランジスタＴ２およびＴ
４はオンとなシ、トランジスタＴ１、Ｔ３、およびＴ５
はオフになる。トランジスタＴ２がオンで、トランジス
タＴ６がオフであると、接続点Ａには電源電圧ＶＨから
トランジスタＴ２の立上り電圧ＶＴを引いた電圧、すな
わち約十′４Ｖがプリチャージされ、端子Ｖ。ＵＴの電
圧は、好ましくはプルダウン回路を経てアースの方向に
引下げられる。データ端子の電圧が低い状態、　）たと
えば接地された状態で、データ端子の電圧が高い状態で
あると、トランジスタＴＩ、Ｔ３およびＴ５はオンにな
シ、トランジスタＴ２およびＴ４はオフになる。トラン
ジスタＴ１がオンであるため、接続点Ｂには電圧ＶＨＶ
Ｔ　（ＶＴ　：　）ランジスタＴ１の立上ｐ電圧）がチ
ャージされ、プルアップ−トランジスタＴ５をオンにす
る。トランジスタＴ５がオンになると、出力端子Ｖ。Ｕ
Ｔの電圧、したがって負荷キャパシタＣＬＫまたがる電
圧は上昇し始め、ブートストラップ動作がブートストラ
ップ・キャパシタＣＢを通じて接続点Ａに生じ、接続点
Ａの電圧を約９ｖに上昇させる。
トランジスタＴ３はＰチャネル・トランジスタであるた
め、接続点Ａの全電圧はプルアップ・トランジスタＴ５
のゲート電極に通じ、トランジスタＴ５を直線的に導通
させ、出力端子”ＯＵＴの電圧を全電源電圧ｖＨに上昇
させる。この動作の間直流電力は回路中で消費されるこ
とはない。必要があれば、逆の出力を得るためにデータ
端子とデータ端子を入れ替えでもよい。第２のトランジ
スタＴ２はＮチャネルであれば、エンハンス型でも、ゼ
ロ・スレショルド型でも、ディプリーション型でもよい
。トランジスタＴ２を含むＮウェルすなわちポケットが
、中に設けられたポケット・ダイオードへのソース／ド
レインが逆バイアス状態を保つようバイアスされていれ
ば、トランジスタＴ２はＰチャネル・トランジスタであ
ってもよい。
トランジスタＴ２がＰチャネル・トランジスタである場
合は、制御電極すなわちゲートはデータ端子ではなくデ
ータ端子に接続される。Ｐチャネル・トランジスタＴ２
は、接続点Ａを全電源電圧ｖＨにプリチャージするとい
う利点がある。逆バイアスされた接合を確実にするため
、Ｐチャネル・トランジスタＴ６が設けられたＮウェル
すなわちポケットは、直接接続点Ａに接続される。トラ
ンジスタＴ２がＰチャネル装置であれば、このトランジ
スタが設けられ九Ｎウェルは、トランジスタＴ６が設け
られたＮウェルと同じでよい。第２図は本発明のトライ
、ステートのドライバすなわちプルアップ回路を示すも
ので、この回路は自己のデータ信号を発生し、割込可能
パルスＶ。を使用するものである。端子Ｖ。における割
込可能パルスが低い状態、たとえば接地の状態のときは
、Ｎチャネル電界効果トランジスタＴ６およびＴ７はオ
フとなυ、Ｎチャネル・プルアップ拳トランジスタＴ５
およびＮチャネル・プルダウン・トランジスタＴ８は、
データ端子に与えるデータ信号にょシ制御され、Ｐチャ
ネル・トランジスタＴ９はオンとなり、接続点Ｃを電圧
ｖＨにチャージする。データ端子の電圧が低い状態の場
合は、Ｎチャネル・トランジスタＴ１０およびＰチャネ
ルトランジスタＴ１１はインバータとして作動し、接続
点りにデータ信号を発生し、この信号はトランジスタＴ
２、Ｔ３およびＴ４の制御電極に与えられる。
接続点りにおけるデータ信号は高い状態であるため、接
続点Ａは上記第１図のドライバ回路に関して説明したの
と同様にプリチャージされる。さらに、データ端子が低
い状態であれば、Ｎチャネル・トランジスタＴＩ２はオ
フとなり、Ｐチャネル−トランジスタＴ１３はオンとな
り、トランジスタＴ８の制御ゲートへの接続点Ｃに電圧
■　を印加し、実質的に出力端子Ｖ。ＵＴを接地する。
データ端子の電圧が高い値になったときは、第１のトラ
ンジスタＴ１はオンとなＱ、接続点Ｂに接続点Ｃの電圧
ｖＨをチャージし、プルアップ番トランジスタＴ５をオ
ンにする。トランジスタＴ５がオンになると、出力端子
における電圧Ｖ　、したＵＴ かって負荷キャパシタＣＬにまたがる電圧は上昇し始め
、接続点Ａにおけるプートストラップ動作がプートスト
ラップ・キャパシタＣＢを通じて起り、接続点Ａにおけ
る電圧が急速に電圧ｖＨに立上り電圧ＶＴを加えた値を
十分に超え、トランジスタＶ５をオーバードライブする
。とのオーバードライブ状態により、上記第１図のドラ
イバ回路に関して説明したのと同様に、出力端子Ｖ。Ｕ
Ｔに電源電圧Ｖ　を発生させる。データ端子が高電圧に
なると、トランジスタＴＩ２はオンとなり、とれにより
出力端子Ｖ。ＵＴが電圧ＶＨにチャージされるとプルダ
ウン−トランジスタＴ８がオフになる。第２図のドライ
バ回路をトライステートにセ　。
ットすなわち出力端子Ｖ。ＵＴを高インピーダンスの状
態にするには、割込可能パルスＶ　を高の状態としてＰ
チャネル学トランジスタＴ９をオフに、Ｎチャネル・ト
ランジスタＴ６およびＴ７をオンにすると、プルアップ
・トランジスタＴ５およびプルダウン・トランジスタＴ
８がそれぞれオフとなる。
〔発明の効果〕
上記のドライバ回路は、トライステート状態を作シ出す
ＣＭＯＳプートストラップ・ドライバ、すなわちプルア
ップ回路であることがわかる。この回路は、Ｐチャイル
・プルアップ装置を用いたドライバ回路と比較して顕著
外利点を有する。ホールと電子の移動度の減少により、
Ｐチャネル・プルアップ装置、す橙わちトランジスタの
大きさは、大負荷業務では非常に大きくなる。プートス
トラップＮチャネル・プルアップ装置は、一定面積車た
りの移動度およびドライブ能力が高く、そのだめ論理信
号を操作することにより遭遇するキャパシタンスが小さ
くなる。さらに、Ｐチャネル・プルアップ装置は、送信
線反射および電源のはね返りによシ、オフ・チップ・ド
ライノ（に好ましくないラッチアップ現象を生ずるおそ
れがある。
また、本発明の回路は、たとえば負の電源電圧を使用し
、開示のトランジスタを逆の導電型のトランジスタに置
換することにより修正することかできることが容易に理
解できる。
【図面の簡単な説明】
第１図は本発明の基本回路を示す。 第２図はトライステート出力を得るための、本発明の基
本回路を示す。 Ｔ１、Ｔ２、Ｔ６、Ｔ４、Ｔ５、Ｔ６、Ｔ７、Ｔ８、Ｔ
９、Ｔ１０、Ｔ１１、ＴＩ２、Ｔ１３・・・・トランジ
スタ、Ｃ・・・インピーダンス、Ｃ３ｂ ・・・キャパシタ。 出願人インターカフ町ルレ・ビジネス・マシーンズ・コ
ーポレーション代理人　弁理士　山　本　仁　朗 （外１名）

Claims (1)

    【特許請求の範囲】
  1. 第１の基準電位と出力端子の間に接続された第１の電界
    効果トランジスタと、上記出力端子と第２の基準電位の
    間に接続されたインピーダンスと、１端が上記第１のト
    ランジスタの制御電極に接続された第２の電界効果トラ
    ンジスタと、上記第２のトランジスタの他端と上記第１
    の基準電位との間に挿入された第３の電界効果トランジ
    スタと、上記第２及び第６の電界効果トランジスタの間
    の接続点と上記出力端子との間に挿入されたキャパシタ
    と、上記の第１、第２及び第３の電界効果トランジスタ
    の制御電極に電圧を選択的に与える入力手段とを有し、
    上記の第２のトランジスタは上記第１及び第６のトラン
    ジスタとは反対の型の導電性をもつことを特徴とするド
    ライバ回路。
JP59077665A 1983-06-29 1984-04-19 ドライバ回路 Granted JPS6010812A (ja)

Applications Claiming Priority (2)

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US508999 1983-06-29
US06/508,999 US4542310A (en) 1983-06-29 1983-06-29 CMOS bootstrapped pull up circuit

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JPS6010812A true JPS6010812A (ja) 1985-01-21
JPH0572771B2 JPH0572771B2 (ja) 1993-10-13

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EP (1) EP0130273B1 (ja)
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