JPH01815A

JPH01815A - Ｂｉｆｅｔ論理回路

Info

Publication number: JPH01815A
Application number: JP63-58562A
Authority: JP
Inventors: デニス・クラーク・バンカー; アレン・ハーヴエイ・ダンスキイ; ジヤツク・オーサー・ドーラー; ワルター・スタンレイ・クララ; フランク・ミツチエル・マーシイ; ステイブン・ジヨン・ジイル; アドリアン・ズーカーマン
Original assignee: インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン
Priority date: 1987-03-16
Filing date: 1988-03-14
Publication date: 1989-01-05
Anticipated expiration: 2011-10-30

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】Ａ、産業上の利用分野本発明は一般に半導体集積論理回路に関し、より具体的
にはスイッチングが迅速で電力消費量が少ないＢＩＦＥ
Ｔ論理回路に関する。

Ｂ、従来技術半導体加工技術の進歩により、単一チ、ツブＬに多数の
能動素子が製造できるようになった。７（イポーラ・ト
ランジスタは、スイッチング速度が速く、単位負荷当り
の遅延が少なく、電流利得が高いので大きな容量性負荷
をドライブできるために、こうしたチップ用の好ましい
能動素子である。具体的に言うと、遷移時間中に、バイ
ポーラ電流利得によって容量性負荷の迅速な充電と放電
が可能であり、そのためにスイッチング速度が速く、か
つファンアウト遅延が少ない。

しかし、電流消費量が大きいため、２万個以上の回路を
備えたバイポーラ・チップの設計ができない。現在得ら
れる２、３の低電力（２００マイクロワット未満）バイ
ポーラ回路は低速であり、また抵抗値が高いために実施
が難しい。

電力消費量の問題を軽減するために、現在、電力消費量
の少ないＣＦＥＴ　（相補型電界効果トランジスタ）回
路をバイポーラ・プッシュプル・ドライバ出力回路と組
み合わせて使った論理機能が設計されつつある。この組
合せはＢｔＦＥＴ回路またはＢＩＣＭＯ８回路とも呼ば
れ、ＦＥＴ（電界効果トランジスタ）の高い耐雑音性、
高い入力インピーダンス、および小さな電力消費量とい
った特性を利用して実際の論理機能を実行し、同時にバ
イポーラ・ドライバ出力回路を使ってＦＥＴの低い相互
フンダクタンスと不十分な高容量性負荷ドライブ能力を
軽減している。

通常のＣＦＥＴ論理回路は、並列または直列に接続され
た１個または複数のＮ型ＦＥＴに接続された、直列また
は並列に接続された１個または複数のＰ型ＦＥＴを利用
している。各入力線は、別のＰ型ＦＥＴのゲートおよび
別のＮ型ＦＥＴのゲートに接続されている。このＣＦＥ
Ｔ論理回路からの出力線は、出力線上のソース電流に接
続された第１のバイポーラ・トランジスタのドライブ・
ベース電流および出力線からのシンク電流に接続された
第２のバイポーラ・トランジスタのドライブ・ベース電
流に接続されている。

従来技術のこの型式の大部分の回路では、Ｎ型ＦＥＴが
出力線と第２のトランジスタのベースとの間に接続され
ている。この接続が、Ｐ型ＦＥＴを介した電源へのＮ型
ＦＥＴ接続とあいまって、第２のバイポーラ・トランジ
スタにベース電流を供給し、それによって、これらＮ型
ＦＥＴが導通状態のとき、出力線から電流をシンクする
。たとえば、米国特許第４８１６１４６号を参照のこと
。

Ｃ９発明が解決しようとする問題点しかし、出力線をたとえば３ボルトの高電圧から接地電
圧に近い低電圧に切り換える間、上記の回路接続は、最
初出力線上で約０．７ボルトまで速い電圧降下を起こし
、続いて０．７ボルトから接地電圧付近まで非常にゆっ
くりした電圧降下を起こすことがわかってきた。この遅
い電圧降下期間は、電流をシンクする第２のバイポーラ
・トランジスタに対するベース電流が、Ｐ型ＦＥＴが導
通を停止した後、すでに初期の速い電圧降下中にその容
量性電荷の大部分をシンクしてしまった出力線から実際
に来ていることによるものである。

要するに、出力電圧が約０．７ボルトまで降下するとき
、電流をシンクする第２のトランジスタのベースも（ベ
ースから出力線に接続されたＮ型ＦＥＴがオンであり、
Ｎ型ＦＥＴのソースはそのドレインよりも高い電圧を持
っていないので）、０．７ボルトに降下する。したがっ
て、この第２のトランジスタはオフになり、（ＶＢＥが
０．７ボルトより低いと、トランジスタを導通状態に維
持するのに不十分である）、コレクタ電流をゼロにさせ
る。すなわち、出力線が降下するとき、第２のトランジ
スタももはや出力線の容量性電流に対するシンクとなら
ず、出力電圧は０．７ボルトより低く迅速に降下し続け
ることができない。したがって、出力線上で残りの容量
性電荷をシンクして出力線を接地電位近くまで降下させ
るために、回路は第２のバイポーラ・トランジスタを通
過する漏れ電流に頼らなければならない。

この０．７ボルトから接地電位への遅い出力線の電圧降
下のため、この遅い電圧降下の一部分の間、Ｐ型ＦＥＴ
もＮ型ＦＥＴも次のＣＦＥＴ回路中で導通状態となり、
ＶＣＣと大地の間に低インピーダンス接続をもたらすの
で、この回路の出力線は、閾値の低いＣＦＥＴ回路をド
ライブするには適していない。この点に関して、通常の
Ｎ型ＦＥＴの０．４ボルトのＶ。Ｓ閾値よりも高く、通
常のＰ型ＦＥＴの０．６ボルトのＶＧＳ閾値よりも低い
電圧範囲では、どちらのデバイスも導通状態になる。

したがって、この０．４−０．Ｅｉボルトの範囲で遅い
電圧降下が起こるとき、出力線でドライブされているＣ
ＦＥＴ回路の電力損が大きくなる。

その上、従来技術による上記の型式の大部分のＢ　Ｉ　
ＦＥＴ回路は、その論理機能を実施するために、バイポ
ーラ・トランジスタ２個と、回路ファンインの少なくと
も３倍のＦＥＴと、さらにＦＥＴ１個を必要とする。し
かし、回路のファンインが大きくなるにつれ、こうした
回路用の能動デバイスの数がとてつもなく多くなる。

本発明は、上記の問題、特に高速スイッチングを達成す
ることを意図したものである。

Ｄ８問題点を解決するための手段簡単に言うと、本発明は、電源と基準電位との間に直列
に結合した第１導電型の第１ＦＥＴ回路および第２導電
型の第２ＦＥＴ回路を含む入力論理回路の上記結合点と
上記結合点と反対側の上記第２ＦＥＴ回路の回路点とを
プッシュプル・バイポーラ・トランジスタに結合するよ
うにしたＢＩＦＥＴ論理回路であって、上記電源を上記
結合点に結合する抵抗手段を設けたＢ　Ｉ　ＦＥＴ論理
回路に関するものである。したがって、第２ＦＥＴ回路
が導通してプツシニブル回路の電流シンク・バイポーラ
・トランジスタを駆動し、出力線電流のシンクが開始さ
れて出力線の電圧が降下した後でも、上記抵抗手段およ
び第２ＦＥＴ回路を介して電流シンク・バイポーラ・ト
ランジスタに駆動電流が与えられ、したがって出力線の
プル・ダウンが加速されて高速スイッチングを得ること
ができる。

Ｅ、実施例第１図に本発明の一実施例を構成図の形で示す。

第１図の回路は、２本の入力線１０．１２および出力線
１４を含んでいる。反転機能を実施する場合は、入力線
を１本だけ使うことに留意されたい。

ＣＦＥＴ論理回路１６（通常はＣＭＯ８回路）は、２本
の入力線１０と１２から信号を受は取って、入力線１０
および１２上の信号の値に応じて、線１８上に第１の制
御信号を、また線２０上に第２の制御信号を生成する。

この回路１６は、さらに第１の信号線１８が第１の所定
の値の範囲内にある場合は出力線１４に電流をドライブ
し、また第２の信号線２０が第２の所定の値の範囲内に
ある場合は出力線１４から電流をシンクするための、バ
イポーラ・トランジスタからなるプッシュプル回路２２
を含んでいる。この回路１６は、さらに線２５を介して
ＦＥＴ論理回路１６に接続され線２７を介してプッシュ
プル回路２２に接続された電源２４と、所定の極性をも
つ電流を線２８、ＣＦＥＴ論理回路を介して第２の制御
線２０に供給するように電源を接続するための抵抗手段
２６とを含んでいる。この線２８からの電流により、プ
ッシュプル回路２２は、出力線１４の電圧が降下した後
でも、出力線１４から電流をシンクする。

ＦＥＴ論理回路１６は、たとえばＮＡＮＤ機能、ＮＯＲ
機能、反転機能、ＡＮＤ−ＯＲ反転機能、０Ｒ−ＡＮＤ
反転機能など様々な論理機能を実施するのに利用できる
。本発明の効果をさらに例示するために、本発明を限定
するものとしてではなく、ＮＡＮＤ論理回路１６に関し
て本発明について論じることにする。

第２図を参照すると、ＮＡＮＤ機能がＦＥＴ論理回路１
６で実施されている。このＮＡＮＤ機能は、２本の入力
線が第１の１組の所定の値をとるとき、第１の制御線１
８上に第１の所定の値の範囲をとる第１の制御信号を生
成するように、第１の入力線１０と第２の入力線１２を
ある導電型の第１組のＦＥＴ３０と３２のゲートに接続
することによって得られる。第１の入力線１０と第２の
入力線にはまた、２本の入力線１０と１２が第２の１組
の所定の値をとるとき、第２の制御線２０上に第２の所
定の値の範囲をとる第２の制御信号を生成するように、
別の導電型の第２の１組のＦＥＴ３４と３６のゲートに
接続されている。抵抗手段２６は、この場合は単なる抵
抗であり、電源と、第２組のＦＥＴのうち少なくとも１
つのＦＥＴ（この構成ではＦＥＴ３４）のドレインまた
はソースとの間に接続されている。

第２図に示した特定の実施例では、第１組のＦＥＴ３０
と３２は、並列回路として接続された少なくとも２つの
Ｐ型ＦＥＴを含んでいる。この並列回路の一端は電源バ
ス２４に接続され、他端は第１の制御線１８に接続され
ている。入力線１゜と１２はそれぞれ異なるＰ型ＦＥＴ
のゲートに接続されている。第２組のＦＥＴは、直列回
路として接続された少なくとも２つのＮ型ＦＥＴ３４と
３６を含んでいる。この直列回路の１端は第１の制御線
１８に接続され、他端は第２の制御線２゜に接続されて
いる。入力線１０と１２はそれぞれ異なるＮ型ＦＥＴの
ゲートに接続されている。

論理回路１６は、さらに第１の制御線１．８がその第１
の値の範囲内にあるとき、第２の制御線２０をプッシュ
プル回路２２中で電流がシンクするのを妨げるのに充分
な値にするフィードバック回路４０を含んでいる。論理
回路１６は、さらに第２の制御線２０がその第２の所定
の値の範囲内にあるとき、フィードバック回路４ｏが動
作するのを妨げる手段４２を含んでいる。第２図に示し
た実施例では、フィードバック回路４０は、単に第２の
制御線２０と防止手段４２の間に接続されたＮ型ＦＥＴ
４１によって実施されている。防止手段４２は、単にそ
のゲートとドレインが互いに接続されてダイオードを形
成し、かつそのソースが接地電位などの基準電位に接続
されたＮ型ＦＥＴ４３によって実施されている。

第２図の実施例のプッシュプル回路２２は、導通状態の
とき電流を出力線１４にドライブする、そのベースが第
１の制御線１８に接続された第１のバイポーラ・トラン
ジスタ５０を含んでいる。

プッシュプル回路２２は、また導通状態のとき出力線１
４から電流をシンクする、そのベースが第２の制御線２
０に接続された第２のバイポーラ・トランジスタ５４を
含んでいる。この回路２２には、第２のバイポーラ・ト
ランジスタ５４が飽和するのを妨げる手段５６が含まれ
ている。第２図の実施例では、この飽和防止手段５６は
、単に周知のやり方でそのゲートおよびドレインが第２
のバイポーラ・トランジスタ５４のベースに接続され、
ソースがそのコレクタに接続されたＮチャネルＦＥＴ５
Ｂからなる。ＮチャネルＦＥＴダイオード５６は、出力
線１４（第２のバイポーラ・トランジスタ５４のコレク
タ）にかかる電圧が充分（約０．１ボルト）に降下して
、Ｎ型ＦＥＴダイオード５６の両端間のベース・コレク
タ電圧がそのダイオードの電圧閾値より上になるときに
だけ、オンになり電流を導通する。この飽和防止装置を
電流シンク用の第２のトランジスタと併用することは、
従来技術の回路では、第２のバイポーラ・トランジスタ
のベースとコレクタが１個または複数の能動デバイスを
介して短絡されているので、一般に従来技術のこのタイ
プのＢ　Ｉ　ＣＦＥＴ回路では行なわれないことに留意
されたい。

抵抗手段２６は、様々な構成で実施でき、第２図に示し
た抵抗が最も複雑でない。この単純な抵抗を実施する便
利な方法は、シリコンの上にポリシリコンを使うもので
ある。通常、抵抗手段の抵抗値は実験的に選ぶ。使用で
きる１つの抵抗値は１メガオームであり、約２μＡの電
流を引き出す。

所定のドライバ電流を希望する場合は、抵抗８０を出力
線１４と基準電位の間に接続できることに留意されたい
。

次に、第２図に示した回路の実施例の動作について説明
する。この説明では、Ｎ型ＦＥＴの閾値電圧はＶＧＳ＝
０．４ボルト、Ｐ型ＦＥＴの閾値電圧はＶａｓ　＝　−
０、９ボルトと仮定する。

まず、２本の入力線１０と１２の一方に低電圧入力がか
かり、他方に高電圧入力がかかっているものと仮定する
。たとえば、入力線１０は電圧Ｏホルトであり、入力線
１２は２．７ボルト、電源電圧は３．４０ボルトとする
。この例では、Ｐ型ＦＥＴ３２のゲート・ソース電圧は
−３，４０ボルトで、Ｐ型デバイスのＶ。３導通閾値（
−０，９Ｖ）よりも低い。したがって、ＦＥＴ３２は導
通し、第１の制御線１８上の電圧は高レベル（約３゜４
ボルト）であり、電流ドライブ用バイポーラ・トランジ
スタ５０が導通する。導通状態のバイポーラ・トランジ
スタ５０は出力線１４上に電流をドライブし、そのエミ
ッタ・フォロア動作のために線１４にかかる電圧をその
ベース電圧よりも０゜７ボルト低い電圧、即ち２．７ボ
ルトに上げる。

フィードバック手段４０用のＮ型ＦＥＴ４１は、その３
．４ボルトのゲート電圧がＮ型ＦＥＴのＶｏｓｌＪｌ値
０．４ボルトよりも高いゲート・ソース電圧降下をもた
らすので、導通する。ダイオード４３はＮ型ＦＥＴ４１
のソース端子電圧を０．５ボルトに上げるものの、この
ソース電圧の追加によってＮ型ＦＥＴ４１がオンになる
ことは妨げられない。したがって、第２の制御線２０は
、接地電位付近の低電圧に接続される。線１２にかかる
高電圧は、Ｎ型ＦＥＴ３Ｂにバイアスをがけて導通状態
にするのに充分なゲート・ソース電圧降下を引き起こす
。しかし、Ｎ型ＦＥＴ３４は、入力線１０にかかる電圧
が低いために、非導通状態のままである。したがって、
Ｎ型ＦＥＴ３４と３６を通って第２の制御線２０に、さ
らにバイポーラ・トランジスタ５４のベースに流れる電
流はなく、シたがってトランジスタ５４は非導通状態の
ままである。

ここで、入力線１０にかかる電圧が２．７ボルト（高レ
ベル）に上がって、Ｎ型ＦＥＴ３４がオンになると仮定
する。Ｐ型ＦＥＴ３２のゲート・ソース電圧は（Ｖａｓ
＝−〇、９Ｖの閾値よりも高い）約−０，７ボルトに上
がり、Ｐ型ＦＥＴ３２は非導通状態になる。Ｐ型ＦＥＴ
３０と３２が非導通状態であり、Ｎ型ＦＥＴ３４と３６
が導通状態なので、第１の制御線１８上の電圧は０．６
８ボルトに降下する。この電圧は、第１のバイポーラ・
トランジスタ５０の閾値より充分に低く、シたがってそ
のトランジスタ５０を非導通にさせる。

この第１の制御線１８にかかる電圧が０．６８ボルトに
降下することにより、Ｎ型ＦＥＴ４１のゲート・ソース
電圧はその導通電圧閾値より低く降下し、Ｎ型ＦＥＴ４
１は導通をやめる。ダイオード４３はＮ型ＦＥＴ４１の
ソース電圧を約０．５ボルトにし、したがって、入力線
１０と１２が共に高レベルのとき、Ｎ型ＦＥＴ４１のゲ
ート・ソース電圧はその導通閾値より低くなる。

しかし、入力線１０と１２はＦ　Ｅ　Ｔ　３４．３６の
ゲート・ソース電圧をそれぞれの導通閾値よりモ上にバ
イアスしているので、共に導通する。これらのＮ型ＦＥ
Ｔは、第２のバイポーラ・トランジスタ５４のベースに
電流を供給する。その」二、Ｎ型ＦＥＴ３６のソース・
フォロア動作のために、第２の制御線２０にかかる電圧
は第２のバイポーラ・トランジスタ５４の閾値電圧より
上に上がり、このトランジスタ５４は導通する。第２の
バイポーラ・トランジスタ５４の導通により、出力線工
４から電流がシンクされて、その電圧を降下させる。

まず、入力線１０にかかる電圧が２．７０ボルトに近づ
くとき、Ｎ型ＦＥＴ３４と３６を介して第２のバイポー
ラ・トランジスタ５４のベースに供給される電流の大部
分（約５０μＡ）は、電源からＰ型ＦＥＴ３２　（まだ
オフになっていない）を介してきたものである。したが
って、バイポーラ・トランジスタ５４はオンになり、出
力線１４から大量の容量性電流を放電させ、その結果急
速に電圧が降下する。Ｐ型ＦＥＴ３２がオフになると、
出力線１４から残りの容量性電荷をシンクするのに必要
なトランジスタ５４のベース電流が、電源２４から抵抗
手段２６を介してＮ型ＦＥＴ３４と３６に供給される。

したがって、抵抗手段２６を通るこの電流により、出力
線１４にかかる電圧が急速に約０．７ボルトから０．１
ボルトに降下する。また、抵抗手段２６からバイポーラ
・トランジスタ５４に供給される直流または定常状態の
ベース電流によって、この０．１ボルトの出力が維持さ
れる。出力線１４にかかるこの０．１ボルトは、線１４
からドライブされるＣＭＯ８回路中の１つの導電型のＦ
ＥＴだけを導通状態にするのに充分であり、したがって
電力消費量が節減される。

一方、従来技術の回路は、抵抗手段２６を使用せず、そ
のＮ型ＦＥＴの直流回路を出力線１４に結合している。

したがって、最初に出力線１４から電流が放電された後
は、第２のバイポーラ・トランジスタ５４を導通状態に
保つのに充分なベース電流が出力線１４から得られない
。したがって、こうした従来技術の回路の出力線にかか
る電圧は、最初の迅速な電圧降下の後は、接地電圧に向
かって非常にゆっ（りと降下する。

電荷負荷が非常に軽いとか、第１の制御線１８の内部キ
ャパシタがかなり大きいなど、ある種の回路状態では、
第１および第２のバイポーラ・ｌ・ランジスタ５０およ
び５４として超高速バイポーラ・トランジスタを使う場
合、回路動作中のある時点で低インピーダンス接地経路
が生じることがある。たとえば、入力線１０にかかる電
圧が高レベルになり、入力線１２にかかる電圧が既に高
レベルであるとき、Ｎ型ＦＥＴ３４と３６からの電流が
第２の制御線２０に印加されて、第２のバイポーラ・ト
ランジスタ５４をオンにする。したがって、出力線１４
（およびバイポーラ・トランジスタ５０のエミッタ）に
かかる電圧は急速に降下し。

始める。同時に、Ｐ型ＦＥＴ３０と３２が非導通状態に
なり、Ｎ型ＦＥＴ３４と３６が導通状態になるので、第
１の制御線１８にかかる電圧も急速に降下し始める。し
かし、制御線１８にかかる１圧が降下するとき、第１の
バイポーラ・トランジスタ５０のエミッタの電圧も降下
しており、したがって、第１のバイポーラ・トランジス
タ５０のＶＢＥが引き続きそのトランジスタを導通状態
に保つのに充分であって、しかも、第２のバイポーラ・
トランジスタが導通しているときが短時間ある。

この同時導通により、電源から大地への電流経路が生じ
て、過剰の電力消費をもたらす。

第１のバイポーラ・トランジスタ５０のエミッタの電圧
が降下するとき、第１の制御線１８にかかる電圧が第１
のバイポーラ・トランジスタ５０のカットオフ電圧ＶＢ
Ｅよりも低く降下することが望ましい。この電圧降下は
、第１の制御線１８にかかる電圧をバイポーラ・トラン
ジスタ５０のエミッタ電圧と同時に強制的に降下させる
装置を接続することによって実現できる。第２図に示し
た実施例では、ダイオード５１を使ってこの機能を実現
している。たとえば、ＦＥＴ５１のゲートとドレインを
第１の制御線１８に接続し、そのソースをバイポーラ・
トランジスタ５０のエミッタ端子に接続することができ
る。ＦＥＴ５１の閾値電圧は０．５ボルトとすることが
でき、そうするとＦＥＴ５１はバイポーラ・トランジス
タ５０より前に導通して、第１の制御線１８を強制的に
エミッタ電圧に従わせる。ＦＥＴ５１の両端間のインピ
ーダンス５１により、バイポーラ・トランジスタ５０は
オンになる。この装置５１を使用すると、第１のバイポ
ーラ・トランジスタ５０のエミッタ端子の降下電圧がト
ランジスタのＶＢＥをその導通閾値より高く維持するこ
とが有効に防止できることに留意されたい。

また、直列に接続された同じ導電型のＦＥＴは、それぞ
れのＦＥＴのゲート幅が元のＦＥＴの半分である、並列
に接続されたＦＥＴを２組直列に接続すれば実現できる
。これらのＦＥＴへの入力は、直列接続された１組のＦ
ＥＴにある順序で、またもう１組のＦＥＴに逆の順序で
接続される。たとえば、第２図に関して、Ｎ型ＦＥＴ３
４と３６をそれぞれゲート幅が元のＮ型ＦＥＴ３４と３
６の半分である、直列接続された１組のＮ型ＦＥＴ３４
Ａと３８Ａならびにやはりゲート幅が半分のもう１組の
直列接続されたＮ型ＦＥＴ３４Ｂと３６Ｂで置き換える
ことができる。この構成を用いると、制御線１８および
２０にかかる電圧が互いにより近い時間列で変化し、し
たがって両方のトランジスタが同時に導通状態となるこ
とが防止される。たとえば、入力線１０が既に高レベル
で、入力線１２が高レベルになる場合、この構成により
、第１の制御線１８にかかる電圧が低レベルになる前に
、物理的にＮ型ＦＥＴ３６により近い第２の制御線２０
が高レベルになって、バイポーラ・トランジスタ５４を
導通させることが防止される。

第３図には、本発明をＮＯＲ機能に関して実施した回路
図が示されている。この図で第１図および第２図の要素
と同じ参照番号をつけた要素は、それらの図の要素に対
応するものである。第３図で、ＮＯＲ機能は、第１の１
組のＦＥＴによって実施される。この１組のＦＥＴは、
直列回路として接続された少なくとも２つのＦＥＴ７０
と７２を含んでおり、この直列回路の一端は電源バス２
４に接続され、他端は第１の制御線１８に接続されてい
る。入力線１０と１２は、それぞれ異なるＰ型ＦＥＴの
ゲートに接続されている。この回路は、さらに並列回路
として接続された第２の１組のＮ型ＦＥＴ７４と７６を
含んでおり、この並列回路の一端は第１の制御線１８に
接続され、他端は第２の制御線２０に接続されている。

入力線１０と１２は、それぞれ別のＮ型ＦＥＴのゲート
に接続されている。第３図の回路は、また第１の制御線
１８および第２の制御線２０によってドライブされるプ
ッシュプル回路２２、第１の制御線１８に接続されたフ
ィードバック線を有するフィードバック回路４０、およ
びフィードバック回路４０に接続された防止手段４２を
含んでいる。この場合も、電源バス２４とＮ型ＦＥＴ７
４および７６のドレ・インまたはソースとの間に抵抗手
段２６が接続されている。

第３図の回路は、第２図の回路と同様に動作する。この
点に関して、抵抗手段２６は、２本の低入力線１０と１
２のどちらかが高レベルになったとき、Ｎ型ＦＥＴ７４
と７６の一方または両方に電流を供給するように曇く。

したがって、抵抗手段２６により、出力線１４がプッシ
ュプル回路２２を通して充分に容量性放電され、その電
圧が約０．１ボルトまで降下するようにする。入力線１
０および１２にかかる入力電圧が共に低レベルのときは
、Ｐ型ＦＥＴ７０と７２が共に低レベルであり、したが
って第１の制御線１８は高レベルであり、プッシュプル
回路２２に電流を出力線１４にドライブさせることに留
意されたい。したがって、この回路によってＮＯＲ接続
が実現される。

第２図の回路を、ＡＳＴＡＰを用いてシミュレー１−　
した。このシミュレーションでは、負荷条件はファンイ
ン＝２、ファンアウト＝３、負荷キャパシタンス０．２
８ｐｆであった。７段チェーンで解析を行ない遅延を２
段で平均した。電力は交流成分と直流成分を含み、周波
数５０ＭＨｚ１スイッチンスイッチング率た。このシミ
ュレーションの結果、遅延は２４０１）ｓ、電力は５０
ＭＨｚで７２μＷであった。

本発明で開示した回路は、ＢＩＦＥＴ回路によって出力
線の接地電位近くまで高速スイッチングをもたらす。し
たがって、本発明の回路を使って、低閾値ＣＩ？’ＥＴ
回路を直接ドライブすることができる。さらに、本発明
の回路で使用する能動デバイスの数は、回路ファンイン
の２倍＋３個のＦＥＴと２個のバイポーラ・トランジス
タである。デバイス数が減ったため、回路の収率が向上
し、その占有面積が減り、したがってチップ・サイズが
小さくなりコストが下がる。

Ｆ０発明の効果本発明によって提供される利点は、出力線をたとえば接
地電位近くの基準電圧まで高速でスイッチングができる
ことである。したがって、本発明の回路を使って、閾値
の低いＣＦＥＴ回路を直接ドライブすることができる。

【図面の簡単な説明】

第１図は、本発明の一実施例の概略構成図である。第２図は、本発明にもとづ＜ＮＡＮＤゲートの一実施例
の概略回路図である。第３図は、本発明にもとづ＜ＮＯＲ論理回路の一実施例
の概略回路図である。１０．１２・・・・入力線、１４・・・・出力線、１６
・・・・ＣＦＥＴ論理回路、１８．２０・・・・制御線
、２２・・・・プッシュプル回路、２４・・・・電源、
２６・・・・抵抗手段、３０．３２・・・・Ｐ型ＦＥＴ
、３４．３６・・・・Ｎ型ＦＥＴ、４０・・・・フィー
ドバック回路、４２・・・・防止手段、４３・・・・Ｎ
型ＦＥＴダイオード、５０１５４・・・・バイポーラ・
トランジスタ、５６・・・・飽和防止手段（Ｎチャネル
ＦＥＴ）、８０・・・・抵抗。出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション代理人　　弁理士　　山　　本　　仁　　朗（外１名）

Claims

【特許請求の範囲】

電源と基準電位との間に直列に結合した第１導電型の第
１ＦＥＴ回路および第２導電型の第２ＦＥＴ回路を含む
入力論理回路の上記結合点とを上記結合点と反対側の上
記第２ＦＥＴ回路の回路点とをプッシュプル・バイポー
ラ・トランジスタに結合するようにしたＢＩＦＥＴ論理
回路であって、上記電源を上記結合点に結合する抵抗手
段を設けたことを特徴とするＢＩＦＥＴ論理回路。