JP2796833B2 - 出力段の電流を防止するフィードバックを有する高速論理回路 - Google Patents
出力段の電流を防止するフィードバックを有する高速論理回路Info
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- JP2796833B2 JP2796833B2 JP1086693A JP8669389A JP2796833B2 JP 2796833 B2 JP2796833 B2 JP 2796833B2 JP 1086693 A JP1086693 A JP 1086693A JP 8669389 A JP8669389 A JP 8669389A JP 2796833 B2 JP2796833 B2 JP 2796833B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はロジック回路の設計における改善に関し、特
に容量に起因するゲート遅延を減少する問題に関する。
に容量に起因するゲート遅延を減少する問題に関する。
本発明に関連する従来技術には、シリコンCMOS、GaAs
DCFL（ガリウム砒素直結FETゲート、Direct Coupled FE
T Logic）、及びGaAsスーパーバッファとして知られて
いるロジック回路群がある。従来のシリコンCMOS、GaAs
DCFL、及びGaAsスーパーバッファの代表例を第１図、第
２図及び第３図に夫々示す。
DCFL（ガリウム砒素直結FETゲート、Direct Coupled FE
T Logic）、及びGaAsスーパーバッファとして知られて
いるロジック回路群がある。従来のシリコンCMOS、GaAs
DCFL、及びGaAsスーパーバッファの代表例を第１図、第
２図及び第３図に夫々示す。
第４図はFETロジック回路10を簡素化した図である。F
ETロジック回路10は１つ以上の入力端子11、11′....と
出力端子12とを有する。具体的には、この回路はSi、Ga
Asまたはその他の半導体のFETを用いたキャパシタンス
駆動用論理回路を意図したものである。高速Si及びGaAs
の超大規模集積回路（VLIS）技術において、ロジック段
と出力に接続された他のロジック段との間の相互接続部
14は各々回路10に対してやっかいな寄生キャパシタンス
13を生ずることを避けえない。この寄生キャパシタンス
13の大きさは例えば200x10-15のオーダーである。寄生
キャパシタンス13はゲート遅延に関係し、このためロジ
ックシステム全体の応答速度を制限してしまうことにな
る。
ETロジック回路10は１つ以上の入力端子11、11′....と
出力端子12とを有する。具体的には、この回路はSi、Ga
Asまたはその他の半導体のFETを用いたキャパシタンス
駆動用論理回路を意図したものである。高速Si及びGaAs
の超大規模集積回路（VLIS）技術において、ロジック段
と出力に接続された他のロジック段との間の相互接続部
14は各々回路10に対してやっかいな寄生キャパシタンス
13を生ずることを避けえない。この寄生キャパシタンス
13の大きさは例えば200x10-15のオーダーである。寄生
キャパシタンス13はゲート遅延に関係し、このためロジ
ックシステム全体の応答速度を制限してしまうことにな
る。
第４図を再び参照して、電圧源VDDはFET23のドレイン
・ソース回路、インピーダンス手段Ｚ、接合点16及び出
力相互接続点14を通じて出力12に接続されている。寄生
キャパシタンス13は出力12とアースの間に存在する。ト
ランジスタ23は出力12のプルアップ素子として作動す
る。接合点16は電圧プルダウン回路Ｙを通じて基準電
圧、即ちアースにも接続されている。回路Ｙは、後述す
るように受動型または能動型など数種類の形態をとるこ
とができる。インビーダンス手段はインピーダンス即ち
電圧シフト回路、またはダイオード手段または短絡回路
でもよい。電流手段（抵抗、トランジスタ等）15はFET2
3のゲート電極に接続されている接合点30に電流を供給
する。信号変換器20は数種類の形態が考えられるが、信
号入力11をFET23のゲート電極に相互接続し、FET23を制
御するのに用いられる。本発明の回路の非常に重要な付
加的特徴の１つは、接合点16とFET23のゲートとの間に
接続されたインバータ手段22である。プルダウン回路Ｙ
が能動素子の場合、信号変換器20とプルダウン回路Ｙと
を破線19で相互接続する。
・ソース回路、インピーダンス手段Ｚ、接合点16及び出
力相互接続点14を通じて出力12に接続されている。寄生
キャパシタンス13は出力12とアースの間に存在する。ト
ランジスタ23は出力12のプルアップ素子として作動す
る。接合点16は電圧プルダウン回路Ｙを通じて基準電
圧、即ちアースにも接続されている。回路Ｙは、後述す
るように受動型または能動型など数種類の形態をとるこ
とができる。インビーダンス手段はインピーダンス即ち
電圧シフト回路、またはダイオード手段または短絡回路
でもよい。電流手段（抵抗、トランジスタ等）15はFET2
3のゲート電極に接続されている接合点30に電流を供給
する。信号変換器20は数種類の形態が考えられるが、信
号入力11をFET23のゲート電極に相互接続し、FET23を制
御するのに用いられる。本発明の回路の非常に重要な付
加的特徴の１つは、接合点16とFET23のゲートとの間に
接続されたインバータ手段22である。プルダウン回路Ｙ
が能動素子の場合、信号変換器20とプルダウン回路Ｙと
を破線19で相互接続する。
本発明の目的は、低い電力レベルを保ちながらキャパ
シタンス13による遅延効果を最小にすることである。こ
の目的は、FET23によってＣを急速に充電し、出力が
「高」になったら実質的にFET23をオフにすることによ
って達成することができる。第4a図では、プルダウン手
段Ｙは接合点16とアースとの間に接続された受動抵抗24
bとして示されている。第4B図は第４図の他の実施例で
あり、ここではプルダウン手段ＹはFET24aとして示され
ている。第4b図もまた信号変換器20をFET20aの形で示し
ており、ドレイン・ソース回路は接合点30とアースとの
間に接続されている。また、FET20aのゲートは直接入力
11に接続されている。入力11はFET24aのゲートにも接続
されている。FET23及び24aの出力回路は直列に接続され
ているので、電圧源VDDからFET23のドレイン及びソース
を通り、出力接合点16、FET24aのドレイン及びソース、
基準電位即ちアースに接続されたソース電極までの回路
経路をたどることができる。別の変更例では、FET23に
抵抗50が並列に接続されている。接合点16はインバータ
22の入力にも接続されており、インバータ22の出力はFE
T23のゲートに接続されている。
シタンス13による遅延効果を最小にすることである。こ
の目的は、FET23によってＣを急速に充電し、出力が
「高」になったら実質的にFET23をオフにすることによ
って達成することができる。第4a図では、プルダウン手
段Ｙは接合点16とアースとの間に接続された受動抵抗24
bとして示されている。第4B図は第４図の他の実施例で
あり、ここではプルダウン手段ＹはFET24aとして示され
ている。第4b図もまた信号変換器20をFET20aの形で示し
ており、ドレイン・ソース回路は接合点30とアースとの
間に接続されている。また、FET20aのゲートは直接入力
11に接続されている。入力11はFET24aのゲートにも接続
されている。FET23及び24aの出力回路は直列に接続され
ているので、電圧源VDDからFET23のドレイン及びソース
を通り、出力接合点16、FET24aのドレイン及びソース、
基準電位即ちアースに接続されたソース電極までの回路
経路をたどることができる。別の変更例では、FET23に
抵抗50が並列に接続されている。接合点16はインバータ
22の入力にも接続されており、インバータ22の出力はFE
T23のゲートに接続されている。
第4c図に示される別の実施例では、信号変換器20はノ
ア（NOR）構成で示され、１対の入力11及び11′はFET23
c及び23dのゲート電極に接続されている。また、第4d図
はナンド構成として接続された信号変換器20を示してお
り、FET20e及び20fが接合点30とアースとの間で直列に
接続されている。第4e図はノア論理ゲートの他の実施例
を示す。１対の入力11及び11′はディプレション型FET2
0j及び20kのゲート電極に接続されている。ドレイン電
極は端子30に接続され、ソース電極は接合点26とディプ
レション型FET27とを通じて接地されている。ディプレ
ション型FET27は接合点26にインピーダンスを与える。
接合点26はFET24のゲート電極と接続されている。入力
トランジスタの内の１つが通電すると、接合点26に発生
する電圧はプルダウンFET24をオンにする効果がある。
本実施例ではFET23と接合点16との間のインピーダンス
素子ＺはダイオードＺ′の形で示されている。また、イ
ンバータ22はディプレション型FET22″及びダイオード2
8によって構成されている。更に、ダイオード28はFET2
2″をアースに接続する。
ア（NOR）構成で示され、１対の入力11及び11′はFET23
c及び23dのゲート電極に接続されている。また、第4d図
はナンド構成として接続された信号変換器20を示してお
り、FET20e及び20fが接合点30とアースとの間で直列に
接続されている。第4e図はノア論理ゲートの他の実施例
を示す。１対の入力11及び11′はディプレション型FET2
0j及び20kのゲート電極に接続されている。ドレイン電
極は端子30に接続され、ソース電極は接合点26とディプ
レション型FET27とを通じて接地されている。ディプレ
ション型FET27は接合点26にインピーダンスを与える。
接合点26はFET24のゲート電極と接続されている。入力
トランジスタの内の１つが通電すると、接合点26に発生
する電圧はプルダウンFET24をオンにする効果がある。
本実施例ではFET23と接合点16との間のインピーダンス
素子ＺはダイオードＺ′の形で示されている。また、イ
ンバータ22はディプレション型FET22″及びダイオード2
8によって構成されている。更に、ダイオード28はFET2
2″をアースに接続する。
第４図の最も好適な実施例を第4f、4g及び4i図に示
す。第4f図にはFET20mと20nのゲート電極に接続された
２つの入力端子11、11′を有する論理回路が示されてい
る。この回路は、複数のFET20m、20n、23、24a、27′
（変更例4gを用いる時）、及び22′（第4i図のインバー
タが用いられる時）を含む。入力11はFET20mのゲート電
極に接続されており、入力11′はFET20nのゲート電極に
接続されている。FET20m及び20nのソース電極は端子2
6′に接続され、更にインピーダンス素子Ａを通じてア
ースされている。端子26′はFET24aのゲート電極にも接
続されている。FET20m及び20nのドレイン電極は電流手
段15の出力端子に接続されている。FET20mまたは20nの
いずれか１つが通電すると、その結果インピーダンスＡ
を横切って接合点26′に生じる電圧はプルダウンFET24a
をオンするのに十分な電圧となる。前述したように、電
圧源VDDはFET23のドレイン・ソース回路、接合点16及び
FET24aのドレイン・ソース間を通ってアースされてい
る。更に別のインピーダンスＢもFET24aと並列に、接合
点16とアースとの間に接続されている。
す。第4f図にはFET20mと20nのゲート電極に接続された
２つの入力端子11、11′を有する論理回路が示されてい
る。この回路は、複数のFET20m、20n、23、24a、27′
（変更例4gを用いる時）、及び22′（第4i図のインバー
タが用いられる時）を含む。入力11はFET20mのゲート電
極に接続されており、入力11′はFET20nのゲート電極に
接続されている。FET20m及び20nのソース電極は端子2
6′に接続され、更にインピーダンス素子Ａを通じてア
ースされている。端子26′はFET24aのゲート電極にも接
続されている。FET20m及び20nのドレイン電極は電流手
段15の出力端子に接続されている。FET20mまたは20nの
いずれか１つが通電すると、その結果インピーダンスＡ
を横切って接合点26′に生じる電圧はプルダウンFET24a
をオンするのに十分な電圧となる。前述したように、電
圧源VDDはFET23のドレイン・ソース回路、接合点16及び
FET24aのドレイン・ソース間を通ってアースされてい
る。更に別のインピーダンスＢもFET24aと並列に、接合
点16とアースとの間に接続されている。
第4g図では、第4f図のインピーダンスＡはダイオード
を接続されたFET27′の形で示されている。インピーダ
ンスＡは第4h図に示したような抵抗の形をとってもよ
い。第4i図では第4fの一般的なインバータ22は、FET2
2′とダイオード手段28として示され、ここでは接合点1
6がFET22′のゲートに接続され、FET22′のドレインが
端子30及びFET23のゲートと接続され、FET22′のソース
がダイオード28を介して接地されている。第4f図のイン
ピーダンスＢは、第4j図では抵抗Ｂ′として、また第4k
図ではダイオード接続のデプレッション型FET B″とし
て示されている。
を接続されたFET27′の形で示されている。インピーダ
ンスＡは第4h図に示したような抵抗の形をとってもよ
い。第4i図では第4fの一般的なインバータ22は、FET2
2′とダイオード手段28として示され、ここでは接合点1
6がFET22′のゲートに接続され、FET22′のドレインが
端子30及びFET23のゲートと接続され、FET22′のソース
がダイオード28を介して接地されている。第4f図のイン
ピーダンスＢは、第4j図では抵抗Ｂ′として、また第4k
図ではダイオード接続のデプレッション型FET B″とし
て示されている。
第4f、4g、4i図の好適実施例の動作は次の通りであ
る。初期状態において、入力11、11′は「低」状態にあ
り、従ってFET20m、20nはオフであると仮定する。この
時、電流源15からこれらのFETには電流は流れず、イン
ピーダンスＡに小さな電位が存在するのみであるので、
FET24aもオフ状態にある。このような初期状態におい
て、FET23は電流源15からのバイアスによって急速に高
導電状態となり、キャパシタンス13は急速に充電され、
出力電圧も急速に上昇する。FET22′とダイオード28で
構成されているインバータ22は、初めは非導電状態にあ
り、端子30とアース間に高いインピーダンスを与える。
しかし、出力電圧の急速な上昇によってスレショルド電
圧に達し、FET22′及びダイオード28（即ち、インバー
タ）は導電状態になり、電流源15からの電流はFET22′
のドレイン・ソース間及びダイオード28を介してアース
に流される。その結果、接合点16の電圧は制限され、以
前導電度が非常に高かった電圧プルアップFET23は実質
的に非導電状態になり、インピーダンスＢに必要な電流
と出力負荷電流のみを供給する。この時相当量の電流を
導電しているFETはインバータFET22′のみである。した
がって、この回路は初めにFET23を完全にオン状態にし
て出力電圧を急速に上昇させ、素早く寄生キャパシタン
ス13を充電し、ゲート遅延を減少するのに効果がある。
更にインバータ回路22の動作によってFET23が実質的に
オフになる。
る。初期状態において、入力11、11′は「低」状態にあ
り、従ってFET20m、20nはオフであると仮定する。この
時、電流源15からこれらのFETには電流は流れず、イン
ピーダンスＡに小さな電位が存在するのみであるので、
FET24aもオフ状態にある。このような初期状態におい
て、FET23は電流源15からのバイアスによって急速に高
導電状態となり、キャパシタンス13は急速に充電され、
出力電圧も急速に上昇する。FET22′とダイオード28で
構成されているインバータ22は、初めは非導電状態にあ
り、端子30とアース間に高いインピーダンスを与える。
しかし、出力電圧の急速な上昇によってスレショルド電
圧に達し、FET22′及びダイオード28（即ち、インバー
タ）は導電状態になり、電流源15からの電流はFET22′
のドレイン・ソース間及びダイオード28を介してアース
に流される。その結果、接合点16の電圧は制限され、以
前導電度が非常に高かった電圧プルアップFET23は実質
的に非導電状態になり、インピーダンスＢに必要な電流
と出力負荷電流のみを供給する。この時相当量の電流を
導電しているFETはインバータFET22′のみである。した
がって、この回路は初めにFET23を完全にオン状態にし
て出力電圧を急速に上昇させ、素早く寄生キャパシタン
ス13を充電し、ゲート遅延を減少するのに効果がある。
更にインバータ回路22の動作によってFET23が実質的に
オフになる。
次に、入力11または11′が「高」状態になり、FET20m
または20nがオンになったと仮定する。この結果起こる
インピーダンスＡにおける電圧降下はFET24aもオンにす
る効果がある。FET20m及び20nのいずれが１つが導電状
態になることにより、電流Ｉの全てを引き込むことがで
き、したがって端子30の電圧は「低」となる。FET23は
このようにバイアスされオフになり、電流I2は零または
殆ど零になる。導電状態のFET24aはキャパシタンス13を
急速に放電し、接合点16及び12の出力電圧を低い値に減
少させる。キャパシタンス13を放電した後、通電状態の
FET24aは事実上いかなる電流も低下させることはない。
この時出力12は「低」である。
または20nがオンになったと仮定する。この結果起こる
インピーダンスＡにおける電圧降下はFET24aもオンにす
る効果がある。FET20m及び20nのいずれが１つが導電状
態になることにより、電流Ｉの全てを引き込むことがで
き、したがって端子30の電圧は「低」となる。FET23は
このようにバイアスされオフになり、電流I2は零または
殆ど零になる。導電状態のFET24aはキャパシタンス13を
急速に放電し、接合点16及び12の出力電圧を低い値に減
少させる。キャパシタンス13を放電した後、通電状態の
FET24aは事実上いかなる電流も低下させることはない。
この時出力12は「低」である。
第４図に示した一般的な回路の具体的な実施例を第５
図に示す。第５図の第４図に対応する部分には同一符号
が用いられている。
図に示す。第５図の第４図に対応する部分には同一符号
が用いられている。
第５図は２つの入力端子11及び11′、出力端子12を有
する論理回路を示す。この回路は多数のエンハンスメン
ト型GaAsFET20g、20h、21、22′、23、24、24′を含
む。FET20gと24のゲートに入力11が接続され、FET20hと
24′のゲートに入力11′が接続されている。FET20、20
h、24及び24′のソース電極は接地されている。また、F
ET20g及び20hのドレイン電極は電流手段15の下端30に接
続されている。本実施例では電流手段15はエンハンスメ
ント型FET21として示されており、ソース電極は端子30
に接続され、ドレイン電極は接合点31を介して電圧源V
DDに接続されている。電圧源VDDの電圧は例えば２ボル
トに設定されている。FET21のゲート電極はバイアス抵
抗R1を介してドレイン電極に接続されている。バイアス
抵抗R1は例えば100kオームの抵抗値を有する。電流手段
15は端子30に電流I1を供給する。電流手段15は第5a、5b
または5c図に示されているような別の形式のものでもよ
い。
する論理回路を示す。この回路は多数のエンハンスメン
ト型GaAsFET20g、20h、21、22′、23、24、24′を含
む。FET20gと24のゲートに入力11が接続され、FET20hと
24′のゲートに入力11′が接続されている。FET20、20
h、24及び24′のソース電極は接地されている。また、F
ET20g及び20hのドレイン電極は電流手段15の下端30に接
続されている。本実施例では電流手段15はエンハンスメ
ント型FET21として示されており、ソース電極は端子30
に接続され、ドレイン電極は接合点31を介して電圧源V
DDに接続されている。電圧源VDDの電圧は例えば２ボル
トに設定されている。FET21のゲート電極はバイアス抵
抗R1を介してドレイン電極に接続されている。バイアス
抵抗R1は例えば100kオームの抵抗値を有する。電流手段
15は端子30に電流I1を供給する。電流手段15は第5a、5b
または5c図に示されているような別の形式のものでもよ
い。
電圧供給端子31からFET23のドレイン・ソース間、接
合点16（したがって相互接続点14と出力12）、及び抵抗
R2を通ってアースまで回路経路をたどることもできる。
抵抗R2は例えば100kオーム台の抵抗値を有する。抵抗R2
と並列に前述のキャパシタンス13が設けられている。同
じく抵抗R2と並列にFET24及びFET24′の出力回路が接続
されている。したがって、接合点16からFET24及びFET2
4′のドレイン電極からソース電極を経て接地でき、こ
れらのソース電極は前述のように接地されている。イン
バータ22はエンハンスメント型FET22′で構成され、そ
のゲートは接合点16に、ドレインはFET23のゲートに夫
々接続され、ソースは接地されている。抵抗R2は第5d図
に示すようにトランジスタの形式でもよい。
合点16（したがって相互接続点14と出力12）、及び抵抗
R2を通ってアースまで回路経路をたどることもできる。
抵抗R2は例えば100kオーム台の抵抗値を有する。抵抗R2
と並列に前述のキャパシタンス13が設けられている。同
じく抵抗R2と並列にFET24及びFET24′の出力回路が接続
されている。したがって、接合点16からFET24及びFET2
4′のドレイン電極からソース電極を経て接地でき、こ
れらのソース電極は前述のように接地されている。イン
バータ22はエンハンスメント型FET22′で構成され、そ
のゲートは接合点16に、ドレインはFET23のゲートに夫
々接続され、ソースは接地されている。抵抗R2は第5d図
に示すようにトランジスタの形式でもよい。
第５図の論理回路は次のように動作する（第６図の波
形図を参照）。トランジスタ21は電流手段を形成し、端
子30の電流I1は下記のように表される。
形図を参照）。トランジスタ21は電流手段を形成し、端
子30の電流I1は下記のように表される。
I1＝Ｋ′（VD−VT）２＋IR1 上式においてVDはゲート・ソースダイオード電流、VT
はスレショルド電圧、Ｋ′は利得、IR1はバイアス抵抗R
1を通過する電流である。上述のゲート・ソースダイオ
ードはGaAsFETに固有のものである。
はスレショルド電圧、Ｋ′は利得、IR1はバイアス抵抗R
1を通過する電流である。上述のゲート・ソースダイオ
ードはGaAsFETに固有のものである。
本説明中、入力11′は「低」で、FET20h及び24′はオ
フであると仮定する。また、時点t1において入力11は
「高」で、FET20h及び24′はオンであると仮定する。導
電状態のFET20gによって電流Ｉの全てが引き込まれるの
で端子30の電圧は「低」になる。したがって、FET23は
非導電状態となり、電流I2は零または殆ど零になる。上
述のオン状態のトランジスタ24は、初めにキャパシタン
ス13を放電した後は、事実上電流を低下させることはな
い。この時出力12は「低」である。
フであると仮定する。また、時点t1において入力11は
「高」で、FET20h及び24′はオンであると仮定する。導
電状態のFET20gによって電流Ｉの全てが引き込まれるの
で端子30の電圧は「低」になる。したがって、FET23は
非導電状態となり、電流I2は零または殆ど零になる。上
述のオン状態のトランジスタ24は、初めにキャパシタン
ス13を放電した後は、事実上電流を低下させることはな
い。この時出力12は「低」である。
次に、入力11が「低」（０）になったとすると、FET2
0g及び24がオフになりFET23が完全にオンになる（時点t
2）。FET23の低インピーダンス出力回路によって高い電
流が初めに流れ、出力12が「高」になるにしたがってキ
ャパシタンス13が充電される。初期時間中、FET23がオ
ンになるとFET22′はオフになる。出力電圧がFET22′を
オンにするのに必要なスレショルド電圧より低い間、FE
T23は送出し得る限りの電流をキャパシタンス13に供給
することができる。充電が進むにつれ出力電圧がスレシ
ョルド電圧まで上昇し、FET22′が導電状態になり電流I
1を低下させる。出力12（即ち接合点16）の出力電圧はF
ET22′が電流Ｉを実質的に全て引き込むのに十分なだけ
上昇する。この時、FET23のゲートバイアスは電流I1を
ほとんど零まで減少し、抵抗R2を駆動するのに必要な直
流電流及びFET22′と出力負荷に必要なわずかなゲート
電流のみを供給する。ここで、入力11が「高」になりFE
T20g及び24がオンになったとする（時点t3）。導電状態
にあるFET20gは再び電流Ｉを引込み、端子30の電圧は
「低」となる。FET23はオフとなり、電流I2は零にな
り、電流パルスI3がFET2を流れてキャパシタンス13を放
電し、出力12は零になる。
0g及び24がオフになりFET23が完全にオンになる（時点t
2）。FET23の低インピーダンス出力回路によって高い電
流が初めに流れ、出力12が「高」になるにしたがってキ
ャパシタンス13が充電される。初期時間中、FET23がオ
ンになるとFET22′はオフになる。出力電圧がFET22′を
オンにするのに必要なスレショルド電圧より低い間、FE
T23は送出し得る限りの電流をキャパシタンス13に供給
することができる。充電が進むにつれ出力電圧がスレシ
ョルド電圧まで上昇し、FET22′が導電状態になり電流I
1を低下させる。出力12（即ち接合点16）の出力電圧はF
ET22′が電流Ｉを実質的に全て引き込むのに十分なだけ
上昇する。この時、FET23のゲートバイアスは電流I1を
ほとんど零まで減少し、抵抗R2を駆動するのに必要な直
流電流及びFET22′と出力負荷に必要なわずかなゲート
電流のみを供給する。ここで、入力11が「高」になりFE
T20g及び24がオンになったとする（時点t3）。導電状態
にあるFET20gは再び電流Ｉを引込み、端子30の電圧は
「低」となる。FET23はオフとなり、電流I2は零にな
り、電流パルスI3がFET2を流れてキャパシタンス13を放
電し、出力12は零になる。
第６図の曲線ａ乃至ｇは上述の回路内の種々の点にお
ける電圧及び電流のおおよその波形を示す。曲線ａは入
力端子11における電圧、曲線ｂはFET20gを流れる電流の
波形、曲線ｃは端子30及びFET23のゲートにおける電圧
の波形、曲線ｄはFET23を流れる電流I2の波形、曲線ｅ
は出力端子23における電圧波形、曲線ｆはFET22′を流
れる電流の波形、曲線ｇはFET24を流れる電流の波形を
夫々示す。
ける電圧及び電流のおおよその波形を示す。曲線ａは入
力端子11における電圧、曲線ｂはFET20gを流れる電流の
波形、曲線ｃは端子30及びFET23のゲートにおける電圧
の波形、曲線ｄはFET23を流れる電流I2の波形、曲線ｅ
は出力端子23における電圧波形、曲線ｆはFET22′を流
れる電流の波形、曲線ｇはFET24を流れる電流の波形を
夫々示す。
FET20、20′、22′、21、23、24及び24′はエンハン
スメント型FETとして記載されているが、第５図に示す
ようにこれらは正確に同一サイズである必要はない。FE
T21はチャンネルの長さ／幅寸法が2.5/1（ミクロン）、
FET24、24′及び23は20/1、FET22′は5/1と示されてい
る。しかしながら、これらのFETは自由に変更すること
ができる。
スメント型FETとして記載されているが、第５図に示す
ようにこれらは正確に同一サイズである必要はない。FE
T21はチャンネルの長さ／幅寸法が2.5/1（ミクロン）、
FET24、24′及び23は20/1、FET22′は5/1と示されてい
る。しかしながら、これらのFETは自由に変更すること
ができる。
この集積回路で電流手段15は第５図に示されるもの以
外の形態でもよく、数種類の典型的な変更例が第5a、5
b、5c図に示されている。第5a図では抵抗が示され、第5
b図ではディプレション型FET51がFET21にバイアス電流
を与えるように構成され、第5c図ではディプレション型
FET52が示されている。また、第５図の抵抗R2も他の形
態でもよく、その１変更例が第5d図に示されている。
外の形態でもよく、数種類の典型的な変更例が第5a、5
b、5c図に示されている。第5a図では抵抗が示され、第5
b図ではディプレション型FET51がFET21にバイアス電流
を与えるように構成され、第5c図ではディプレション型
FET52が示されている。また、第５図の抵抗R2も他の形
態でもよく、その１変更例が第5d図に示されている。
前述のように、インバータ手段22は接合点16からFET2
3のゲートに接続されているので、出力電圧（出力12及
び接合点16）が所望値、この場合はFET22′のスレショ
ルドレベル、に達すると初期状態で完全にオンであるFE
T23（時点t2）はインバータ手段22によって直ちに低下
される。重要な機能はインバータ手段の信号がFET23の
導電度を低下させるように接続されていることであり、
この接続がゲートへの直接接続よりも間接的回路経路を
より多く含んでいる。
3のゲートに接続されているので、出力電圧（出力12及
び接合点16）が所望値、この場合はFET22′のスレショ
ルドレベル、に達すると初期状態で完全にオンであるFE
T23（時点t2）はインバータ手段22によって直ちに低下
される。重要な機能はインバータ手段の信号がFET23の
導電度を低下させるように接続されていることであり、
この接続がゲートへの直接接続よりも間接的回路経路を
より多く含んでいる。
以上詳細に説明した本発明の論理回路は従来の回路に
対し以下に述べるような利点がある。
対し以下に述べるような利点がある。
（１）本発明による新たな回路はシリコンCMOSまたはGa
AsDCFLより動作が速い。
AsDCFLより動作が速い。
（２）GaAsDCFLより高いノイズマージンを有する。
（３）スーパーバッファより消費電力が少ない。
（４）本発明の回路は出力遷移後にオフにならないDCFL
やその他の回路よりかなり速くそして低い消費電力で高
キャパシタンスを駆動することができる。（即ち、キャ
パシタンス充電電流は比較的大きく出力が「高」になっ
た後この電流はほとんどオフになるため、電力を節減す
ることができる）。
やその他の回路よりかなり速くそして低い消費電力で高
キャパシタンスを駆動することができる。（即ち、キャ
パシタンス充電電流は比較的大きく出力が「高」になっ
た後この電流はほとんどオフになるため、電力を節減す
ることができる）。
（５）CMOSとは異なり、本発明の実施例は１種類のトラ
ンジスタ（エンハンスメント型）しか必要としない。
ンジスタ（エンハンスメント型）しか必要としない。
第１、第２及び３図は関連する従来技術の回路図、第４
図は本発明の一般的構成を示す回路図、第4a〜4k図は夫
々第４図の変更例を示す回路図、第５図は本発明による
具体的実施例を示す回路図、第5a、5b及び5c図は第５図
の第１の部分の変更例を示す回路図、第5d図は第５図の
第２の部分の変更例を示す図、第６図作動中の回路内に
おける種々の点におけ波形図である。 11……入力端子、12……出力端子、13……キャパシタン
ス、15……電流手段、16……接合点、20……信号変換
器、22……インバータ手段、23……FET。
図は本発明の一般的構成を示す回路図、第4a〜4k図は夫
々第４図の変更例を示す回路図、第５図は本発明による
具体的実施例を示す回路図、第5a、5b及び5c図は第５図
の第１の部分の変更例を示す回路図、第5d図は第５図の
第２の部分の変更例を示す図、第６図作動中の回路内に
おける種々の点におけ波形図である。 11……入力端子、12……出力端子、13……キャパシタン
ス、15……電流手段、16……接合点、20……信号変換
器、22……インバータ手段、23……FET。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 19/00
Claims (5)
- 【請求項１】論理出力端子においてキャパシタンスに起
因するスイッチング時間の遅延を減少させるFETキャパ
シタンス駆動論理回路において、 電圧源と、 ゲート電極、並びにドレイン及びソース出力電極を有
し、これら出力電極が前記電圧源と前記論理出力端子と
を相互接続する第１のエンハンスメント型FETと、 ゲート電極、並びにドレイン及びソース出力電極を有
し、これら出力電極が前記論理出力端子と電圧基準とを
相互接続する第２のエンハンスメント型FETと、 前記第１のFETのゲート電極に接続された出力端子を有
する電流手段と、 ゲート電極、並びにドレイン及びソース出力電極を有
し、これら出力電極が前記電流手段の出力端子と前記電
圧基準とを相互接続する第３のエンハンスメント型FET
と、 前記第２及び第３のFETのゲート電極に接続され、前記
第２及び第３のFETの導電度を制御する信号源と、 前記論理出力端子に接続されたゲート電極、並びに前記
電流手段の出力端子と前記電圧基準とを相互接続するド
レイン及びソース出力電極を有する第４のエンハンスメ
ント型FETと、 を備えた論理回路。 - 【請求項２】論理出力端子においてキャパシタンスに起
因するスイッチング時間の遅延を減少させるFETキャパ
シタンス駆動論理回路において、 電圧源と、 この電圧源に接続された電力端子と、 ゲート電極、前記電力端子に接続されたドレイン電極及
び前記論理出力端子に接続されたソース電極を有する第
１のエンハンスメント型GaAsFETと、 ゲート電極、前記第１のFETのソース電極に接続された
ドレイン電極及び電圧基準に接続されたソース電極を有
する第２のエンハンスメント型GaAsFETと、 前記第１のFETのゲート電極に接続された出力端子を有
する電流手段と、 信号入力端子に接続されるとともに前記第２のFETのゲ
ート電極に接続されたゲート電極、前記電流手段の出力
端子に接続されたドレイン電極及び前記電圧基準に接続
されたソース電極を有する第３のエンハンスメント型Ga
AsFETと、 前記第１のFETのソース電極に接続されたゲート電極、
前記電流手段の出力端子に接続されたドレイン電極及び
前記電圧基準に接続されたソース電極を有する第４のエ
ンハンスメント型GaAsFETと、 前記論理出力端子と前記電圧基準との間に接続された抵
抗と、 を備えた論理回路。 - 【請求項３】電圧源と、 ゲート電極、並びにドレイン及びソース出力電極を有
し、これら出力電極が前記電圧源と論理出力端子とを相
互接続し、導電時に前記論理出力端子の電圧プルアップ
装置として作動する第１のFETと、 ゲート電極、並びにドレイン及びソース出力電極を有
し、これら出力電極が前記論理出力端子と電圧基準とを
相互接続する第２のFETと、 前記第１のFETのゲート電極に接続された出力端子を有
する電流手段と、 ゲート電極、並びにドレイン及びソース出力電極を有
し、前記ドレイン出力電極が前記電流手段の出力端子に
接続され、前記ソース出力電極がこれと直列に接続され
たインピーダンス手段を介して前記電圧基準に接続され
る第３のFETと、 前記第３のFETのゲート電極に接続され、前記第３のFET
の導電度を制御する信号源と、 前記第２のFETのゲート電極から前記インピーダンス手
段の前記第３のFET側までの接続手段と、 前記論理出力端子に接続されてその電圧レベルを検出す
る制御電極、並びに前記電流手段の出力端子に接続され
た第１の出力電極及び前記電圧基準に接続された第２の
出力電極を有し、前記制御電極で検出される電圧にスレ
ショルドを設け、前記第１のFETのゲート電極に信号を
供給してプルアップを前記スレショルドレベルに制限す
るインバータ手段と、 を備えたFET論理回路。 - 【請求項４】論理出力端子においてキャパシタンスに起
因するスイッチング時間の遅延を減少させるFETキャパ
シタンス駆動論理回路において、 電圧源と、 ゲート電極、並びにドレイン及びソース出力電極を有
し、これら出力電極が前記出力電極と直列に接続された
第１のダイオード手段を介して前記電圧源と前記論理出
力端子とを相互接続する第１のFETと、 ゲート電極、並びにドレイン及びソース出力電極を有
し、これら出力電極が前記論理出力端子と電圧基準とを
相互接続する第２のFETと、 前記第１のFETのゲート電極に接続された出力端子を有
する電流手段と、 ゲート電極、並びにドレイン及びソース出力電極を有
し、これら出力電極が前記出力電極と直列に接続された
第１のインピーダンス手段を介して前記電流手段の出力
端子と前記電圧基準とを相互接続する第３のFETと、 前記第３のFETのゲート電極に接続され、前記第３のFET
の導電度を制御する信号源と、 前記第２のFETのゲート電極から前記第１のインピーダ
ンス手段の前記第３のFET側までの接続手段と、 前記論理出力端子に接続されたゲート電極、並びにドレ
イン及びソース出力電極を有し、これら出力電極が前記
出力電極と直列に接続された第２のインピーダンス手段
を介して前記電流手段の出力端子と前記電圧基準とを相
互接続する第４のFETと、 を備えた論理回路。 - 【請求項５】論理出力端子においてキャパシタンスに起
因するスイッチング時間の遅延を減少させるFETキャパ
シタンス駆動論理回路において、 電圧源と、 この電圧源に接続された電力端子と、 ゲート電極、前記電力端子に接続されたドレイン電極及
び第１のダイオードを介して前記論理出力端子に接続さ
れたソース電極を有する第１のGaAsFETと、 ゲート電極、前記第１のFETのソース電極に接続された
ドレイン電極及び電圧基準に接続されたソース電極を有
する第２のGaAsFETと、 前記第１のFETのゲート電極に接続された出力端子を有
する電流手段と、 信号入力端子に接続されるとともに前記第２のFETのゲ
ート電極に接続されたゲート電極、前記電流手段の出力
端子に接続されたドレイン電極及び第１のインピーダン
ス手段を介して前記電圧基準に接続されたソース電極を
有する第３のGaAsFETと、 前記第２のFETのゲート電極から前記第１のインピーダ
ンス手段の前記第３のFET側までの接続手段と、 前記論理出力端子に接続されたゲート電極、前記電流手
段の出力端子に接続されたドレイン電極及び第２のダイ
オードを介して前記電圧基準に接続されたソース電極を
有する第４のGaAsFETと、 前記論理出力端子と前記電圧基準との間に接続された第
２のインピーダンス手段と、 を備えた論理回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/179,794 US4810969A (en) | 1987-06-23 | 1988-04-11 | High speed logic circuit having feedback to prevent current in the output stage |
| US179794 | 1994-01-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0229123A JPH0229123A (ja) | 1990-01-31 |
| JP2796833B2 true JP2796833B2 (ja) | 1998-09-10 |
Family
ID=22658033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1086693A Expired - Lifetime JP2796833B2 (ja) | 1988-04-11 | 1989-04-05 | 出力段の電流を防止するフィードバックを有する高速論理回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4810969A (ja) |
| EP (1) | EP0337078A3 (ja) |
| JP (1) | JP2796833B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01157121A (ja) * | 1987-09-29 | 1989-06-20 | Toshiba Corp | 論理回路 |
| NL8800075A (nl) * | 1988-01-14 | 1989-08-01 | Philips Nv | Hot carrier stress vrije push-pull uitgangsschakeling. |
| US4937477A (en) * | 1988-01-19 | 1990-06-26 | Supertex, Inc. | Integrated mos high-voltage level-translation circuit, structure and method |
| US4935647A (en) * | 1988-10-19 | 1990-06-19 | Vitesse Semiconductor Corporation | Group III - V semiconductor devices with improved switching speeds |
| US4958089A (en) * | 1988-12-20 | 1990-09-18 | Gazelle Microcircuits, Inc. | High output drive FET buffer for providing high initial current to a subsequent stage |
| US4914318A (en) * | 1988-12-30 | 1990-04-03 | Intel Corporation | Latch circuit for a programmable logic device using dual n-type transistors |
| JP2735338B2 (ja) * | 1990-01-08 | 1998-04-02 | 株式会社日立製作所 | 化合物半導体ガリウムひ素集積回路 |
| JP3431145B2 (ja) * | 1991-12-31 | 2003-07-28 | ハネウエル・インコーポレーテッド | Ｎチャネル出力トランジスタを有する相補形論理回路 |
| US5298808A (en) * | 1992-01-23 | 1994-03-29 | Vitesse Semiconductor Corporation | Digital logic protocol interface for different semiconductor technologies |
| US5343091A (en) * | 1992-01-31 | 1994-08-30 | Kabushiki Kaisha Toshiba | Semiconductor logic integrated circuit having improved noise margin over DCFL circuits |
| JP3196301B2 (ja) * | 1992-02-28 | 2001-08-06 | ソニー株式会社 | 化合物半導体集積回路装置 |
| US5347179A (en) * | 1993-04-15 | 1994-09-13 | Micron Semiconductor, Inc. | Inverting output driver circuit for reducing electron injection into the substrate |
| JPH0774619A (ja) * | 1993-06-30 | 1995-03-17 | Fujitsu Ltd | 論理ゲート回路 |
| WO1995022204A1 (en) * | 1994-02-14 | 1995-08-17 | Cascade Design Automation Corp. | High-speed solid state buffer circuit and method for producing the same |
| JP3075266B2 (ja) * | 1998-03-25 | 2000-08-14 | 日本電気株式会社 | 論理回路 |
| US7688117B1 (en) * | 2008-04-21 | 2010-03-30 | The United States Of America As Represented By The Administrator Of National Aeronautics And Space Administration | N channel JFET based digital logic gate structure |
| US9454500B2 (en) * | 2013-06-17 | 2016-09-27 | Nxp B.V. | Network communication control apparatus, system and method |
| US9997230B1 (en) * | 2017-06-20 | 2018-06-12 | Elite Semiconductor Memory Technology Inc. | Reference voltage pre-processing circuit and reference voltage pre-processing method for a reference voltage buffer |
| US11831309B2 (en) * | 2018-04-20 | 2023-11-28 | Texas Instruments Incorporated | Stress reduction on stacked transistor circuits |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4096398A (en) * | 1977-02-23 | 1978-06-20 | National Semiconductor Corporation | MOS output buffer circuit with feedback |
| US4275313A (en) * | 1979-04-09 | 1981-06-23 | Bell Telephone Laboratories, Incorporated | Current limiting output circuit with output feedback |
| US4347447A (en) * | 1981-04-16 | 1982-08-31 | Mostek Corporation | Current limiting MOS transistor driver circuit |
| CA1296074C (en) * | 1987-06-23 | 1992-02-18 | David E. Fulkerson | Fet capacitance driver logic circuit |
| JP3322794B2 (ja) * | 1996-06-17 | 2002-09-09 | シャープ株式会社 | 画像形成装置における定着ローラ制御装置 |
-
1988
- 1988-04-11 US US07/179,794 patent/US4810969A/en not_active Expired - Lifetime
-
1989
- 1989-02-16 EP EP89102647A patent/EP0337078A3/en not_active Withdrawn
- 1989-04-05 JP JP1086693A patent/JP2796833B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0337078A3 (en) | 1990-05-09 |
| JPH0229123A (ja) | 1990-01-31 |
| EP0337078A2 (en) | 1989-10-18 |
| US4810969A (en) | 1989-03-07 |
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