JP3075266B2 - 論理回路 - Google Patents
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- H03K—PULSE TECHNIQUE
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
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Description
【０００１】
【発明の属する技術分野】本発明は論理回路に関し、特
に電界効果トランジスタ論理回路に関する。
に電界効果トランジスタ論理回路に関する。
【０００２】
【従来の技術】従来、低消費電力論理回路としては、Ｄ
ＣＦＬ（Ｄｉｒｅｃｔ Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏ
ｇｉｃ）と呼ばれる基本回路が一般に広く知られてい
る。この回路は、昭和６１年１１月３０日発行の文献
「超高速化合物半導体デバイス」の２５１ページの図
７．１６（菅野卓雄（監修）、培風館株式会社）をはじ
め、多くの文献等に記されている。
ＣＦＬ（Ｄｉｒｅｃｔ Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏ
ｇｉｃ）と呼ばれる基本回路が一般に広く知られてい
る。この回路は、昭和６１年１１月３０日発行の文献
「超高速化合物半導体デバイス」の２５１ページの図
７．１６（菅野卓雄（監修）、培風館株式会社）をはじ
め、多くの文献等に記されている。
【０００３】図１２はＤＣＦＬのインバータを示す図で
ある。同図を参照すると、デプリーション（Ｄｅｐｌｅ
ｔｉｏｎ）型ＦＥＴ１はドレイン電極が電源端子３１に
接続され、ゲート電極及びソース電極は、接点４１でエ
ンハンスメント（Ｅｎｈａｎｃｅｍｅｎｔ）型ＦＥＴ２
のドレイン電極に接続されている。このエンハンスメン
ト型ＦＥＴ２のゲート電極は入力端子２１に接続されて
おり、ソース電極は電源端子３２に接続されている。接
点４１は、出力端子２２に接続されている。このＤＣＦ
Ｌにおいては、エンハンスメント型ＦＥＴ２がスイッチ
ング素子として動作し、デプリーション型ＦＥＴ１が負
荷素子として動作する。
ある。同図を参照すると、デプリーション（Ｄｅｐｌｅ
ｔｉｏｎ）型ＦＥＴ１はドレイン電極が電源端子３１に
接続され、ゲート電極及びソース電極は、接点４１でエ
ンハンスメント（Ｅｎｈａｎｃｅｍｅｎｔ）型ＦＥＴ２
のドレイン電極に接続されている。このエンハンスメン
ト型ＦＥＴ２のゲート電極は入力端子２１に接続されて
おり、ソース電極は電源端子３２に接続されている。接
点４１は、出力端子２２に接続されている。このＤＣＦ
Ｌにおいては、エンハンスメント型ＦＥＴ２がスイッチ
ング素子として動作し、デプリーション型ＦＥＴ１が負
荷素子として動作する。
【０００４】かかる構成において、入力端子２１にロー
レベルが入力されると、エンハンスメント型ＦＥＴ２は
オフ状態となり、出力端子２２の電位は電源電圧まで上
昇する。一方、入力端子２１にハイレベルが入力される
と、エンハンスメント型ＦＥＴ２はオン状態となり、出
力端子２２の電位は下がる。この時、出力端子２２の出
力電位はデプリーション型ＦＥＴ１の駆動能力とエンハ
ンスメント型ＦＥＴ２の駆動能力とによって決まる。こ
の場合、出力端子２２の出力電位は、第２電源端子３２
で与えられる電位までは下がらない。
レベルが入力されると、エンハンスメント型ＦＥＴ２は
オフ状態となり、出力端子２２の電位は電源電圧まで上
昇する。一方、入力端子２１にハイレベルが入力される
と、エンハンスメント型ＦＥＴ２はオン状態となり、出
力端子２２の電位は下がる。この時、出力端子２２の出
力電位はデプリーション型ＦＥＴ１の駆動能力とエンハ
ンスメント型ＦＥＴ２の駆動能力とによって決まる。こ
の場合、出力端子２２の出力電位は、第２電源端子３２
で与えられる電位までは下がらない。
【０００５】なお、特開平１―２２２４８４号公報や特
開平９―２６１０３８号公報にもＤＣＦＬが記載されて
いる。これらの公報や上記の文献等に記されているよう
に、ＤＣＦＬを用いることによって、論理回路の消費電
力を低く抑えられることが知られている。
開平９―２６１０３８号公報にもＤＣＦＬが記載されて
いる。これらの公報や上記の文献等に記されているよう
に、ＤＣＦＬを用いることによって、論理回路の消費電
力を低く抑えられることが知られている。
【０００６】
【発明が解決しようとする課題】上述した従来の回路で
はハイレベルの出力電位が電源電圧まで上がる。このた
め、次段のエンハンスメント型ＦＥＴのゲート（以下、
次段の論理回路を呼ぶ）のターンオン電位を超えてしま
い、ゲートへの電流の流れ込みが発生する。すると、こ
の従来の回路においては、電源電圧が回路に用いられる
ＦＥＴのターンオン電圧以上である場合に、ハイレベル
出力時の消費電力が増加するという欠点がある。
はハイレベルの出力電位が電源電圧まで上がる。このた
め、次段のエンハンスメント型ＦＥＴのゲート（以下、
次段の論理回路を呼ぶ）のターンオン電位を超えてしま
い、ゲートへの電流の流れ込みが発生する。すると、こ
の従来の回路においては、電源電圧が回路に用いられる
ＦＥＴのターンオン電圧以上である場合に、ハイレベル
出力時の消費電力が増加するという欠点がある。
【０００７】また、上述した従来の回路ではローレベル
が第２の電源の電位まで下がりきらず、数１００ｍＶ程
度プラスされた値となる。このとき、エンハンスメント
型トランジスタの閾値電圧も同程度の値であるために、
次段の回路が完全にはオフ状態にはならない。このた
め、次段のエンハンスメント型ＦＥＴでは電流が流れて
しまい消費電流の増加を招いていた。すなわち、この従
来の回路においては、ローレベル出力に、次段のエンハ
ンスメント型ＦＥＴが完全にオフせず、消費電力が増加
するという欠点がある。なお、この欠点は、上述した各
特許公報に記載されている技術によって解決することは
できない。
が第２の電源の電位まで下がりきらず、数１００ｍＶ程
度プラスされた値となる。このとき、エンハンスメント
型トランジスタの閾値電圧も同程度の値であるために、
次段の回路が完全にはオフ状態にはならない。このた
め、次段のエンハンスメント型ＦＥＴでは電流が流れて
しまい消費電流の増加を招いていた。すなわち、この従
来の回路においては、ローレベル出力に、次段のエンハ
ンスメント型ＦＥＴが完全にオフせず、消費電力が増加
するという欠点がある。なお、この欠点は、上述した各
特許公報に記載されている技術によって解決することは
できない。
【０００８】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は消費電力をよ
り低く抑えることのできる論理回路を提供することであ
る。
るためになされたものであり、その目的は消費電力をよ
り低く抑えることのできる論理回路を提供することであ
る。
【０００９】
【課題を解決するための手段】本発明による論理回路
は、自回路出力を入力とする次段論理回路が接続される
論理回路であって、一方のソース電極と他方のドレイン
電極とが夫々第１及び第２の電源に接続され一方のドレ
イン電極と他方のソース電極とが接続点で互いに接続さ
れたデプリーション型トランジスタ及びエンハンスメン
ト型トランジスタと、自回路出力がハイレベルの時に前
記接続点の電圧値を前記次段論理回路がターンオンしな
い電圧値まで下げるハイレベル電位制限回路とを有する
ことを特徴とする。
は、自回路出力を入力とする次段論理回路が接続される
論理回路であって、一方のソース電極と他方のドレイン
電極とが夫々第１及び第２の電源に接続され一方のドレ
イン電極と他方のソース電極とが接続点で互いに接続さ
れたデプリーション型トランジスタ及びエンハンスメン
ト型トランジスタと、自回路出力がハイレベルの時に前
記接続点の電圧値を前記次段論理回路がターンオンしな
い電圧値まで下げるハイレベル電位制限回路とを有する
ことを特徴とする。
【００１０】また、本発明による他の論理回路は、自回
路出力がローレベルの時に該自回路の出力レベルを前記
第１及び前記第２の電源のうち低い方の電圧値まで下げ
るローレベル降下回路を、前記ハイレベル電位制限回路
の代わりに設けるか、同回路を共に設けて構成されるこ
ともある。
路出力がローレベルの時に該自回路の出力レベルを前記
第１及び前記第２の電源のうち低い方の電圧値まで下げ
るローレベル降下回路を、前記ハイレベル電位制限回路
の代わりに設けるか、同回路を共に設けて構成されるこ
ともある。
【００１１】要するに本論理回路では、ハイレベル電位
制限回路によって、次段論理回路がターンオンしない電
位までしか上昇しないようにすることによって、次段へ
の電流の流れ込みを抑制し、動作に寄与しない電流を低
減し、消費電力を低く抑えている。また、ローレベルの
出力時にはハイレベル電位制限回路をオフ状態とし、そ
れと同時にローレベル電位降下回路によってローレベル
の出力電位を第２電源電位に引き下げることにより、次
段論理回路が完全にオフ状態となるため、次段の論理回
路でのオフ時の電流を抑制でき、消費電力を低く抑えて
いる。
制限回路によって、次段論理回路がターンオンしない電
位までしか上昇しないようにすることによって、次段へ
の電流の流れ込みを抑制し、動作に寄与しない電流を低
減し、消費電力を低く抑えている。また、ローレベルの
出力時にはハイレベル電位制限回路をオフ状態とし、そ
れと同時にローレベル電位降下回路によってローレベル
の出力電位を第２電源電位に引き下げることにより、次
段論理回路が完全にオフ状態となるため、次段の論理回
路でのオフ時の電流を抑制でき、消費電力を低く抑えて
いる。
【００１２】
【発明の実施の形態】次に、本発明の実施の一形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１３】図１は本発明による論理回路の実施の一形
態を示すブロック図である。同図において、図１２と同
等部分は同一符号により示されており、その部分の詳細
な説明は省略する。なお、以下の説明に用いる各図２〜
図９においても、他の図と同等部分は同一符号により示
されており、その部分の詳細な説明は省略する。
態を示すブロック図である。同図において、図１２と同
等部分は同一符号により示されており、その部分の詳細
な説明は省略する。なお、以下の説明に用いる各図２〜
図９においても、他の図と同等部分は同一符号により示
されており、その部分の詳細な説明は省略する。
【００１４】図１を参照すると、デプリーション型ＦＥ
Ｔ１はドレイン電極が電源端子３１に接続され、ゲート
電極及びソース電極は、接点４１でエンハンスメント型
ＦＥＴ２のドレイン電極に接続されている。このエンハ
ンスメント型ＦＥＴ２のゲート電極は入力端子２１に接
続されており、ソース電極は電源端子３２に接続されて
いる。この接点４１は、ハイレベルのときに電位が電源
電圧まで上昇する。この接点４１は、次段の論理回路が
ターンオンしない電位まで下げる働きを持つ出力電位制
限回路１０を介して出力端子２２に接続されている。ま
た、ローレベル電位降下回路１１は入力端子２１からの
入力を受け、出力がローレベルとなるときに出力端子２
２の電位をすばやくかつ十分に、電源端子３２の電位ま
で引き下げるように接続されている。
Ｔ１はドレイン電極が電源端子３１に接続され、ゲート
電極及びソース電極は、接点４１でエンハンスメント型
ＦＥＴ２のドレイン電極に接続されている。このエンハ
ンスメント型ＦＥＴ２のゲート電極は入力端子２１に接
続されており、ソース電極は電源端子３２に接続されて
いる。この接点４１は、ハイレベルのときに電位が電源
電圧まで上昇する。この接点４１は、次段の論理回路が
ターンオンしない電位まで下げる働きを持つ出力電位制
限回路１０を介して出力端子２２に接続されている。ま
た、ローレベル電位降下回路１１は入力端子２１からの
入力を受け、出力がローレベルとなるときに出力端子２
２の電位をすばやくかつ十分に、電源端子３２の電位ま
で引き下げるように接続されている。
【００１５】この図１に示されている論理回路は周知の
インバータとして動作する。以下、同回路の動作につい
て説明する。
インバータとして動作する。以下、同回路の動作につい
て説明する。
【００１６】入力端子２１にローレベルが入力されると
き、エンハンスメント型ＦＥＴ２はオフ状態となり、接
点４１の電位は電源電圧まで上昇する。このとき出力端
子２２の電位も上昇するが、ハイレベル電位制限回路１
０によって次段の論理回路がターンオンしない電圧まで
上昇した後、それ以上電位は上昇しない。したがって、
ハイレベル出力時に次段に向けて電流が流れ込むことは
ない。
き、エンハンスメント型ＦＥＴ２はオフ状態となり、接
点４１の電位は電源電圧まで上昇する。このとき出力端
子２２の電位も上昇するが、ハイレベル電位制限回路１
０によって次段の論理回路がターンオンしない電圧まで
上昇した後、それ以上電位は上昇しない。したがって、
ハイレベル出力時に次段に向けて電流が流れ込むことは
ない。
【００１７】次に、入力端子２１にハイレベルが入力さ
れるとき、エンハンスメント型ＦＥＴ２はオンとなり、
接点４１の電位は数１００ｍＶまで降下する。このため
ハイレベル電位制限回路１０はオフ状態となり、またロ
ーレベル降下回路１１によって、出力端子２２の電位は
第２電源と同じ電位まで、すばやく降下する。したがっ
て、次段は完全にオフ状態となるため、次段論理回路の
オフ時における電流を抑制できる。
れるとき、エンハンスメント型ＦＥＴ２はオンとなり、
接点４１の電位は数１００ｍＶまで降下する。このため
ハイレベル電位制限回路１０はオフ状態となり、またロ
ーレベル降下回路１１によって、出力端子２２の電位は
第２電源と同じ電位まで、すばやく降下する。したがっ
て、次段は完全にオフ状態となるため、次段論理回路の
オフ時における電流を抑制できる。
【００１８】このように、本実施形態によれば、ハイレ
ベル、ローレベルのどちらの状態においても動作に寄与
しない無駄な電流を抑制することで、きわめて低消費電
力な論理回路が構成できるのである。この場合、ハイレ
ベル電位制限回路１０及びローレベル降下回路１１の少
なくとも一方を設ければ、消費電力を低く抑えることが
できる。特に、ローレベル降下回路１１を設ければ、低
消費電力のみならず、出力がハイレベルからローレベル
に変化する時間を短く（立下りを速く）することができ
る。
ベル、ローレベルのどちらの状態においても動作に寄与
しない無駄な電流を抑制することで、きわめて低消費電
力な論理回路が構成できるのである。この場合、ハイレ
ベル電位制限回路１０及びローレベル降下回路１１の少
なくとも一方を設ければ、消費電力を低く抑えることが
できる。特に、ローレベル降下回路１１を設ければ、低
消費電力のみならず、出力がハイレベルからローレベル
に変化する時間を短く（立下りを速く）することができ
る。
【００１９】本発明の論理回路の実施の他の形態につい
て図２を参照して説明する。同図を参照すると、デプリ
ーション型ＦＥＴ１はドレイン電極が電源端子３１に接
続され、ゲート電極及びソース電極は、接点４１でエン
ハンスメント型ＦＥＴ２及びエンハンスメント型ＦＥＴ
４のドレイン電極に接続されている。このエンハンスメ
ント型ＦＥＴ２のゲート電極は入力端子２１に接続され
ており、ソース電極は電源端子３２に接続されている。
エンハンスメント型ＦＥＴ４のゲート電極は入力端子２
３に接続され、ソース電極は電源端子３２に接続されて
いる。
て図２を参照して説明する。同図を参照すると、デプリ
ーション型ＦＥＴ１はドレイン電極が電源端子３１に接
続され、ゲート電極及びソース電極は、接点４１でエン
ハンスメント型ＦＥＴ２及びエンハンスメント型ＦＥＴ
４のドレイン電極に接続されている。このエンハンスメ
ント型ＦＥＴ２のゲート電極は入力端子２１に接続され
ており、ソース電極は電源端子３２に接続されている。
エンハンスメント型ＦＥＴ４のゲート電極は入力端子２
３に接続され、ソース電極は電源端子３２に接続されて
いる。
【００２０】接点４１は、ハイレベルのときに電位が電
源電圧まで上昇する。この接点４１は、次段の論理回路
がターンオンしない電位まで下げる働きを持つ出力電位
制限回路１０を介して出力端子２２に接続される。
源電圧まで上昇する。この接点４１は、次段の論理回路
がターンオンしない電位まで下げる働きを持つ出力電位
制限回路１０を介して出力端子２２に接続される。
【００２１】また、ローレベル電位降下回路１１は入力
端子２１からの入力電圧を受け、ローレベル電位降下回
路１２は入力端子２３からの入力を受ける。これらの回
路１１及び１２は、出力電圧がハイレベルからローレベ
ルに変化するときに出力端子２２の電位をすばやくかつ
十分に、電源端子３２の電位まで引き下げるために接続
されている。
端子２１からの入力電圧を受け、ローレベル電位降下回
路１２は入力端子２３からの入力を受ける。これらの回
路１１及び１２は、出力電圧がハイレベルからローレベ
ルに変化するときに出力端子２２の電位をすばやくかつ
十分に、電源端子３２の電位まで引き下げるために接続
されている。
【００２２】この図２に示されている論理回路は周知の
ＮＯＲ回路として動作する。以下、同回路の動作につい
て説明する。
ＮＯＲ回路として動作する。以下、同回路の動作につい
て説明する。
【００２３】入力端子２１及び入力端子２３の両方にロ
ーレベルが入力されると、エンハンスメント型ＦＥＴ２
及びエンハンスメント型ＦＥＴ４はオフ状態となり、接
点４１の電位は電源電圧まで上昇する。このとき出力端
子２２の電位も上昇する。しかし、ハイレベル電位制限
回路１０によって次段の論理回路がターンオンしない電
圧まで上昇した後、それ以上電位は上昇しない。したが
って、図示せぬ次段の論理回路に向けて電流が流れ込む
ことはない。
ーレベルが入力されると、エンハンスメント型ＦＥＴ２
及びエンハンスメント型ＦＥＴ４はオフ状態となり、接
点４１の電位は電源電圧まで上昇する。このとき出力端
子２２の電位も上昇する。しかし、ハイレベル電位制限
回路１０によって次段の論理回路がターンオンしない電
圧まで上昇した後、それ以上電位は上昇しない。したが
って、図示せぬ次段の論理回路に向けて電流が流れ込む
ことはない。
【００２４】次に、入力端子２１及び入力端子２３のい
ずれか一方又はその両方にハイレベルが入力されると、
対応するエンハンスメント型ＦＥＴ２又はエンハンスメ
ント型ＦＥＴ４もしくはその両方がオン状態となり、接
点４１の電位は数１００ｍＶまで降下する。このため、
ハイレベル電位制限回路１０はオフ状態となる。また、
ローレベル降下回路１１又はローレベル降下回路１２も
しくはその両方によって、出力端子２２の電位は電源端
子３２の第２電源と同じ電位まで、すばやく降下する。
したがって、次段の論理回路は完全にオフ状態となるた
め、次段の論理回路でのオフ時の電流を抑制できる。
ずれか一方又はその両方にハイレベルが入力されると、
対応するエンハンスメント型ＦＥＴ２又はエンハンスメ
ント型ＦＥＴ４もしくはその両方がオン状態となり、接
点４１の電位は数１００ｍＶまで降下する。このため、
ハイレベル電位制限回路１０はオフ状態となる。また、
ローレベル降下回路１１又はローレベル降下回路１２も
しくはその両方によって、出力端子２２の電位は電源端
子３２の第２電源と同じ電位まで、すばやく降下する。
したがって、次段の論理回路は完全にオフ状態となるた
め、次段の論理回路でのオフ時の電流を抑制できる。
【００２５】なお、この図２に示されているＮＯＲ回路
は２入力であるが、同様の構成で拡張し３以上の入力の
ＮＯＲ回路を構成することもできる。
は２入力であるが、同様の構成で拡張し３以上の入力の
ＮＯＲ回路を構成することもできる。
【００２６】本発明の論理回路の実施の更に他の形態に
ついて図３を参照して説明する。同図を参照すると、デ
プリーション型ＦＥＴ１はドレイン電極が電源端子３１
に接続され、ゲート電極及びソース電極は、接点４１で
エンハンスメント型ＦＥＴ２のドレイン電極に接続され
ている。このエンハンスメント型ＦＥＴ２のゲート電極
は入力端子２１に接続されており、ソース電極はエンハ
ンスメント型ＦＥＴ４のドレイン電極に接続されてい
る。このエンハンスメント型ＦＥＴ４のゲート電極は入
力端子２３に接続されており、ソース電極は電源端子３
２に接続される。接点４１は、ハイレベルのときに電位
が電源電圧まで上昇するが、これを次段の論理回路がタ
ーンオンしない電位まで下げる働きを持つ出力電位制限
回路１０を介して出力端子２２に接続される。
ついて図３を参照して説明する。同図を参照すると、デ
プリーション型ＦＥＴ１はドレイン電極が電源端子３１
に接続され、ゲート電極及びソース電極は、接点４１で
エンハンスメント型ＦＥＴ２のドレイン電極に接続され
ている。このエンハンスメント型ＦＥＴ２のゲート電極
は入力端子２１に接続されており、ソース電極はエンハ
ンスメント型ＦＥＴ４のドレイン電極に接続されてい
る。このエンハンスメント型ＦＥＴ４のゲート電極は入
力端子２３に接続されており、ソース電極は電源端子３
２に接続される。接点４１は、ハイレベルのときに電位
が電源電圧まで上昇するが、これを次段の論理回路がタ
ーンオンしない電位まで下げる働きを持つ出力電位制限
回路１０を介して出力端子２２に接続される。
【００２７】また、ローレベル電位降下回路１１は入力
端子２１からの入力を受け、ローレベル電位降下回路１
２は入力端子２３からの入力を受ける。これらの回路１
１及び１２は、出力端子２２と電源端子３２との間に直
列に接続されていることになる。これらの回路１１及び
１２は、出力レベルがハイレベルからローレベルに変化
するときに出力端子２２の電位をすばやくかつ十分に、
電源端子３２の電位まで引き下げるように接続されてい
る。
端子２１からの入力を受け、ローレベル電位降下回路１
２は入力端子２３からの入力を受ける。これらの回路１
１及び１２は、出力端子２２と電源端子３２との間に直
列に接続されていることになる。これらの回路１１及び
１２は、出力レベルがハイレベルからローレベルに変化
するときに出力端子２２の電位をすばやくかつ十分に、
電源端子３２の電位まで引き下げるように接続されてい
る。
【００２８】この図３に示されている論理回路は周知の
ＮＡＮＤ回路として動作する。以下、同回路の動作につ
いて説明する。
ＮＡＮＤ回路として動作する。以下、同回路の動作につ
いて説明する。
【００２９】入力端子２１及び入力端子２３のいずれか
一方又はその両方（入力端子２１及び入力端子２３の少
なくとも一方）にローレベルが入力されると、対応する
エンハンスメント型ＦＥＴ２又はエンハンスメント型Ｆ
ＥＴ４もしくはその両方がオフ状態となる。すると、接
点４１の電位は電源電圧まで上昇する。このとき出力端
子２２の電位も上昇する。しかし、ハイレベル電位制限
回路１０によって次段の論理回路がターンオンしない電
圧まで上昇した後、それ以上電位は上昇しない。したが
って、図示せぬ次段の論理回路に向けて電流が流れ込む
ことはない。
一方又はその両方（入力端子２１及び入力端子２３の少
なくとも一方）にローレベルが入力されると、対応する
エンハンスメント型ＦＥＴ２又はエンハンスメント型Ｆ
ＥＴ４もしくはその両方がオフ状態となる。すると、接
点４１の電位は電源電圧まで上昇する。このとき出力端
子２２の電位も上昇する。しかし、ハイレベル電位制限
回路１０によって次段の論理回路がターンオンしない電
圧まで上昇した後、それ以上電位は上昇しない。したが
って、図示せぬ次段の論理回路に向けて電流が流れ込む
ことはない。
【００３０】次に、入力端子２１及び入力端子２３の両
方にハイレベルが入力されると、エンハンスメント型Ｆ
ＥＴ２及びエンハンスメント型ＦＥＴ４の両方がオン状
態となり、接点４１の電位は数１００ｍＶまで降下す
る。このため、ハイレベル電位制限回路１０はオフ状態
となる。また、ローレベル降下回路１１及び１２の両方
によって、出力端子２２の電位は電源端子３２の第２電
源と同じ電位まで、すばやく降下する。したがって、次
段の論理回路は完全にオフ状態となるため、次段の論理
回路でのオフ時の電流を抑制できる。
方にハイレベルが入力されると、エンハンスメント型Ｆ
ＥＴ２及びエンハンスメント型ＦＥＴ４の両方がオン状
態となり、接点４１の電位は数１００ｍＶまで降下す
る。このため、ハイレベル電位制限回路１０はオフ状態
となる。また、ローレベル降下回路１１及び１２の両方
によって、出力端子２２の電位は電源端子３２の第２電
源と同じ電位まで、すばやく降下する。したがって、次
段の論理回路は完全にオフ状態となるため、次段の論理
回路でのオフ時の電流を抑制できる。
【００３１】なお、この図３に示されているＮＡＮＤ回
路は２入力であるが、同様の構成で拡張し３以上の入力
のＮＡＮＤ回路を構成することもできる。
路は２入力であるが、同様の構成で拡張し３以上の入力
のＮＡＮＤ回路を構成することもできる。
【００３２】本発明の論理回路の実施の更に他の形態に
ついて図１０を参照して説明する。同図を参照すると、
デプリーション型ＦＥＴ１はドレイン電極が電源端子３
１に接続され、ゲート電極及びソース電極は、接点４１
で出力電位制限回路１０の入力端子に接続され、エンハ
ンスメント型ＦＥＴ２のドレイン電極は出力電位制限回
路１０の出力端子に接続されている。このエンハンスメ
ント型ＦＥＴ２のゲート電極は入力端子２１に接続され
ており、ソース電極は電源端子３２に接続されている。
この接点４１は、ハイレベルのときに電位が電源電圧ま
で上昇する。この接点４１は、次段の論理回路がターン
オンしない電位まで下げる働きを持つ出力電位制限回路
１０を介して出力端子２２に接続されている。
ついて図１０を参照して説明する。同図を参照すると、
デプリーション型ＦＥＴ１はドレイン電極が電源端子３
１に接続され、ゲート電極及びソース電極は、接点４１
で出力電位制限回路１０の入力端子に接続され、エンハ
ンスメント型ＦＥＴ２のドレイン電極は出力電位制限回
路１０の出力端子に接続されている。このエンハンスメ
ント型ＦＥＴ２のゲート電極は入力端子２１に接続され
ており、ソース電極は電源端子３２に接続されている。
この接点４１は、ハイレベルのときに電位が電源電圧ま
で上昇する。この接点４１は、次段の論理回路がターン
オンしない電位まで下げる働きを持つ出力電位制限回路
１０を介して出力端子２２に接続されている。
【００３３】この図１０に示されている論理回路は周知
のインバータとして動作する。以下、同回路の動作につ
いて説明する。
のインバータとして動作する。以下、同回路の動作につ
いて説明する。
【００３４】入力端子２１にローレベルが入力されると
き、エンハンスメント型ＦＥＴ２はオフ状態となり、接
点４１の電位は電源電圧まで上昇する。このとき出力端
子２２の電位も上昇するが、ハイレベル電位制限回路１
０によって次段の論理回路がターンオンしない電圧まで
上昇した後、それ以上電位は上昇しない。したがって、
ハイレベル出力時に次段に向けて電流が流れ込むことは
ない。
き、エンハンスメント型ＦＥＴ２はオフ状態となり、接
点４１の電位は電源電圧まで上昇する。このとき出力端
子２２の電位も上昇するが、ハイレベル電位制限回路１
０によって次段の論理回路がターンオンしない電圧まで
上昇した後、それ以上電位は上昇しない。したがって、
ハイレベル出力時に次段に向けて電流が流れ込むことは
ない。
【００３５】このように、本実施形態によれば、ハイレ
ベルの状態において動作に寄与しない無駄な電流を抑制
することで、きわめて低消費電力な論理回路が構成でき
るのである。
ベルの状態において動作に寄与しない無駄な電流を抑制
することで、きわめて低消費電力な論理回路が構成でき
るのである。
【００３６】
【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。以下の各実施例においては、図１〜
図１１中の出力電位制限回路１０及びローレベル電位降
下回路１１，１２の内部構成例を示しつつ、より詳細に
構成及び動作を説明する。
て詳細に説明する。以下の各実施例においては、図１〜
図１１中の出力電位制限回路１０及びローレベル電位降
下回路１１，１２の内部構成例を示しつつ、より詳細に
構成及び動作を説明する。
【００３７】図４は、本発明の第１の実施例による論理
回路の構成を示す図である。同図においては、図１中の
出力電位制限回路１０をダイオード４及び５で構成し、
ローレベル電位降下回路１１をエンハンスメント型ＦＥ
Ｔ３で実現している。
回路の構成を示す図である。同図においては、図１中の
出力電位制限回路１０をダイオード４及び５で構成し、
ローレベル電位降下回路１１をエンハンスメント型ＦＥ
Ｔ３で実現している。
【００３８】本実施例における出力電位制限回路１０を
構成するダイオード４及び５は、アノードが入力端子２
１側、カソードが出力端子２２側を夫々向くように接続
されている。また、ローレベル電位降下回路１１を構成
するエンハンスメント型ＦＥＴ３は、ゲート電極が入力
端子２１に、ソース電極が出力端子２２に、ドレイン電
極が電源端子３２に、夫々接続されている。
構成するダイオード４及び５は、アノードが入力端子２
１側、カソードが出力端子２２側を夫々向くように接続
されている。また、ローレベル電位降下回路１１を構成
するエンハンスメント型ＦＥＴ３は、ゲート電極が入力
端子２１に、ソース電極が出力端子２２に、ドレイン電
極が電源端子３２に、夫々接続されている。
【００３９】同図において、ダイオードによる電位降下
を利用して接点４１の電位が電源電圧付近まで上昇して
いるときでも、出力端子２２は電源電位からダイオード
２段分低い電位までに制限される。このダイオードの段
数はここでは２段だが、電源電圧とダイオードで降下す
る電位に応じて段数を決定すれば良い。出力電位Ｖout
は、第１の電源電圧ＶDD、第２の電源電圧ＶSS、ダイオ
ード１段で降下する電位をＶf 、ダイオードの段数をｎ
とすれば、 Ｖout ＝（ＶDD−ＶSS）−ｎ×Ｖf …（１） で決まる。したがって、この電位で次段の論理回路がタ
ーンオンしないように式（１）中のｎの値を決定すれば
良い。
を利用して接点４１の電位が電源電圧付近まで上昇して
いるときでも、出力端子２２は電源電位からダイオード
２段分低い電位までに制限される。このダイオードの段
数はここでは２段だが、電源電圧とダイオードで降下す
る電位に応じて段数を決定すれば良い。出力電位Ｖout
は、第１の電源電圧ＶDD、第２の電源電圧ＶSS、ダイオ
ード１段で降下する電位をＶf 、ダイオードの段数をｎ
とすれば、 Ｖout ＝（ＶDD−ＶSS）−ｎ×Ｖf …（１） で決まる。したがって、この電位で次段の論理回路がタ
ーンオンしないように式（１）中のｎの値を決定すれば
良い。
【００４０】入力端子２１の入力がハイレベルになると
エンハンスメント型ＦＥＴ３がオンして、ローレベルと
なる出力電位をすばやく第２電源電位まで引き下げる。
エンハンスメント型ＦＥＴ３がオンして、ローレベルと
なる出力電位をすばやく第２電源電位まで引き下げる。
【００４１】本実施例ではダイオードによる電位降下を
利用しているので、接点４１の電位が電源電圧付近まで
上昇しているときでも、出力端子２２は電源電位からダ
イオード数段分低い電位までに制限される。本例におい
てはダイオードの段数は２段であるが、この段数は電源
電圧とダイオードで降下する電位との関係を考慮して決
定すれば良い。
利用しているので、接点４１の電位が電源電圧付近まで
上昇しているときでも、出力端子２２は電源電位からダ
イオード数段分低い電位までに制限される。本例におい
てはダイオードの段数は２段であるが、この段数は電源
電圧とダイオードで降下する電位との関係を考慮して決
定すれば良い。
【００４２】かかる構成において、入力がハイレベルに
なるとエンハンスメント型ＦＥＴ３がオンして、ローレ
ベルとなる出力電位をすばやく第２電源電位まで引き下
げる。ハイレベル出力電位制限回路１０は、電源電圧と
等しい電圧が入力された場合に、次段のエンハンスメン
ト型ＦＥＴがターンオンする電位よりも低い電圧を出力
する。こうすることで、次段の論理回路への流れ込み電
流を抑制し、消費電力が低減できる。つまり本実施例で
は、ダイオードを使用して電流が流れる際の電圧降下を
利用しているのである。
なるとエンハンスメント型ＦＥＴ３がオンして、ローレ
ベルとなる出力電位をすばやく第２電源電位まで引き下
げる。ハイレベル出力電位制限回路１０は、電源電圧と
等しい電圧が入力された場合に、次段のエンハンスメン
ト型ＦＥＴがターンオンする電位よりも低い電圧を出力
する。こうすることで、次段の論理回路への流れ込み電
流を抑制し、消費電力が低減できる。つまり本実施例で
は、ダイオードを使用して電流が流れる際の電圧降下を
利用しているのである。
【００４３】また、ローレベル出力時にローレベル電位
降下回路１１がオン状態となり、出力端子と第２電源電
圧とを導通状態にするように動作する。このため、出力
電圧が第２電源の電圧と一致し、次段のエンハンスメン
ト型ＦＥＴが完全にオフすることにより、消費電力を抑
制できる。これは、本発明における第３の論理回路を例
に取ると、エンハンスメント型ＦＥＴを使用して出力端
子と電源端子とをスイッチングさせている。
降下回路１１がオン状態となり、出力端子と第２電源電
圧とを導通状態にするように動作する。このため、出力
電圧が第２電源の電圧と一致し、次段のエンハンスメン
ト型ＦＥＴが完全にオフすることにより、消費電力を抑
制できる。これは、本発明における第３の論理回路を例
に取ると、エンハンスメント型ＦＥＴを使用して出力端
子と電源端子とをスイッチングさせている。
【００４４】図５は、本発明の第２の実施例による論理
回路の構成を示す図である。同図においては、図１中の
出力電位制限回路１０を抵抗素子８で構成し、ローレベ
ル電位降下回路１１をエンハンスメント型ＦＥＴ３で実
現している。
回路の構成を示す図である。同図においては、図１中の
出力電位制限回路１０を抵抗素子８で構成し、ローレベ
ル電位降下回路１１をエンハンスメント型ＦＥＴ３で実
現している。
【００４５】抵抗素子８による電位降下を利用して接点
４１の電位が電源電圧付近まで上昇しているときでも、
出力端子２２は抵抗素子８に流れる電流と抵抗値との積
の分だけ、電位が低くなる。この抵抗素子８の抵抗値は
第１の電源電位と出力の電位との差電位がわずかの電流
で生じるように決定すれば良い。
４１の電位が電源電圧付近まで上昇しているときでも、
出力端子２２は抵抗素子８に流れる電流と抵抗値との積
の分だけ、電位が低くなる。この抵抗素子８の抵抗値は
第１の電源電位と出力の電位との差電位がわずかの電流
で生じるように決定すれば良い。
【００４６】図６は、本発明の第３の実施例による論理
回路の構成を示す図である。同図においては、図２中の
出力電位制限回路１０をダイオード６及び７で構成し、
ローレベル電位降下回路１１をエンハンスメント型ＦＥ
Ｔ３で、またローレベル電位降下回路１２をエンハンス
メント型ＦＥＴ５で実現している。
回路の構成を示す図である。同図においては、図２中の
出力電位制限回路１０をダイオード６及び７で構成し、
ローレベル電位降下回路１１をエンハンスメント型ＦＥ
Ｔ３で、またローレベル電位降下回路１２をエンハンス
メント型ＦＥＴ５で実現している。
【００４７】同図において、ダイオードによる電位降下
を利用して接点４１の電位が電源電圧付近まで上昇して
いるときでも、出力端子２２は電源電位からダイオード
２段分低い電位までに制限される。このダイオードの段
数はここでは２段であるが、この段数に限定されるもの
ではない。このダイオードの段数は、電源電圧とダイオ
ードで降下する電位とに応じて決定すれば良い。
を利用して接点４１の電位が電源電圧付近まで上昇して
いるときでも、出力端子２２は電源電位からダイオード
２段分低い電位までに制限される。このダイオードの段
数はここでは２段であるが、この段数に限定されるもの
ではない。このダイオードの段数は、電源電圧とダイオ
ードで降下する電位とに応じて決定すれば良い。
【００４８】出力電位Ｖout は、以下のようになる。す
なわち、第１の電源電圧ＶDD、第２の電源電圧ＶSS、ダ
イオード１段で降下する電位をＶf 、ダイオードの段数
をｎとすれば、 Ｖout ＝（ＶDD−ＶSS）−ｎ×Ｖf …（２） で決まる。したがって、この電位で次段の論理回路がタ
ーンオンしないように式（２）中のｎの値を決定すれば
良い。
なわち、第１の電源電圧ＶDD、第２の電源電圧ＶSS、ダ
イオード１段で降下する電位をＶf 、ダイオードの段数
をｎとすれば、 Ｖout ＝（ＶDD−ＶSS）−ｎ×Ｖf …（２） で決まる。したがって、この電位で次段の論理回路がタ
ーンオンしないように式（２）中のｎの値を決定すれば
良い。
【００４９】ここで、入力端子２１及び入力端子２２の
入力の少なくとも一方がハイレベルになると、これらの
端子に対応するエンハンスメント型ＦＥＴ３又はエンハ
ンスメント型ＦＥＴ５がオンして、ローレベルとなる出
力電位をすばやく第２電源電位まで引き下げる。
入力の少なくとも一方がハイレベルになると、これらの
端子に対応するエンハンスメント型ＦＥＴ３又はエンハ
ンスメント型ＦＥＴ５がオンして、ローレベルとなる出
力電位をすばやく第２電源電位まで引き下げる。
【００５０】同図に示されている回路は、入力を２つに
増やしてＮＯＲ回路を構成したものである。同様に入力
数を増加し、３以上の入力を有するＮＯＲ回路を構成で
きることは明らかである。
増やしてＮＯＲ回路を構成したものである。同様に入力
数を増加し、３以上の入力を有するＮＯＲ回路を構成で
きることは明らかである。
【００５１】図７は、本発明の第４の実施例による論理
回路の構成を示す図である。同図においては、図２中の
出力電位制限回路１０を抵抗素子８で構成している。
回路の構成を示す図である。同図においては、図２中の
出力電位制限回路１０を抵抗素子８で構成している。
【００５２】抵抗素子８による電位降下を利用して接点
４１の電位が電源電圧付近まで上昇しているときでも、
出力端子２２は抵抗素子８に流れる電流と抵抗値との積
の分だけ、電位が低くなる。この抵抗素子８の抵抗値は
第１の電源電位と出力の電位との差電位がわずかの電流
で生じるように決定すれば良い。
４１の電位が電源電圧付近まで上昇しているときでも、
出力端子２２は抵抗素子８に流れる電流と抵抗値との積
の分だけ、電位が低くなる。この抵抗素子８の抵抗値は
第１の電源電位と出力の電位との差電位がわずかの電流
で生じるように決定すれば良い。
【００５３】図８は、本発明の第５の実施例による論理
回路の構成を示す図である。同図においては、図２中の
出力電位制限回路１０をダイオード６及び７で構成し、
ローレベル電位降下回路１１をエンハンスメント型ＦＥ
Ｔ３で、またローレベル電位降下回路１２をエンハンス
メント型ＦＥＴ５で実現している。
回路の構成を示す図である。同図においては、図２中の
出力電位制限回路１０をダイオード６及び７で構成し、
ローレベル電位降下回路１１をエンハンスメント型ＦＥ
Ｔ３で、またローレベル電位降下回路１２をエンハンス
メント型ＦＥＴ５で実現している。
【００５４】同図において、ダイオードによる電位降下
を利用して接点４１の電位が電源電圧付近まで上昇して
いるときでも、出力端子２２は電源電位からダイオード
２段分低い電位までに制限される。このダイオードの段
数はここでは２段であるが、この段数に限定されるもの
ではない。このダイオードの段数は、電源電圧とダイオ
ードで降下する電位とに応じて決定すれば良い。
を利用して接点４１の電位が電源電圧付近まで上昇して
いるときでも、出力端子２２は電源電位からダイオード
２段分低い電位までに制限される。このダイオードの段
数はここでは２段であるが、この段数に限定されるもの
ではない。このダイオードの段数は、電源電圧とダイオ
ードで降下する電位とに応じて決定すれば良い。
【００５５】出力電位Ｖout は、以下のようになる。す
なわち、第１の電源電圧ＶDD、第２の電源電圧ＶSS、ダ
イオード１段で降下する電位をＶf 、ダイオードの段数
をｎとすれば、 Ｖout ＝（ＶDD−ＶSS）−ｎ×Ｖf …（３） で決まる。したがって、この電位で次段の論理回路がタ
ーンオンしないように式（３）中のｎの値を決定すれば
良い。
なわち、第１の電源電圧ＶDD、第２の電源電圧ＶSS、ダ
イオード１段で降下する電位をＶf 、ダイオードの段数
をｎとすれば、 Ｖout ＝（ＶDD−ＶSS）−ｎ×Ｖf …（３） で決まる。したがって、この電位で次段の論理回路がタ
ーンオンしないように式（３）中のｎの値を決定すれば
良い。
【００５６】ここで、入力端子２１及び入力端子２２の
入力が両方ともハイレベルになると、エンハンスメント
型ＦＥＴ３及びエンハンスメント型ＦＥＴ５がオンし
て、ローレベルとなる出力電位をすばやく第２電源電位
まで引き下げる。
入力が両方ともハイレベルになると、エンハンスメント
型ＦＥＴ３及びエンハンスメント型ＦＥＴ５がオンし
て、ローレベルとなる出力電位をすばやく第２電源電位
まで引き下げる。
【００５７】同図に示されている回路は、入力を２つに
増やしてＮＡＮＤ回路を構成したものである。同様に入
力数を増加し、３以上の入力を有するＮＡＮＤ回路を構
成できることは明らかである。
増やしてＮＡＮＤ回路を構成したものである。同様に入
力数を増加し、３以上の入力を有するＮＡＮＤ回路を構
成できることは明らかである。
【００５８】図９は、本発明の第６の実施例による論理
回路の構成を示す図である。同図においては、図８中の
出力電位制限回路１０を抵抗素子８で構成している。
回路の構成を示す図である。同図においては、図８中の
出力電位制限回路１０を抵抗素子８で構成している。
【００５９】抵抗素子８による電位降下を利用して接点
４１の電位が電源電圧付近まで上昇しているときでも、
出力端子２２は抵抗素子８に流れる電流と抵抗値との積
の分だけ、電位が低くなる。この抵抗素子８の抵抗値は
第１の電源電位と出力の電位との差電位がわずかの電流
で生じるように決定すれば良い。
４１の電位が電源電圧付近まで上昇しているときでも、
出力端子２２は抵抗素子８に流れる電流と抵抗値との積
の分だけ、電位が低くなる。この抵抗素子８の抵抗値は
第１の電源電位と出力の電位との差電位がわずかの電流
で生じるように決定すれば良い。
【００６０】図１１は、本発明の第７の実施例による論
理回路の構成を示す図である。同図においては、図１０
中の出力電位制限回路１０をダイオード４及び５で構成
している。
理回路の構成を示す図である。同図においては、図１０
中の出力電位制限回路１０をダイオード４及び５で構成
している。
【００６１】本実施例における出力電位制限回路１０を
構成するダイオード４及び５は、アノードがデプリーシ
ョン型ＦＥＴ１のソース電極側、カソードが出力端子２
２側を夫々向くように接続されている。
構成するダイオード４及び５は、アノードがデプリーシ
ョン型ＦＥＴ１のソース電極側、カソードが出力端子２
２側を夫々向くように接続されている。
【００６２】同図において、ダイオードによる電位降下
を利用して接点４１の電位が電源電圧付近まで上昇して
いるときでも、出力端子２２は電源電位からダイオード
２段分低い電位までに制限される。このダイオードの段
数はここでは２段だが、電源電圧とダイオードで降下す
る電位に応じて段数を決定すれば良い。
を利用して接点４１の電位が電源電圧付近まで上昇して
いるときでも、出力端子２２は電源電位からダイオード
２段分低い電位までに制限される。このダイオードの段
数はここでは２段だが、電源電圧とダイオードで降下す
る電位に応じて段数を決定すれば良い。
【００６３】出力電位Ｖout は、以下のようになる。す
なわち、第１の電源電圧ＶDD、第２の電源電圧ＶSS、ダ
イオード１段で降下する電位をＶf 、ダイオードの段数
をｎとすれば、 Ｖout ＝（ＶDD−ＶSS）−ｎ×Ｖf …（４） で決まる。したがって、この電位で次段の論理回路がタ
ーンオンしないように式（４）中のｎの値を決定すれば
良い。
なわち、第１の電源電圧ＶDD、第２の電源電圧ＶSS、ダ
イオード１段で降下する電位をＶf 、ダイオードの段数
をｎとすれば、 Ｖout ＝（ＶDD−ＶSS）−ｎ×Ｖf …（４） で決まる。したがって、この電位で次段の論理回路がタ
ーンオンしないように式（４）中のｎの値を決定すれば
良い。
【００６４】本実施例ではダイオードによる電位降下を
利用しているので、接点４１の電位が電源電圧付近まで
上昇しているときでも、出力端子２２は電源電位からダ
イオード数段分低い電位までに制限される。本例におい
てはダイオードの段数は２段であるが、この段数は電源
電圧とダイオードで降下する電位との関係を考慮して決
定すれば良い。
利用しているので、接点４１の電位が電源電圧付近まで
上昇しているときでも、出力端子２２は電源電位からダ
イオード数段分低い電位までに制限される。本例におい
てはダイオードの段数は２段であるが、この段数は電源
電圧とダイオードで降下する電位との関係を考慮して決
定すれば良い。
【００６５】また、本実施例ではハイレベル出力電位制
限回路１０にダイオードを用いたが、上述した第２、第
４及び第６の実施例と同様に抵抗素子で構成することも
可能である。
限回路１０にダイオードを用いたが、上述した第２、第
４及び第６の実施例と同様に抵抗素子で構成することも
可能である。
【００６６】かかる構成において、ハイレベル出力電位
制限回路１０は、電源電圧と等しい電圧が入力された場
合に、次段のエンハンスメント型ＦＥＴがターンオンす
る電位よりも低い電圧を出力する。こうすることで、次
段の論理回路への流れ込み電流を抑制し、消費電力が低
減できる。つまり本実施例では、ダイオードを使用して
電流が流れる際の電圧降下を利用しているのである。
制限回路１０は、電源電圧と等しい電圧が入力された場
合に、次段のエンハンスメント型ＦＥＴがターンオンす
る電位よりも低い電圧を出力する。こうすることで、次
段の論理回路への流れ込み電流を抑制し、消費電力が低
減できる。つまり本実施例では、ダイオードを使用して
電流が流れる際の電圧降下を利用しているのである。
【００６７】以上のように、ローレベル出力時にはハイ
レベル電位制限回路をオフ状態とし、それと同時にロー
レベル電位降下回路によってローレベルの出力電位を第
２電源電位に引き下げることにより、次段が完全にオフ
状態となるため、次段でのオフ時の電流を抑制できるの
である。また、ハイレベル電位制限回路によって、次段
回路がターンオンしない電位までしか上昇しないように
することによって、次段への電流の流れ込みを抑制し、
動作に寄与しない電流を低減し、低消費電力が実現でき
るのである。
レベル電位制限回路をオフ状態とし、それと同時にロー
レベル電位降下回路によってローレベルの出力電位を第
２電源電位に引き下げることにより、次段が完全にオフ
状態となるため、次段でのオフ時の電流を抑制できるの
である。また、ハイレベル電位制限回路によって、次段
回路がターンオンしない電位までしか上昇しないように
することによって、次段への電流の流れ込みを抑制し、
動作に寄与しない電流を低減し、低消費電力が実現でき
るのである。
【００６８】請求項の記載に関連して本発明は更に次の
態様をとりうる。
態様をとりうる。
【００６９】（１）前記次段論理回路は、エンハンスメ
ント型トランジスタで形成されたゲート回路であること
を特徴とする請求項１〜８のいずれかに記載の論理回
路。
ント型トランジスタで形成されたゲート回路であること
を特徴とする請求項１〜８のいずれかに記載の論理回
路。
【００７０】（２）前記エンハンスメント型トランジス
タを複数直列に設け、これら各トランジスタのゲート電
極をＮＯＲ回路の入力端子とし前記自回路出力端子を該
ＮＯＲ回路の出力端子としたことを特徴とする請求項６
記載の論理回路。
タを複数直列に設け、これら各トランジスタのゲート電
極をＮＯＲ回路の入力端子とし前記自回路出力端子を該
ＮＯＲ回路の出力端子としたことを特徴とする請求項６
記載の論理回路。
【００７１】（３）前記エンハンスメント型トランジス
タを複数並列に設け、これら各トランジスタのゲート電
極をＮＡＮＤ回路の入力端子とし前記自回路出力端子を
該ＮＡＮＤ回路の出力端子としたことを特徴とする請求
項６記載の論理回路。
タを複数並列に設け、これら各トランジスタのゲート電
極をＮＡＮＤ回路の入力端子とし前記自回路出力端子を
該ＮＡＮＤ回路の出力端子としたことを特徴とする請求
項６記載の論理回路。
【００７２】
【発明の効果】以上説明したように本発明は、ハイレベ
ル電位制限回路によって、次段論理回路がターンオンし
ない電位までしか上昇しないようにすることによって、
次段への電流の流れ込みを抑制し、動作に寄与しない電
流を低減し、低消費電力が実現できるという効果があ
る。また、ローレベルの出力時にはハイレベル電位制限
回路をオフ状態とし、それと同時にローレベル電位降下
回路によってローレベルの出力電位を第２電源電位に引
き下げることにより、次段論理回路が完全にオフ状態と
なるため、次段の論理回路でのオフ時の電流を抑制でき
るという効果がある。
ル電位制限回路によって、次段論理回路がターンオンし
ない電位までしか上昇しないようにすることによって、
次段への電流の流れ込みを抑制し、動作に寄与しない電
流を低減し、低消費電力が実現できるという効果があ
る。また、ローレベルの出力時にはハイレベル電位制限
回路をオフ状態とし、それと同時にローレベル電位降下
回路によってローレベルの出力電位を第２電源電位に引
き下げることにより、次段論理回路が完全にオフ状態と
なるため、次段の論理回路でのオフ時の電流を抑制でき
るという効果がある。
【図１】本発明の実施の一形態による論理回路の構成を
示すブロック図である。
示すブロック図である。
【図２】本発明の実施の他の形態による論理回路の構成
を示すブロック図である。
を示すブロック図である。
【図３】本発明の実施の更に他の形態による論理回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図４】本発明の第１の実施例による論理回路の構成を
示すブロック図である。
示すブロック図である。
【図５】本発明の第２の実施例による論理回路の構成を
示すブロック図である。
示すブロック図である。
【図６】本発明の第３の実施例による論理回路の構成を
示すブロック図である。
示すブロック図である。
【図７】本発明の第４の実施例による論理回路の構成を
示すブロック図である。
示すブロック図である。
【図８】本発明の第５の実施例による論理回路の構成を
示すブロック図である。
示すブロック図である。
【図９】本発明の第６の実施例による論理回路の構成を
示すブロック図である。
示すブロック図である。
【図１０】本発明の実施の更に他の形態による論理回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【図１１】本発明の第７の実施例による論理回路の構成
を示すブロック図である。
を示すブロック図である。
【図１２】従来の論理回路の構成図である。
１ デプリーション型ＦＥＴ ２〜５ エンハンスメント型ＦＥＴ ６，７ ダイオード ８ 抵抗 １０ ハイレベル出力電位制限回路 １１，１２ ローレベル電位降下回路 ２１，２３ 入力端子 ２２ 出力端子 ３１，３２ 電源端子 ４１ 接点
Claims (8)
- 【請求項１】 自回路出力を入力とする次段論理回路が
接続される論理回路であって、一方のソース電極と他方
のドレイン電極とが夫々第１及び第２の電源に接続され
一方のドレイン電極と他方のソース電極とが接続点で互
いに接続されたデプリーション型トランジスタ及びエン
ハンスメント型トランジスタと、自回路出力がハイレベ
ルの時に前記接続点の電圧値を前記次段論理回路がター
ンオンしない電圧値まで下げるハイレベル電位制限回路
とを有することを特徴とする論理回路。 - 【請求項２】 自回路出力がローレベルの時に該自回路
の出力レベルを前記第１及び前記第２の電源のうち低い
方の電圧値まで下げるローレベル降下回路を、前記ハイ
レベル電位制限回路の代わりに設けたことを特徴とする
請求項１記載の論理回路。 - 【請求項３】 自回路出力がローレベルの時に該自回路
の出力レベルを前記第１及び前記第２の電源のうち低い
方の電圧値まで下げるローレベル降下回路を、更に設け
たことを特徴とする請求項１記載の論理回路。 - 【請求項４】 前記ハイレベル出力電位制限回路は、自
回路出力端子と前記接続点との間に設けられＮ個（Ｎは
正の整数）直列接続されたダイオードであることを特徴
とする請求項１又は３記載の論理回路。 - 【請求項５】 前記ハイレベル出力電位制限回路は、前
記ハイレベル出力電位制限回路は、自回路出力端子と前
記接続点との間に設けられた抵抗素子であることを特徴
とする請求項１又は３記載の論理回路。 - 【請求項６】 前記ローレベル電位降下回路は、ゲート
電極が自回路入力端子に接続され、ドレイン電極が前記
自回路出力端子に、ソース電極が前記第２の電源に夫々
接続されたエンハンスメント型トランジスタであること
を特徴とする請求項２〜５のいずれかに記載の論理回
路。 - 【請求項７】 自回路出力を入力とする次段論理回路が
接続される論理回路であって、自回路出力がハイレベル
の時に出力の電圧値を前記次段論理回路がターンオンし
ない電圧値まで下げるハイレベル電位制限回路と、一方
のソース電極と他方のドレイン電極とが夫々第１及び第
２の電源に接続され一方のドレイン電極が自回路出力端
子となる前記ハイレベル電位制限回路の出力端子に接続
され他方のソース電極が前記ハイレベル電位制限回路の
入力端子に接続されたデプリーション型トランジスタ及
びエンハンスメント型トランジスタとを有することを特
徴とする論理回路。 - 【請求項８】 前記ハイレベル出力電位制限回路は、入
出力端子間にＮ個（Ｎは正の整数）直列接続されたダイ
オードであることを特徴とする請求項７記載の論理回
路。
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|---|---|---|---|
| JP10243300A JP3075266B2 (ja) | 1998-03-25 | 1998-08-28 | 論理回路 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7637498 | 1998-03-25 | ||
| JP10-76374 | 1998-03-25 | ||
| JP10243300A JP3075266B2 (ja) | 1998-03-25 | 1998-08-28 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11340814A JPH11340814A (ja) | 1999-12-10 |
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| JP10243300A Expired - Fee Related JP3075266B2 (ja) | 1998-03-25 | 1998-08-28 | 論理回路 |
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| JP (1) | JP3075266B2 (ja) |
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| US4810969A (en) * | 1987-06-23 | 1989-03-07 | Honeywell Inc. | High speed logic circuit having feedback to prevent current in the output stage |
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| US4937474A (en) * | 1989-02-23 | 1990-06-26 | Northern Telecom Limited | Low power, high noise margin logic gates employing enhancement mode switching FETs |
| JPH0472914A (ja) * | 1990-07-13 | 1992-03-06 | Toshiba Corp | 電界効果トランジスタ回路 |
| JPH089738B2 (ja) * | 1991-04-05 | 1996-01-31 | 川崎製鉄株式会社 | バックリング発生予測装置 |
| JPH05227012A (ja) | 1991-09-30 | 1993-09-03 | Toshiba Corp | 化合物半導体論理集積回路 |
| JP3196301B2 (ja) * | 1992-02-28 | 2001-08-06 | ソニー株式会社 | 化合物半導体集積回路装置 |
| JP2715951B2 (ja) | 1995-01-30 | 1998-02-18 | 日本電気株式会社 | 論理回路 |
| JPH09261038A (ja) | 1996-03-22 | 1997-10-03 | Nec Corp | 論理回路 |
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1998
- 1998-08-28 JP JP10243300A patent/JP3075266B2/ja not_active Expired - Fee Related
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1999
- 1999-03-25 US US09/276,327 patent/US6201416B1/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| US6201416B1 (en) | 2001-03-13 |
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