JP2658130B2 - 化合物半導体集積回路装置 - Google Patents
化合物半導体集積回路装置Info
- Publication number
- JP2658130B2 JP2658130B2 JP63047795A JP4779588A JP2658130B2 JP 2658130 B2 JP2658130 B2 JP 2658130B2 JP 63047795 A JP63047795 A JP 63047795A JP 4779588 A JP4779588 A JP 4779588A JP 2658130 B2 JP2658130 B2 JP 2658130B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- gaas
- scfl
- dcfl
- normally
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、化合物半導体集積回路装置に関し、特に、
化合物半導体を用いたディジタル集積回路（IC）に適用
して好適なものである。
化合物半導体を用いたディジタル集積回路（IC）に適用
して好適なものである。
本発明の化合物半導体集積回路装置は、ノーマリーオ
フ型の接合ゲート型電界効果トランジスタから成るDCFL
回路及びSCFL回路が同一の半導体基板上に設けられてい
る。これによって、高速かつ低消費電力でしかも製造工
程が単純な化合物半導体集積回路装置を提供することが
できる。
フ型の接合ゲート型電界効果トランジスタから成るDCFL
回路及びSCFL回路が同一の半導体基板上に設けられてい
る。これによって、高速かつ低消費電力でしかも製造工
程が単純な化合物半導体集積回路装置を提供することが
できる。
化合物半導体であるガリウムヒ素（GaAs）を用いたデ
ィジタルICには、高速性とともに低消費電力性が期待さ
れており、その意味から回路にはGaAs MESFETやGaAs
JFET（接合ゲート型電界効果トランジスタ）を用いたDC
FL（Direct Coupled FET Logic）回路を採用することが
しばしばある。第３図に示すように、このDCFL回路は、
抵抗R1とFETQ1とにより構成される。このDCFL回路は低
消費電力であるが、それゆえに負荷駆動能力が小さいと
いう欠点を持っている。一方、小規模なディジタルICで
消費電力が問題にならない場合には、GaAs MESFETやGa
As JFETを用いたSCFL（Source Coupled FET Logic）回
路を採用して負荷駆動能力を大きくすることが好まし
い。第４図に示すように、このSCFL回路は、FETQ2とダ
イオードＤとから成るレベルシフト回路と、抵抗R2、R3
及びFETQ4、Q5から成る差動増幅器と、定電流源を構成
するFETQ3、Q6とにより構成される。
ィジタルICには、高速性とともに低消費電力性が期待さ
れており、その意味から回路にはGaAs MESFETやGaAs
JFET（接合ゲート型電界効果トランジスタ）を用いたDC
FL（Direct Coupled FET Logic）回路を採用することが
しばしばある。第３図に示すように、このDCFL回路は、
抵抗R1とFETQ1とにより構成される。このDCFL回路は低
消費電力であるが、それゆえに負荷駆動能力が小さいと
いう欠点を持っている。一方、小規模なディジタルICで
消費電力が問題にならない場合には、GaAs MESFETやGa
As JFETを用いたSCFL（Source Coupled FET Logic）回
路を採用して負荷駆動能力を大きくすることが好まし
い。第４図に示すように、このSCFL回路は、FETQ2とダ
イオードＤとから成るレベルシフト回路と、抵抗R2、R3
及びFETQ4、Q5から成る差動増幅器と、定電流源を構成
するFETQ3、Q6とにより構成される。
上述のことから明らかなように、GaAs MESFET及びGa
As JFETのうちの一種類のFETを用いて特色の異なる二
種類の論理回路を組むことが可能である。従って、仮に
同一のGaAs基板上にこれらの二種類の論理回路を混在さ
せることができれば、回路設計の自由度が増し、GaAs
ICの高速性、低消費電力性をさらに改善することが可能
となる。
As JFETのうちの一種類のFETを用いて特色の異なる二
種類の論理回路を組むことが可能である。従って、仮に
同一のGaAs基板上にこれらの二種類の論理回路を混在さ
せることができれば、回路設計の自由度が増し、GaAs
ICの高速性、低消費電力性をさらに改善することが可能
となる。
しかし、DCFL回路においては、その動作原理上、FETQ
1としてノーマリーオフ型のFETを用いることが本質的に
必要不可欠である。一方、GaAs MESFETを用いてSCFL回
路を構成する場合、負荷駆動能力を大きくするために
は、FETQ3、Q4、Q5として飽和ドレイン電流の大きいノ
ーマリーオン型のGaAs MESFETを用いることが好まし
い。以上のことからわかるように、GaAs MESFETにより
構成されたDCFL回路及びSCFL回路を同一のGaAs基板上に
混在させようとすると、ノーマリーオフ型とノーマリー
オン型との二種類のGaAs MESFETが必要となる。
1としてノーマリーオフ型のFETを用いることが本質的に
必要不可欠である。一方、GaAs MESFETを用いてSCFL回
路を構成する場合、負荷駆動能力を大きくするために
は、FETQ3、Q4、Q5として飽和ドレイン電流の大きいノ
ーマリーオン型のGaAs MESFETを用いることが好まし
い。以上のことからわかるように、GaAs MESFETにより
構成されたDCFL回路及びSCFL回路を同一のGaAs基板上に
混在させようとすると、ノーマリーオフ型とノーマリー
オン型との二種類のGaAs MESFETが必要となる。
このようにノーマリーオフ型とノーマリーオン型との
二種類のMESFETを用いて構成したDCFL回路及びSCFL回路
を同一基板上に混在させた従来のGaAsディジタルICを第
５図に示す。第５図に示すように、このGaAsディジタル
ICにおいては、半絶縁性GaAs基板101中にｎ型半導体領
域から成る動作層102、103、104が形成され、これらの
動作層102、103、104の表面にそれぞれショットキーゲ
ート電極105、106、107が形成されている。符号108〜11
3はソース電極及びドレイン電極を構成するオーミック
電極、符号114は絶縁膜、符号115〜120は配線である。
符号114a〜114fは上記絶縁膜114に形成された開口であ
る。また、符号R1はDCFL回路用の抵抗である。
二種類のMESFETを用いて構成したDCFL回路及びSCFL回路
を同一基板上に混在させた従来のGaAsディジタルICを第
５図に示す。第５図に示すように、このGaAsディジタル
ICにおいては、半絶縁性GaAs基板101中にｎ型半導体領
域から成る動作層102、103、104が形成され、これらの
動作層102、103、104の表面にそれぞれショットキーゲ
ート電極105、106、107が形成されている。符号108〜11
3はソース電極及びドレイン電極を構成するオーミック
電極、符号114は絶縁膜、符号115〜120は配線である。
符号114a〜114fは上記絶縁膜114に形成された開口であ
る。また、符号R1はDCFL回路用の抵抗である。
この従来のGaAsディジタルICにおいては、動作層10
2、ショットキーゲート電極105及びオーミック電極10
8、109から成るノーマリーオフ型のGaAs MESFETにより
DCFL回路用のFETQ1が構成されている。また、動作層10
3、ショットキーゲート電極106及びオーミック電極11
0、111から成るノーマリーオン型のGaAs MESFETにより
SCFL回路用のFETQ4が、動作層104、ショットキーゲート
電極107及びオーミック電極112、113から成るノーマリ
ーオン型のGaAs MESFETによりFETQ5が構成されてい
る。この場合、FETQ1はノーマリーオフ型であり、FET
Q4、Q5はノーマリーオン型であることに対応して、動作
層102は動作層103、104とは異なる厚さ及び不純物濃度
を有する。
2、ショットキーゲート電極105及びオーミック電極10
8、109から成るノーマリーオフ型のGaAs MESFETにより
DCFL回路用のFETQ1が構成されている。また、動作層10
3、ショットキーゲート電極106及びオーミック電極11
0、111から成るノーマリーオン型のGaAs MESFETにより
SCFL回路用のFETQ4が、動作層104、ショットキーゲート
電極107及びオーミック電極112、113から成るノーマリ
ーオン型のGaAs MESFETによりFETQ5が構成されてい
る。この場合、FETQ1はノーマリーオフ型であり、FET
Q4、Q5はノーマリーオン型であることに対応して、動作
層102は動作層103、104とは異なる厚さ及び不純物濃度
を有する。
上述の従来のGaAsディジタルICは、動作層102と動作
層103、104との厚さ及び不純物濃度を精度良く制御する
必要があるため、動作層102を形成するための不純物の
イオン注入工程と、動作層103、104を形成するためのイ
オン注入工程とが必要である。従って、上述の従来のGa
AsディジタルICは製造工程が複雑であるという欠点があ
る。
層103、104との厚さ及び不純物濃度を精度良く制御する
必要があるため、動作層102を形成するための不純物の
イオン注入工程と、動作層103、104を形成するためのイ
オン注入工程とが必要である。従って、上述の従来のGa
AsディジタルICは製造工程が複雑であるという欠点があ
る。
従って本発明の目的は、高速かつ低消費電力でしかも
製造工程が単純な化合物半導体集積回路装置を提供する
ことにある。
製造工程が単純な化合物半導体集積回路装置を提供する
ことにある。
第３図に示すDCFL回路において、FETQ1は既述のよう
にノーマリーオフ型のFETでなければならない。また、
負荷抵抗R1としては、ノーマリーオン型のFETを用いる
こともあるが、通常の抵抗を用いることもしばしばあ
る。従って、DCFL回路は本質的にはノーマリーオフ型の
FETだけで構成することができる。
にノーマリーオフ型のFETでなければならない。また、
負荷抵抗R1としては、ノーマリーオン型のFETを用いる
こともあるが、通常の抵抗を用いることもしばしばあ
る。従って、DCFL回路は本質的にはノーマリーオフ型の
FETだけで構成することができる。
一方、第４図に示すSCFL回路において、負荷駆動能力
を大きくするためには、回路を流れる電流を大きくする
必要がある。このSCFL回路のFETQ3、Q4、Q5に流し得る
最大の電流Imaxは次式で表すことができる。
を大きくするためには、回路を流れる電流を大きくする
必要がある。このSCFL回路のFETQ3、Q4、Q5に流し得る
最大の電流Imaxは次式で表すことができる。
Imax＝Ｋ（Vf−Vth）２ ここで、Vfは順方向立ち上がり電圧、Vthはしきい値
電圧、Ｋは比例定数である。
電圧、Ｋは比例定数である。
SCFL回路をGaAs MESFETを用いて構成する場合、Vf
0.7（Ｖ）であるので、Imaxを大きくするためにはVthを
負にして負荷駆動能力を上げなくてはならない。これに
対して、SCFL回路をGaAs JFETを用いて構成する場合に
は、Vf1.2（Ｖ）と大きいので、Vth0.2（Ｖ）で十
分にノーマリーオン型GaAs MESFETと同程度の負荷駆動
能力を持たせることが可能である。
0.7（Ｖ）であるので、Imaxを大きくするためにはVthを
負にして負荷駆動能力を上げなくてはならない。これに
対して、SCFL回路をGaAs JFETを用いて構成する場合に
は、Vf1.2（Ｖ）と大きいので、Vth0.2（Ｖ）で十
分にノーマリーオン型GaAs MESFETと同程度の負荷駆動
能力を持たせることが可能である。
以上のことから、ノーマリーオフ型のGaAs JFETだけ
を用いて、DCFL回路及びSCFL回路をそれぞれの特徴を生
かしつつ同一のGaAs基板上に混在させることが可能であ
ることがわかる。
を用いて、DCFL回路及びSCFL回路をそれぞれの特徴を生
かしつつ同一のGaAs基板上に混在させることが可能であ
ることがわかる。
本発明は以上の検討に基づいて案出されたものであ
る。
る。
すなわち本発明は、ノーマリーオフ型の接合ゲート型
電界効果トランジスタ（JFET）から成るDCFL回路及びSC
FL回路が同一の半導体基板上に設けられている化合物半
導体集積回路装置である。
電界効果トランジスタ（JFET）から成るDCFL回路及びSC
FL回路が同一の半導体基板上に設けられている化合物半
導体集積回路装置である。
上記した手段によれば、DCFL回路及びSCFL回路を構成
するために必要なFETはただ一種類となるので、製造工
程を複雑化することなくこれらのDCFL回路及びSCFL回路
を同一の半導体基板上に混在させることができ、従って
DCFL回路の低消費電力性とSCFL回路の高速性（高負荷駆
動能力）とを生かしつつ回路設計を行うことができる。
これによって、高速かつ低消費電力でしかも製造工程の
単純な化合物半導体集積回路装置を提供することができ
る。
するために必要なFETはただ一種類となるので、製造工
程を複雑化することなくこれらのDCFL回路及びSCFL回路
を同一の半導体基板上に混在させることができ、従って
DCFL回路の低消費電力性とSCFL回路の高速性（高負荷駆
動能力）とを生かしつつ回路設計を行うことができる。
これによって、高速かつ低消費電力でしかも製造工程の
単純な化合物半導体集積回路装置を提供することができ
る。
以下、本発明の一実施例について図面を参照しながら
説明する。この実施例は本発明をGaAsディジタルICに適
用した実施例である。
説明する。この実施例は本発明をGaAsディジタルICに適
用した実施例である。
第２図に示すように、本実施例によるGaAsディジタル
ICは、DCFL回路により構成された主回路（例えば乗算
器）とSCFL回路により構成された出力バッファー（周辺
回路）とを有する。このDCFL回路は抵抗R1及びFETQ1か
ら成る。一方、上記SCFL回路は、FETQ2及びダイオード
Ｄから成るレベルシフト回路と、抵抗R2、R3及びFET
Q4、Q5から成る差動増幅器と、定電流源を構成するFETQ
3、Q6とから成る。
ICは、DCFL回路により構成された主回路（例えば乗算
器）とSCFL回路により構成された出力バッファー（周辺
回路）とを有する。このDCFL回路は抵抗R1及びFETQ1か
ら成る。一方、上記SCFL回路は、FETQ2及びダイオード
Ｄから成るレベルシフト回路と、抵抗R2、R3及びFET
Q4、Q5から成る差動増幅器と、定電流源を構成するFETQ
3、Q6とから成る。
本実施例においては、DCFL回路及びSCFL回路を構成す
る上記FETQ1〜Q6として、Vthが例えば0.2（Ｖ）程度の
ノーマリーオフ型のGaAs JFETを用いている。
る上記FETQ1〜Q6として、Vthが例えば0.2（Ｖ）程度の
ノーマリーオフ型のGaAs JFETを用いている。
なお、第２図において、GND（＝VDD）は接地電位、V
SS1及びVSS2は所定の負電位、Vrefは基準電位、VCSは所
定の負電位である。
SS1及びVSS2は所定の負電位、Vrefは基準電位、VCSは所
定の負電位である。
上述のように構成されたGaAsディジタルICにおいて
は、主回路のDCFL回路から入力INに応じた出力電圧が出
力バッファーのFETQ2のゲートに印加され、この電圧は
このFETQ2及びダイオードＤから成るレベルシフト回路
により負電位側に所定電圧だけシフトされる。そして、
これによって得られる電圧がFETQ4のゲートに印加さ
れ、この印加電圧とFETQ5のゲートに印加されている基
準電圧Vrefとの差に応じた出力OUTが得られる。
は、主回路のDCFL回路から入力INに応じた出力電圧が出
力バッファーのFETQ2のゲートに印加され、この電圧は
このFETQ2及びダイオードＤから成るレベルシフト回路
により負電位側に所定電圧だけシフトされる。そして、
これによって得られる電圧がFETQ4のゲートに印加さ
れ、この印加電圧とFETQ5のゲートに印加されている基
準電圧Vrefとの差に応じた出力OUTが得られる。
第１図は上述のような回路構成を有する本実施例によ
るGaAsディジタルICの断面構造を示し、第２図における
DCFL回路のFETQ1及びR1とSCFL回路のFETQ4、Q5の部分の
みを示したものである。
るGaAsディジタルICの断面構造を示し、第２図における
DCFL回路のFETQ1及びR1とSCFL回路のFETQ4、Q5の部分の
みを示したものである。
第１図に示すように、このGaAsディジタルICにおいて
は、半絶縁性GaAs基板１中にｎ型半導体領域から成る動
作層２、３、４が形成され、これらの動作層２、３、４
中にそれぞれ例えばp+型半導体領域から成るゲート５、
６、７が形成されている。これらのゲート５、６、７の
上にはそれぞれ例えばTi/Pt/Auの三層構造の金属から成
るゲート電極８、９、10が形成されている。符号11〜16
はソース電極及びドレイン電極を構成するオーミック電
極であり、例えばAu−Ge/Niから成る。また、符号17は
例えばSiO2膜やSi3N4膜のような絶縁膜であり、符号17a
〜17fはこの絶縁膜17に形成された開口である。符号18
〜23は例えばAuの配線である。さらに、符号R1は例えば
金属から成る抵抗である。
は、半絶縁性GaAs基板１中にｎ型半導体領域から成る動
作層２、３、４が形成され、これらの動作層２、３、４
中にそれぞれ例えばp+型半導体領域から成るゲート５、
６、７が形成されている。これらのゲート５、６、７の
上にはそれぞれ例えばTi/Pt/Auの三層構造の金属から成
るゲート電極８、９、10が形成されている。符号11〜16
はソース電極及びドレイン電極を構成するオーミック電
極であり、例えばAu−Ge/Niから成る。また、符号17は
例えばSiO2膜やSi3N4膜のような絶縁膜であり、符号17a
〜17fはこの絶縁膜17に形成された開口である。符号18
〜23は例えばAuの配線である。さらに、符号R1は例えば
金属から成る抵抗である。
本実施例においては、動作層２、ゲート５、ゲート電
極８及びオーミック電極11、12から成るノーマリーオフ
型のGaAs JFETによりDCFL回路のFETQ1が構成されてい
る。また、動作層３、ゲート電極６、ゲート電極９及び
オーミック電極13、14から成るノーマリーオフ型のGaAs
JFETによりSCFL回路のFETQ4が、動作層４、ゲート
７、ゲート電極10及びオーミック電極15、16から成るノ
ーマリーオフ型のGaAs JFETによりSCFL回路のFETQ5が
構成されている。
極８及びオーミック電極11、12から成るノーマリーオフ
型のGaAs JFETによりDCFL回路のFETQ1が構成されてい
る。また、動作層３、ゲート電極６、ゲート電極９及び
オーミック電極13、14から成るノーマリーオフ型のGaAs
JFETによりSCFL回路のFETQ4が、動作層４、ゲート
７、ゲート電極10及びオーミック電極15、16から成るノ
ーマリーオフ型のGaAs JFETによりSCFL回路のFETQ5が
構成されている。
このように、本実施例によれば、DCFL回路及びSCFL回
路を構成するFETとしてただ一種類のノーマリーオフ型
のGaAs JFETを用いているので、上記動作層２、３、４
はいずれも同じ厚さ及び不純物濃度とすることができ
る。このため、これらの動作層２、３、４は一回のイオ
ン注入により同時に形成することができるので、この分
だけ製造工程の数が従来に比べて少なくなる。従って、
製造工程を複雑化することなくDCFL回路及びSCFL回路を
同一の半絶縁性GaAs基板１上に混在させることができ
る。また、低消費電力のDCFL回路により主回路を構成
し、負荷駆動能力の大きい高速のSCFL回路により出力バ
ッファーを構成しているので、ICの高速化、低消費電力
化を図ることができる。すなわち、本実施例によれば、
高速かつ低消費電力でしかも製造工程が単純なGaAsディ
ジタルICを提供することができる。また、製造工程が単
純であることから、ICの製造歩留まりの向上を図ること
もできる。
路を構成するFETとしてただ一種類のノーマリーオフ型
のGaAs JFETを用いているので、上記動作層２、３、４
はいずれも同じ厚さ及び不純物濃度とすることができ
る。このため、これらの動作層２、３、４は一回のイオ
ン注入により同時に形成することができるので、この分
だけ製造工程の数が従来に比べて少なくなる。従って、
製造工程を複雑化することなくDCFL回路及びSCFL回路を
同一の半絶縁性GaAs基板１上に混在させることができ
る。また、低消費電力のDCFL回路により主回路を構成
し、負荷駆動能力の大きい高速のSCFL回路により出力バ
ッファーを構成しているので、ICの高速化、低消費電力
化を図ることができる。すなわち、本実施例によれば、
高速かつ低消費電力でしかも製造工程が単純なGaAsディ
ジタルICを提供することができる。また、製造工程が単
純であることから、ICの製造歩留まりの向上を図ること
もできる。
以上、本発明の実施例につき具体的に説明したが、本
発明は、上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく各種の変形が可能である。
発明は、上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく各種の変形が可能である。
例えば、上述の実施例においては、主回路をDCFL回路
により構成し、出力バッファーをSCFL回路により構成し
た場合について説明したが、DCFL回路及びSCFL回路によ
りどのような回路を構成するかは必要に応じて決めるこ
とが可能である。
により構成し、出力バッファーをSCFL回路により構成し
た場合について説明したが、DCFL回路及びSCFL回路によ
りどのような回路を構成するかは必要に応じて決めるこ
とが可能である。
本発明によれば、ノーマリーオフ型の接合ゲート型電
界効果トランジスタから成るDCFL回路及びSCFL回路が同
一の半導体基板上に設けられているので、製造工程を複
雑化することなくこれらのDCFL回路及びSCFL回路を同一
の半導体基板上に混在させることができ、これによって
高速かつ低消費電力でしかも製造工程の単純な化合物半
導体集積回路装置を提供することができる。
界効果トランジスタから成るDCFL回路及びSCFL回路が同
一の半導体基板上に設けられているので、製造工程を複
雑化することなくこれらのDCFL回路及びSCFL回路を同一
の半導体基板上に混在させることができ、これによって
高速かつ低消費電力でしかも製造工程の単純な化合物半
導体集積回路装置を提供することができる。
第１図は本発明の一実施例によるGaAsディジタルICの要
部を示す断面図、第２図は本発明の一実施例によるGaAs
ディジタルICの回路構成を示す回路図、第３図はDCFL回
路の回路図、第４図はSCFL回路の回路図、第５図は二種
類のGaAs MESFETを用いて構成された従来のGaAsディジ
タルICの要部を示す断面図である。 図面における主要な符号の説明 1:半絶縁性GaAs基板（半導体基板）、２、３、4:動作
層、５、６、7:ゲート、８、９、10:ゲート電極、11〜1
6:オーミック電極、Q1〜Q6:FET、R1〜R3:抵抗。
部を示す断面図、第２図は本発明の一実施例によるGaAs
ディジタルICの回路構成を示す回路図、第３図はDCFL回
路の回路図、第４図はSCFL回路の回路図、第５図は二種
類のGaAs MESFETを用いて構成された従来のGaAsディジ
タルICの要部を示す断面図である。 図面における主要な符号の説明 1:半絶縁性GaAs基板（半導体基板）、２、３、4:動作
層、５、６、7:ゲート、８、９、10:ゲート電極、11〜1
6:オーミック電極、Q1〜Q6:FET、R1〜R3:抵抗。
Claims (1)
- 【請求項１】ノーマリーオフ型の接合ゲート型電界効果
トランジスタから成るDCFL回路及びSCFL回路が同一の半
導体基板上に設けられていることを特徴とする化合物半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63047795A JP2658130B2 (ja) | 1988-03-01 | 1988-03-01 | 化合物半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63047795A JP2658130B2 (ja) | 1988-03-01 | 1988-03-01 | 化合物半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01222484A JPH01222484A (ja) | 1989-09-05 |
| JP2658130B2 true JP2658130B2 (ja) | 1997-09-30 |
Family
ID=12785305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63047795A Expired - Fee Related JP2658130B2 (ja) | 1988-03-01 | 1988-03-01 | 化合物半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2658130B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3075266B2 (ja) | 1998-03-25 | 2000-08-14 | 日本電気株式会社 | 論理回路 |
| EP1100552B2 (en) | 1998-07-24 | 2009-12-30 | Kao Corporation | Deodorizing absorbent sheet |
| US6750698B1 (en) * | 2000-09-29 | 2004-06-15 | Lovoltech, Inc. | Cascade circuits utilizing normally-off junction field effect transistors for low on-resistance and low voltage applications |
| US7626218B2 (en) * | 2005-02-04 | 2009-12-01 | Raytheon Company | Monolithic integrated circuit having enhancement mode/depletion mode field effect transistors and RF/RF/microwave/milli-meter wave milli-meter wave field effect transistors |
-
1988
- 1988-03-01 JP JP63047795A patent/JP2658130B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01222484A (ja) | 1989-09-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1244893A (en) | Gallium arsenide logic interface circuit | |
| US4491747A (en) | Logic circuit using depletion mode field effect switching transistors | |
| JPS6113817A (ja) | 金属半導体電界効果トランジスタを用いた電気回路 | |
| JP2559032B2 (ja) | 差動増幅回路 | |
| US4798979A (en) | Schottky diode logic for E-mode FET/D-mode FET VLSI circuits | |
| JP2658130B2 (ja) | 化合物半導体集積回路装置 | |
| JP2574859B2 (ja) | Ｆｅｔ論理回路 | |
| US4518871A (en) | Ga/As NOR/NAND gate circuit using enhancement mode FET's | |
| US4937474A (en) | Low power, high noise margin logic gates employing enhancement mode switching FETs | |
| JP3196301B2 (ja) | 化合物半導体集積回路装置 | |
| JP3255874B2 (ja) | 定電流回路 | |
| EP0207429A2 (en) | Input circuit for FET logic | |
| JPH09261038A (ja) | 論理回路 | |
| KR940002771B1 (ko) | 반도체 회로장치 | |
| US4975631A (en) | Constant current source circuit | |
| EP0282249A2 (en) | Logic circuit employing field effect transistor having junction with rectifying characteristic between gate and source | |
| US5304870A (en) | Source electrode-connected type buffer circuit having LDD structure and breakdown voltage protection | |
| JPH0336111Y2 (ja) | ||
| JPS63246926A (ja) | 論理集積回路装置 | |
| JPS63158904A (ja) | 集積回路装置 | |
| JPS58103232A (ja) | インバ−タ回路 | |
| JPH0555498A (ja) | 化合物半導体論理ゲート回路 | |
| JPS61186018A (ja) | 電界効果トランジスタ論理回路 | |
| JPS5856531A (ja) | 論理回路 | |
| JPS6156648B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |