JPS63158904A - 集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 差動回路の電圧利得を大きくするために、負荷素子と電
流源にゲート／ソース間を短絡した定電流源形ＦＥＴを
用いるとともに、定電圧形ＦＥＴをクランプとして使用
する。ダイオードクランプ形差動回路で問題となる温度
特性と、ＡＣ特性の劣化を改善できる。この差動回路を
用いて５ｉＥＣＬレベルをＧａＡｓＤ　ＣＦ　Ｌまたは
ＢＦＬレベルに変換する集積回路装置を構成する。

〔産業上の利用分野〕

本発明は、電界効果型半導体素子（ＦＥＴ）を使用した
差動回路を含む集積回路装置に係り、特に、改良された
差動回路によって構成した集積回路装置に関する。

〔従来の技術〕

以下に従来の差動回路を特にガリウムひ素ＭＥＳＦＥＴ
　（金属−半導体接合ＦＥＴ）を用いることを例にして
説明する。

第８図はＦＥＴ差動増幅回路の基本形であり、差動対を
構成するトランジスタＱ１．Ｑ２とその負荷抵抗Ｒ１，
Ｒ２と、抵抗ＲＯとで構成されている。ＶＤＤは高位電
源、Ｖ［！ｆ！は低位の電源を示す。

しかしながら、この回路では抵抗負荷を用いる関係で電
圧利得が十分とれないという問題がある。

そこで、電圧利得を改善するために、第９図に示すよう
に、負荷素子と電流源をゲート／ソース間を短絡した定
電流形Ｆ　Ｅ　ＴＱＬＩ　、　ＱＬ２およびＱＣＳに置
き換えることが考えられている。

ところが、この場合、次の欠点がある。

■　入力ハイレベル時にドライバＦＥＴのゲートに電流
が流れ込む、この流入する電流値が大きいと、配線の断
線やショットキ特性の劣化等信穎度上問題になる。

■　回路特性の素子特性依存性が大きく、素子特性のバ
ラツキに弱い。

そこで、この問題を解決するために、第１０図のように
負荷のＦＥＴＱＬＩ、ＱＬ２の両端をダイオード０１．
０２でクランプすることが考えられ、安定な動作が可能
になった。

しかしながら、このダイオードでクランプする場合、新
な問題点が出た。それは、 ■　出力ローレベルの温度特性が大きい。これは、出力
ローレベルがダイオードのＩ−Ｖ特性の順方向ＯＮ電圧
で決定されるためである。

■　ダイオードの接合容量が負荷となるため、ＡＣ特性
が悪い。

〔発明が解決しようとする問題点〕

そこで、本発明は上記従来のＦＥＴ差動回路の持つ欠点
を解決した差動回路を有する集積回路装置を実現するた
めになされたものであり、電圧利得を十分とれるととも
に、安定に動作する差動回路を有する集積回路装置を得
ようとするものである。

〔問題点を解決するための手段〕

本発明においては、集積回路装置に用いる差動回路の電
圧利得を大きくするために、負荷素子と電流源にゲート
／ソース間を短絡した定電流形ＦＥＴを用いるとともに
、上記ダイオードのクランプの代りに、ＦＥＴクランプ
を使うことを特徴としている。

〔作　用〕

上記において、ＦＥＴクランプを用いることは以下の意
義がある。

Φ　ＦＥＴクランプはダイオードのように温度特性がで
ない。

■　ドレイン／ソース容量が負荷にはいるが、ダイオー
ドの接合容量に比較すると十分小さな容量であり、過渡
特性の悪化が十分防止できる。

〔実施例〕

第１図に本発明に用いる差動増幅基本回路を示している
。差動増幅回路の負荷素子と電流源をゲート／ソース間
を短絡した定電流形Ｆ　Ｅ　ＴＱＬｌ、ＱＬ２およびＱ
ＣＳに置き換えることは先の第１０図の場合と同様であ
り、対応部分に同一符号で指示している。そして、負荷
素子の定電流形Ｆ　Ｅ　ＴＱＬＩ。

ＯＬ２のソース／ドレイン間にクランプ素子としてのＦ
ＥＴ　（以下クランプＦＥＴと称する）のＱＣＩ。

ＱＣ２を設けている。このクランプＦＥＴは、ゲートを
一定の基準電位ＶＧＧに接続されたＦＥＴを定電圧源と
して動作させるものである。なお、この場合には、入力
ＩＮを差動対の一方の駆動ＦＥＴ旧のゲートに接続し、
他方の駆動ＦＥＴＱ２のゲートには適当な基準電圧Ｖ　
Ｒ１！Ｐを印加して、出力ＯＵＴ、反転出力ＯＵＴを得
ているが、入力ＩＮの反転信号を印加するようにしても
良い。

ここで、Ｆ　Ｂ　ＴＯＣｌ、ＱＣ２の定電正形動作によ
り安定な回路動作を可能とする条件について考察する。

この解析のために、第３図（Ａ）にこの差動増幅回路の
部分回路を示しており、ここでは負荷ＦＥＴをＱＬ、ク
ランプＦＥＴをＱＣ，駆動ＦＥＴをＱと指示している。

また、第３図（Ｂ）にクランプＦＥＴのトランジスタＱ
Ｃを、第３図（Ｃ）に駆動ＦＥＴＱＬとクランプＦＥＴ
ＱＣの電圧対電流特性図を示している。

第３図（Ｃ）において、駆動ＦＥＴＱがＯＮとなり、こ
の差動側に電流が流れる時について出力ＯＵＴと電源Ｖ
２Ｏ間の電圧差を横軸にとり、縦軸にＦＥＴＱＬおよび
ＱＣのソース／ドレイン間の電流値■Ｌおよびｌｘを示
している。負荷素子としてのＦＥＴＱＬに流れる電流Ｉ
Ｌは、そのソースとゲートが共通に接続しているから、
駆動ＦＥＴＱがＯＮとなり出力ＯＵＴの電圧が低下し、
電源と出力ＯＵＴの電圧差が増加する場合、図示の定電
流特性となる。一方、クランプＦＥＴＱＣは、そのゲー
トの電圧がＶｘに固定されているので、ＱＣのしきい値
ｖｔｈ以上にゲート／ソース電圧が上昇する領域で急激
に電流が増大し定電圧特性領域が生じる。このＦ　Ｅ　
ＴＱＬ。

ＱＣの並列回路の電圧／電流特性は両者を合成した破線
のようになり、定電圧動作領域が現れる。そこで、図示
したようにこの差動対の電流源のＩＣＳがＱＬ、ＱＣ並
列回路の定電圧領域に入っているならば、出力電圧、す
なわち出力ローレベルを電源からＶＤだけ低い値にクラ
ンプすることができることになる。しかし、例えばＭＥ
ＳＦＥＴの場合、ゲート／ソース電圧はゲートのショッ
トキ接合がＯＮする電圧ｖＰでゲート／ソース電圧制限
され、電流が飽和する。そのため、ＯＬ、ＱＣ並列回路
の定電圧特性領域はクランプＦＥＴＱＣのショットキの
ＯＮ電圧ｖＦより低い側でしか実現できない、したがっ
て、第３図（Ａ）の回路でクランプＦＥＴＱＣが機能す
るためには、 先ず ＩＬ＜ＩＣＳ　　　　　　　　　　　　　　　　　　・
・・（１）でなければならない。

次に、ＦＥＴクランプのゲート／ソース電圧が最も高い
条件は、ＭＥＳＦＥＴのゲートのショットキ接合のＯＮ
電圧ＶＦであり、 ＩＬ　＋　ｌｘ　（ＶＰ）　＞　ＩＣ５＝（２）但し、
１．　、（ＶＦ）はＦＥＴクランプのＭＥＳＦＥＴのゲ
ートにショットキ接合のＯＮ電圧ｖＦを印加した時にそ
のソース／ドレイン間を流れる電流である。この条件（
１）、　（２）で、Ｉｃｓと合成特性曲線（定電圧領域
）の交点で出力レベルをクランプできる。

つまり、差動対の他方が完全に遮断し、この差動対に電
流源のＩＣ３が全て流れる時、負荷ＦＥＴＱＬの電流ル
は一定で、残りの電流はクランプＦＥＴＱＣを流れるよ
うになり、特性曲線の定電圧領域との交点のｖＯという
レベルで出力ローレベルがクランプされる。なお、前記
条件（１）、　（２）を満たすための調整は、差動増幅
回路の回路定数、例えば３つのＦＥＴ（駆動ＦＥＴＱ、
負荷Ｆ　Ｅ　ＴＱＬ、クランプＦＥＴＱＣ）のゲート幅
を調整して行なうことができる。

次に、第２図には本発明に用いる他の差動増幅回路を示
している。これは、第１図と同様な回路構成において、
負荷Ｆ　Ｅ　ＴＱＬｌ、ＯＬ２　、クランプＦＥＴＱＣ
１，ＱＣ２、定電流源Ｆ　Ｅ　ＴＱＣ５を同じ特性にし
て、ゲート幅のみを相違させた例である。そして、この
例では、負荷Ｆ　Ｅ　ＴＱＬｌ、ＯＬ２のゲート幅を札
、クランプＦ　Ｅ　ＴＱＣｌ、ＱＣ２のゲート幅をＷｃ
。

定電流源ＦＥＴＱＣ３のゲート幅をｌ１ｌｃｓとする時
、’ｌＡｃ５　＝　ＭＬ　＋　Ｗｃ　　　　　　　　　
　　　　・・・（３）の条件にしている。この条件にす
ることにより、出力ローレベルをクランプＦＥＴＱＣの
ゲート電位ＶＧＧと同一のレベルにできる。

以下にこの条件（３）を第４図の差動増幅回路の記号を
用いて解析する。ただし、駆動ＦＥＴをＯ５，ＱＲ１負
荷ＦＥＴをＱＬ、ＱＬ　、クランプＦＥＴを口Ｃ９ＱＣ
１高位の電源をＶＤＤ　、低位の電源をＶＥＲと指示し
ている。

■　出力ハイレベル 駆動ＦＥＴＱＳまたはＱＲが完全にＯＦＦすれば、ＯＵ
ＴはＶＤＤレベルまで上昇する。

したがって、出力ハイレベルは ＶＯＨ−ＶＤＤ ■　出力ローレベル 駆動ＦＥＴＱＳまたはＱＲが完全にＯＦＦ　Ｌ、、Ｑｃ
ｓ。

ＯＬ、Ｑｃが飽和動作しているものとすると、ＩＬ＝ｋ
Ｌ　−ＭＬ　−（−ＶｔｈＬ）　”ここでＱＬとＱｃａ
は同一特性であるから、次のように書き換えることがで
きる。

ルーｋｃｓ　−ＨＬ　・（−Ｖｔｈ　ｃｓ）”クランプ
ＦＥＴの電流は、 Ｉｃ＝ｋｃ−１ｉ１ｃ　・（Ｖ　ＧＳＣ−Ｖ　ｔｈｅ）
”−ｋｃ−Ｗｃ　・（ＶＧＧ−ＶｏＬ　　−Ｖｔｈ　ｃ
）”電流源ＦＥＴＱｃｓの電流は、 Ｉｃｓ　ｍｋ　ｃｓ−Ｈｃｓ　・（−Ｖ　ｔｈｃｓ）　
”となる。

ただし、ｋＬ＋ｋ　ｃｓ　、ｋ　ｃは各ＦＥＴのに値、
１１ｔｈ　Ｌ、Ｖｔｈ　ｃ、Ｖｔｈ　ｃｓは各ＦＥＴの
しきい値札Ｊｃ、騨Ｃａは各ＦＥＴのゲート幅とする。

Ｉ　ｃａ−ル＋Ｉｃとおき、ＶＯＬで解（と、各トラン
ジスタのＶｔｈ　ｃｓ＝Ｖｔｈ　Ｌ　＝Ｖｔｔ＋　ｃ　
ｓＷ　ｃｓ−Ｗ　Ｌ　−Ｗ　ｃの条件に設定することに
すれば、出力ローレベルＶＯＬは ＶＯＬ　−ＶＧＧ　　　　　　　　　　　　　−（４）
となる。

即ち、負荷ＦＥＴＱＬ、クランプＦ　Ｅ　ＴＱＣ，差動
回路の電流源ＦＥＴＱｃａのに値、ｖｔｈを等しくして
、負荷ＦＥＴＱＬのゲート幅ＭＬとクランプＦ　Ｅ　Ｔ
Ｑｃのゲート幅Ｈｃの和か差動増幅回路の電流源のゲー
ト幅−ｃａと等しくなるように選ぶと、クランプＦＥＴ
のゲートに与えた電圧ｖＧＧがそのまま現れることにな
る。

以上、本発明に用いる差動増幅回路を示したが、第１図
と第２図の回路を組み合せることによって差動増幅回路
の動作の安定化が可能になる。すなわち、第２図の回路
において、駆動ＦＥＴＱ２のゲートの入力信号ＩＮの反
転信号を第１図のように基準電圧Ｖ　Ｒ［！Ｆに置き換
え、基準電圧Ｖ　Ｒ［ｆ’およびクランプレベル（出力
ローレベル）ＶＧＧ発生回路を設計する際、クランプＦ
　Ｅ　ＴＱＣｌ、ＱＣ２のデー１４位ＶＧＧとＶ　ＲＩ
ＥＦとの温度変動、パラメータ変動等による変動δＶＧ
Ｇ　、δＶ　ＲＩＥＰが、δＶＧＧ／２−δＶ　ＲＨＦ になるようにすれば、差動増幅回路のしきい値であるＶ
　ＲＥＦ　ｔ−常にハイレベルのＶＤＤとローレベルの
ＶＧＧの中央に置くことができ、ノイズマージンの低下
を防止して安定な動作をさせることが可能になる。

また、上記構成例の他、従来のＣＭＬ　（カレントモー
ドロジック）同様の論理構成が可能であり、２人力１８
１．１Ｎ２の場合についてその回路例（ＮＯＲ回路）を
第５図（Ａ）、　　（Ｂ）に示してあり、第１図、第２
図と対応部分に同一符号または〔′〕付符号で指示して
いる。さらに、このように駆動ＦＥＴＱ１．Ｑ１’・・
・を並列に配置したＮＯＲ構成の他に、シリーズゲート
構成とすることもできる。

次に本発明の実施例について説明する。

第６図は上述の差動増幅回路を用いて構成したＳｉ基板
を用いたＥＣＬレベルをＧａＡｓＤ　ＣＦ　Ｌ　（ダイ
レクト・カップルド・ＦＥＴ・ロジック）レベルに変換
する集積回路装置である。

ＧａＡｓのＤＣＦＬにおいては、論理の基準電圧にＶｓ
ｓを用いているのでＶｓｓが変動すると内部論理が変っ
てしまう、一方、５ｉＥＣＬではＶｓｓを論理の基準と
していないので、Ｖｓｓが変動しても内部の論理が変る
ことはない。

例えば、 ５ｉＥＣＬでは 「）ｌ」レベルは　−０，５または−〇、８ｖ「Ｌ」レ
ベルは　−１，８Ｖ ＧａＡｓＤ　ＣＦ　Ｌでは ＶＤＤ　　＝　Ｏ，ＶＥＲ−−３，６Ｖ　、　　Ｖｓｓ
　　−−２，ＯＶである。

そこで、Ｓｔ集積回路とＤＣＦＬを接続する場合、変換
回路を設けて、Ｖｓｓレベルに依存しないＳｌのＥＣＬ
のローレベルをＶｓｓと一対一に対応するようにして完
全なインターフェースを取れるようにすることが必要と
なる。その変換回路を上述の改良された差動増幅回路を
用いて実現したのが第６図の集積回路装置であって、（
１）がＳｉのＥＣＬであり、（Ｉｆ）が改良された差動
増幅回路を用いた変換回路である。また、（ＩＩＩ）が
ＧａＡｓＤ　ＣＦ　Ｌ内部回路であり、その一部として
負荷のＧａＡｓＦＥＴ　ＱＬＬと駆動ＦＥＴＱＤが示さ
れている。　Ｐｌ、Ｐ２と指示するのは５ｉＥＣＬの出
力端子であり、差動入力ＩＮとその反転信号ＩＮＮパー
いは基準電圧ＶＦＲＥが出力し、変換回路（ＩＩ）の入
力回路のＦ　Ｅ　Ｔａ１ｌおよびＱｉ２のゲートに印加
される。この入力回路はＦＥＴＱｉｌおよびＱｉ２　、
レベルシフトダイオードＳＤ１および鰺ＳＤ２、電流源
のＱｊｌおよびＱｊ２からなり、入力信号はダイオード
５０１およびＳＯ２でレベルシフトして前記した実施例
と同様な差動増幅回路の駆動ＦＥＴＱＩおよびＱ２のゲ
ートに加わる。

この差動増幅回路のＰＵＴクランプのＱＣＩおよびＱＣ
２のゲートの基準電圧にＶｓｓ　　（ＤＣＦＬのＶｓｓ
）を印加している。

差動増幅回路を通過した信号レベルはハイレベルはＶＤ
Ｄまで上昇する。一方、ローレベルはＱＣＩ、ＱＣ２の
ゲートに加わるＶｓｓと差動増幅回路各ＦＥＴの回路定
数で決るレベルで決定される成るレベルにクランプされ
て出力する。そこで、適当に回路定数を決定してやり出
力ローレベルがＶｓｓでクランプされるようにすれば５
ｉＥＣＬレベルでＤＣＦＬを駆動することができる。そ
の条件として、先に第２図に関して示した上記（３）式
の条件を満たすように、 電流源ＦＥＴのゲート幅（Ｗｃｓ）−負荷ＦＥＴのゲー
ト幅とクランプＦＥＴのゲート幅の和（ＷＬ　＋　Ｗｃ
）とすれば良い。例えば、ＷＬ＋Ｗｃ−Ｗｃ５　＝１０
＋ｌＯ−２０、或いは１５＋　５−２０等とすれば良い
。

次に、本発明の他の実施例を第７図に示している。これ
は、５ｉＥＣＬレベルをＧａＡｓＢ　Ｆ　Ｌ　（バッフ
ァド・ＦＥＴ・ロジック）レベルに変換する回路である
。各部の符号は先の第６図と同じ部分に同一符号を付し
ている。これは、先の第６図のＤＣＦＬレベルへの変換
回路（ＩＩ）と同じ回路にレベルシフト回路（ＩＶ）　
　（ＧａＡｓＢ　Ｆ　Ｌ内部回路のレベルシフト回路と
同じ回路）を付加してなる変換回路（ｎ　　）を用いて
いる。ここでは、ＧａＡｓＢＦＬ内部回路の一部として
負荷Ｆ　Ｅ　ＴＱＬＬＬ、駆動ＦＥＴＱＤＤなるゲート
回路と、その出力レベルを変換するところのＦＩＥＴＱ
ＳＳ、ダイオードＤＳＳ、電流源ＦＥＴＱＳＬからなる
レベルシフト回路を代表的に示している。このように、
ＢＦＬはＤＣＦＬの出力にレベルシフト回路を付加した
点が相違するものであり、ＤＣＦＬでは駆動ＦＥＴのｖ
ｔｈが（＋）でないと入力にローレベルを加えた時にス
イッチングできないが、ＢＦＬでは駆動ＦＥＴのｖｔｈ
が（−）でもバッファでレベルシフトを行なうためスイ
ッチングができる。これはＧａＡｓ　Ｉ　Ｇではｖｔｈ
が（−）の方が製造し易いことから有利である。動作上
の違いは、ＤＣＦＬでは駆動ＦＥＴがＯＮＬ、たらその
出力はＶＯＬ−Ｖｓｓまで下がる。一方、ＢＦＬも駆動
ＦＥＴがＯＮすると、バッファの前段のレベルがνＳＳ
まで下がる。しかし、駆動ＦＥＴのしきい値ｖｔｈは（
−）だから、そ（７）ＦＥＴをＯＦＦするためには、レ
ベルシフト回路を通して、ローレベルを駆動ＦＥＴのし
きい値ｖｔｈより（−）になるようにしてＯＦＦさせる
ようにしている。

したがって、第７図のように変換回路（ｎ）によって、
出力ローレベルをＶｓｓにクランプして出力し、これを
（ＩＶ）のレベルシフト回路でＢＦＬの駆動ＦＥＴ　（
Ｌきい値ｖｔｈは（−））をＯＦＦするようにローレベ
ルを駆動ＦＥＴのしきい値ｖｔｈより（−）になるよう
にして０ＦＦ）になるようにＯＦＦさせている。

〔発明の効果〕

本発明によれば、Ｓ積回路装置に用いる差動増幅回路に
おいて、定電圧形ＦＥＴにより、従来のダイオードクラ
ンプと同様な動作をさせることができる。そして、ダイ
オードクランプ形差動増幅回路で問題となった温度特性
と、ＡＣ特性の劣化は下記の理由で改善される。

■　温度特性 ＦＥＴレベルクランプを使用したため、ダイオードの温
度特性の影響を受けない。そればかりか、定電流源ＦＥ
ＴとＦＥＴレベルクランプのＩ−Ｖ曲線の温度特性は全
く同一であるため、クランプレベルの温度特性はキャン
セルされる利点がある。

■ＡＣＡＣ 特性Ｔのドレイ間容量−ス間容量、ゲートルソース間容
量は、ダイオードに比較して非常に小さいためＡＣ特性
の劣化を小さくできる。

【図面の簡単な説明】

第１図は本発明に用いる差動増幅回路を示す回路図、 第２図は本発明に用いる他の差動増幅回路を示す回路図
、 第３図（Ａ）〜（Ｃ）は本発明に用いる差動増幅回路の
解析説明図、 第４図は本発明に用いる差動増幅回路において、出力ロ
ーレベルをＶＧＧにクランプすることの解析に用いた回
路図 第５図（Ａ）、　　（Ｂ）は本発明に用いる差動増幅回
路を従来のＣＭＬ同様の論理構成に適用した差動増幅回
路の回路図、 第６図および、第７図はそれぞれ本発明の実施例の５ｉ
ＥＣＬレベルをＧａＡｓＤ　Ｆ　ＣＬレベルおよびＢＦ
Ｌレベルに変換する回路図、 第８図〜第１０図はそれぞれ従来の差動増幅回路の回路
図である。 ＱＬ、ＱＬｌ、ＱＬ２・・・負荷ＦＥＴＱＣ，ＱＣＩ、
ＱＣ２・・・クランプＦＥＴＱＣ３・・・電流源ＦＥＴ Ｑ１劃２・・・駆動ＦＥＴ ＶＲＥＦ・・・差動回路の基準電圧 ＶＧＧ・・・クランプＦＥＴのゲート電位ＶＤＤ・・・
高位の電源（電圧） ＶＢＥ・・・低位の電源（電圧） 特許出願人　富　士　通　株式会社 代理人　弁理士　玉　蟲　久五部 （外１名） 本発明に用いる差動回路の基本回路 路　　１　　図 本発明に用いる他の差動増幅回路 第　　２　　図 解析用回路図 第　　４　　図 本発明に用いる差動増幅回路の更に他の構成例語　　５
　　図 従来例１０回路図 第　　８　　＠ 従来例２０回路図 第　　９　　＠ 従来例６の回路図 第　　１０　　　図

Claims (1)

1. 【特許請求の範囲】 １、高電源（ＶＤＤ）と、 低電源（ＶＥＥ）と、 それらの中間の中間電源（Ｖｓｓ）と、 入力端子と、 該入力端子に接続された変換回路と、 該高電源と中間電源の間に設けられ、負荷と駆動ＦＥＴ
   を直列に設けてなり、該変換回路の出力が該駆動ＦＥＴ
   のゲートに接続された内部回路とを有し、 該変換回路が、 それぞれゲートに入力端子が接続され、ソースが共通接
   続された第１、第２の駆動ＦＥＴと、該第１、第２の駆
   動ＦＥＴの共通ソースと低電源間に設けられた定電流Ｆ
   ＥＴと、 該第１、第２の駆動ＦＥＴのそれぞれのドレインと高電
   源間にそれぞれ設けられた負荷回路と、該第１、第２の
   駆動ＦＥＴのドレインに接続された出力端子とを有し、 該負荷回路は、 ドレインが該高電源に接続され、ゲートとソースが短絡
   されて該第１または第２の駆動ＦＥＴのドレインに接続
   された第１の負荷ＦＥＴと、ドレインが該高電源に接続
   され、ソースが該第１または第２の駆動ＦＥＴのドレイ
   ンに接続され、ゲートに該中間電源が印加された第２の
   負荷ＦＥＴとを有する ことを特徴とする集積回路装置。 ２、前記第１、第２の負荷ＦＥＴのゲート幅の和が前記
   定電流ＦＥＴのゲート幅と等しいことを特徴とする特許
   請求の範囲第１項記載の集積回路装置。