JP2006245844A

JP2006245844A - オペアンプ

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Publication number: JP2006245844A
Application number: JP2005056844A
Authority: JP
Inventors: Seiji Yoshikawa; 清至吉川
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 2005-03-02
Filing date: 2005-03-02
Publication date: 2006-09-14
Anticipated expiration: 2025-03-02
Also published as: JP4500185B2

Abstract

【課題】小規模で消費電力が小さく、ゲインの高いオペアンプを提供する。
【解決手段】高いゲインを得る手段として、ソースが共通に接続された差動対を２個搭載するオペアンプを構成する。第１の差動対のドレインは定電流源に接続され、入力信号を増幅する。上記差動対の出力でゲート電圧が制御される２つのトランジスタにより第２の差動対のドレイン電流を制御し、入力信号を増幅する。第２の差動対の出力をコンプリメンタリ増幅器に入力される。
【選択図】図１

Description

本発明は半導体集積回路のオペアンプに関し、特に高いゲインを得られるオペアンプ回路に属する。

利得制御型増幅回路においては、オペアンプが使用されるが、近年利得制御型増幅器に求められる利得が高くなりつつあり、オペアンプのゲイン不足による誤差が顕在化しつつある。そのため、ゲインの高いオペアンプが必要となっている。利得制御型増幅回路を構成して１０００倍の利得を得るためにゲインが６０ｄＢのオペアンプを用いた場合５０％もの誤差となり、実用に耐え得ないが、ゲインが１００ｄＢのオペアンプを用いると、誤差が１％以内となり、実用に耐え得る。オペアンプのゲインの向上が重要である。

図９に示す利得制御型増幅器を構成した場合、回路全体の利得Ｇは、式（１）で表される。

Ｇ＝Ｒ２／｛Ｒ１＋（Ｒ１＋Ｒ２）（１／ｇ）｝・・・（１）
ここで、ｇはオペアンプＯＰ１のゲインである。

Ｒ１＝１、Ｒ２＝１０００とした場合を例に計算する。
ＯＰ１を理想オペアンプとした場合、ｇ＝∞なので、回路全体の利得Ｇは、
Ｇ＝Ｒ２／Ｒ１・・・（２）
となり、Ｒ１，Ｒ２を代入すると、
Ｇ＝１０００／１＝１０００・・・（３）
となる。しかし実際にはＯＰ１のゲインｇは∞ではない。一般的なオペアンプのゲイン６０ｄＢを式（１）に代入すると、ｇ＝１０００なので、
Ｇ＝１０００／｛１＋（１＋１０００）（１／１０００）｝≒５００・・・（４）
となる。ＯＰ１を理想オペアンプとした（３）式と比較し約半分であり、実用に耐え得ない。この原因はＯＰ１のゲインが小さいためである。ＯＰ１のゲインを１００ｄＢとし、式（１）に代入すると、ｇ＝１０００００なので、
Ｇ＝１０００／｛１＋（１＋１０００）（１／１０００００）｝≒９９０・・・（５）
となり、式（３）との差は１％以内となり、実用的な値となる。このことから、オペアンプのゲインの向上が重要であることが分かる。

利得制御型増幅器の利得を高くする手段として一般に増幅器を直列多段接続の構成にする方法が採られるが、次に示すように、回路規模が増大する、消費電流が増大する、応答速度が遅くなる等問題点が多い。

図１０は従来の回路構成の一例を示す回路図で、Ｍ１とＭ２で構成される１組の差動対と差動対の出力電流差により出力電圧が変化する構成であるが、本オペアンプのゲインは、差動対のゲインとＭ５及びＭ９，Ｍ１１で構成される定電流源のインピーダンス、もしくは、差動対のゲインとＭ４及びＭ８，Ｍ１０で構成される定電流源のインピーダンスで決まる。一般にこれらの値は大きくなく、オペアンプ全体のゲインとして得られる値は６０ｄＢ程度である。このオペアンプを用いて高い利得を得ようとした場合、１段だけで構成すると先に示したよう誤差が大きく実用に耐え得ないため、直列２段構成とするが、２段構成とすると回路規模が約２倍になり、消費電流も約２倍になる。
ＰｈｉｌｌｉｐＥ．ＡｌｌｅｎＤｏｕｇｌａｓＲ．Ｈｏｌｂｅｒｇ著「ＣＭＯＳＡｎａｌｏｇＣｉｒｃｕｉｔＤｅｓｉｇｎ」

本発明の目的は、利得制御型増幅器において、高い利得を得ようとする場合にゲインの低いオペアンプを用いると誤差が増大するという問題を解決することであり、従来高い利得を得る手法として、利得制御型増幅器を直列多段接続するなどの方法が採られてきたものの、回路規模、消費電流の増大、遅延時間の増大により高速化に適さないなどの問題があったが、これらの問題を解決することにある。

本発明は、高いゲインを得る手段として、ソースが共通に接続された差動対を２個搭載することを特徴とするオペアンプを構成する。１つ目の差動対のドレインは定電流源に接続され、入力信号を増幅する。この１つ目の差動対の出力でゲート電圧が制御される２つのトランジスタにより２つ目の差動対のドレインに流れる電流を制御し、入力信号を増幅する。この２つ目の差動対の出力でゲート電圧が制御される２つの出力トランジスタによりこの信号を増幅する。これら３段階の信号増幅機能を経て信号増幅を行う。

なお、出力端子の動作点を制御する方法として、出力電圧をフィードバックして、前記１つ目の差動対のドレインに接続される定電流源のバイアスを調整する手法と、前記ソースが共通に接続される２つの差動対の定電流源と出力部の定電流源のバイアス電圧を調整する手法がある。

また、出力端子に接続される負荷によってはゲインが０ｄＢ以上で位相が１８０°以上まわり、システムが発振する場合があるので、そのような場合には位相補償用に容量素子を接続する。位相補償用容量の接続箇所は、前記２段目の差動対のドレインと前記出力端子間、又は前記１段目の差動対のドレインと前記出力端子間、または両者の混合。もしくは、前記２段目の差動対のドレインと前記出力端子間と前記２段目の差動対のドレインと前記１段目の差動対のドレイン間の混合、あるいは前記１段目の差動対のドレインと前記出力端子間と前記２段目の差動対のドレインと前記１段目の差動対のドレイン間の混合でも良い。

本発明に開示された回路用いることでオペアンプのゲインを向上させることができる。一般的なＳｉ系半導体を用いた場合ｇ１＝１０００００以上のゲインを容易に得ることが可能である。

ソースが共通に接続された２つの差動対を持ち、２つの差動対は同一の２つの入力端子に接続される。第１の差動対の出力は、第２の差動対に流れる電流と相反する電流を流すように構成することにより、ゲインを増大させ、この出力を以って出力トランジスタに流れる電流を操作する。

図１は、本発明回路の１つの構成例を示し、ソースが共通に接続された２つの差動対をＮＭＯＳトランジスタＭＮ１１，ＭＮ１２及びＭＮ１３，ＭＮ１４で構成し、先に示すように、３段階の増幅機能を経て入力信号が増幅される。これによって１つの差動対と２つのＰＭＯＳの増加だけで、同等の消費電流で非常に高いゲインが得られ、１段構成で実用に耐え得る特性を得られる。

オペアンプのゲインは図１に示すような本発明の回路を用いることで、向上することが可能となる。図１に示す回路のゲインｇ１は、式（６）で求められる。

ｇ１＝ｇｍｎ１２・Ｚｐ１２・ｇｍｐ１３・Ｚｎ１３・ｇｍｐ１５・Ｚｎ１５
＋ｇｍｎ１１・Ｚｐ１１・ｇｍｐ１４・Ｚｎ１４・ｇｍｐ１６・Ｚｎ１６・・・（６）
ここで、ｇｍｎ１２はＭＮ１２のトランスコンダクタンス、Ｚｐ１２はＭＰ１２の出力インピーダンス、ｇｍｐ１３はＭＰ１３のトランスコンダクタンス、Ｚｎ１３はＭＮ１３の出力インピーダンス、ｇｍｐ１５はＭＰ１５のトランスコンダクタンス、Ｚｎ１５はＭＮ１５の出力インピーダンスであり、ｇｍｎ１１はＭＮ１１のトランスコンダクタンス、Ｚｐ１１はＭＰ１１の出力インピーダンス、ｇｍｐ１４はＭＰ１４のトランスコンダクタンス、Ｚｎ１４はＭＮ１４の出力インピーダンス、ｇｍｐ１６はＭＰ１６のトランスコンダクタンス、Ｚｎ１６はＭＮ１６の出力インピーダンスである。

一般的なＳｉ系半導体を用いた場合ｇ１＝１０００００以上のゲインを容易に得ることが可能である。

図１に示す回路は出力動作点調整のためのバイアス調整回路ＢＩＡＳ調整回路１を搭載し、定電流を構成するＰＭＯＳトランジスタＭＰ１１，ＭＰ１２のゲート電圧を調整する。また、位相補償用の容量素子Ｃ１１，Ｃ１２，Ｃ１３，Ｃ１４，Ｃ１５，Ｃ１６を接続している。位相補償用の容量素子はＣ１１，Ｃ１２のみでも良く、Ｃ１３，Ｃ１４のみでも良く、Ｃ１１，Ｃ１２，Ｃ１３，Ｃ１４でも良く、Ｃ１１，Ｃ１２，Ｃ１５，Ｃ１６でも良く、Ｃ１３，Ｃ１４，Ｃ１５，Ｃ１６でも良い。

図２は、本発明回路の１つの構成例を示し、ソースが共通に接続された２つの差動対をＮＭＯＳトランジスタＭＮ２１，ＭＮ２２及びＭＮ２３，ＭＮ２４で構成し、出力動作点調整のためのバイアス調整回路ＢＩＡＳ調整回路２を搭載し、ＮＭＯＳトランジスタＭＮ２５，ＭＮ２６，ＭＮ２７で構成される定電流のゲート電圧を調整する。また、位相補償用の容量素子Ｃ２１，Ｃ２２，Ｃ２３，Ｃ２４，Ｃ２５，Ｃ２６を接続している。位相補償用の容量素子はＣ２１，Ｃ２２のみでも良く、Ｃ２３，Ｃ２４のみでも良く、Ｃ２１，Ｃ２２，Ｃ２３，Ｃ２４でも良く、Ｃ２１，Ｃ２２，Ｃ２５，Ｃ２６でも良く、Ｃ２３，Ｃ２４，Ｃ２５，Ｃ２６でも良い。

図３は、本発明回路の１つの構成例を示し、実施例１よりゲインを高めた回路である。ソースが共通に接続された２つの差動対をＮＭＯＳトランジスタＭＮ３１，ＭＮ３２及びＭＮ３３，ＭＮ３４で構成し、出力動作点調整のためのバイアス調整回路ＢＩＡＳ調整回路３を搭載し、定電流を構成するＰＭＯＳトランジスタＭＰ３１，ＭＰ３２のゲート電圧を調整する。ＰＭＯＳトランジスタＭＰ３１，ＭＰ３２の出力インピーダンスを上げるためにＰＭＯＳトランジスタＭＰ３１，ＭＰ３２のドレインにＭＰ３７，ＭＰ３８をカスコード接続している。また、ＰＭＯＳトランジスタＭＰ３３，ＭＰ３４のチャネル長変調によるトランスコンダクタンス低下を防ぐため、ＭＰ３９，ＭＰ３１０をＭＰ３３，ＭＰ３４のドレインにカスコード接続している。位相補償用の容量素子Ｃ３１，Ｃ３２，Ｃ３３，Ｃ３４，Ｃ３５，Ｃ３６を接続している。位相補償用の容量素子はＣ３１，Ｃ３２のみでも良く、Ｃ３３，Ｃ３４のみでも良く、Ｃ３１，Ｃ３２，Ｃ３３，Ｃ３４でも良く、Ｃ３１，Ｃ３２，Ｃ３５，Ｃ３６でも良く、Ｃ３３，Ｃ３４，Ｃ３５，Ｃ３６でも良い。

ＭＰ１１、ＭＰ１２の出力インピーダンスが低い場合には図３に示すＭＰ３７、ＭＰ３８をカスコード接続で挿入することで出力インピーダンスを高めることができる。また、ＭＰ１３、ＭＰ１４のチャネル長変調の影響でｇｍｐ１３、ｇｍｐ１４が低くなる場合には図３に示すＭＰ３９、ＭＰ３１０をカスコード接続で挿入することでｇｍｐ１３、ｇｍｐ１４を高めることができる。

図４は、本発明回路の１つの構成例を示し、実施例２よりゲインを高めた回路である。ソースが共通に接続された２つの差動対をＮＭＯＳトランジスタＭＮ４１，ＭＮ４２及びＭＮ４３，ＭＮ４４で構成し、出力動作点調整のためのバイアス調整回路ＢＩＡＳ調整回路４を搭載し、定電流を構成するＮＭＯＳトランジスタＭＮ４５，ＭＮ４６，ＭＮ４７のゲート電圧を調整する。ＰＭＯＳトランジスタＭＰ４１，ＭＰ４２の出力インピーダンスを上げるためにＰＭＯＳトランジスタＭＰ４１，ＭＰ４２のドレインにＭＰ４７，ＭＰ４８をカスコード接続している。また、ＰＭＯＳトランジスタＭＰ４３，ＭＰ４４のチャネル長変調によるトランスコンダクタンス低下を防ぐため、ＭＰ４９，ＭＰ４１０をＭＰ４３，ＭＰ４４のドレインにカスコード接続している。位相補償用の容量素子Ｃ４１，Ｃ４２，Ｃ４３，Ｃ４４，Ｃ４５，Ｃ４６を接続している。位相補償用の容量素子はＣ４１，Ｃ４２のみでも良く、Ｃ４３，Ｃ４４のみでも良く、Ｃ４１，Ｃ４２，Ｃ４３，Ｃ４４でも良く、Ｃ４１，Ｃ４２，Ｃ４５，Ｃ４６でも良く、Ｃ４３，Ｃ４４，Ｃ４５，Ｃ４６でも良い。

図５は、本発明回路の１つの構成例を示し、ソースが共通に接続された２つの差動対をＰＭＯＳトランジスタＭＰ５１，ＭＰ５２及びＭＰ５３，ＭＰ５４で構成し、出力動作点調整のためのバイアス調整回路ＢＩＡＳ調整回路５を搭載し、定電流を構成するＮＭＯＳトランジスタＭＮ５１，ＭＮ５２のゲート電圧を調整する。また、位相補償用の容量素子Ｃ５１，Ｃ５２，Ｃ５３，Ｃ５４，Ｃ５５，Ｃ５６を接続している。位相補償用の容量素子はＣ５１，Ｃ５２のみでも良く、Ｃ５３，Ｃ５４のみでも良く、Ｃ５１，Ｃ５２，Ｃ５３，Ｃ５４でも良く、Ｃ５１，Ｃ５２，Ｃ５５，Ｃ５６でも良く、Ｃ５３，Ｃ５４，Ｃ５５，Ｃ５６でも良い。

図６は、本発明回路の１つの構成例を示し、ソースが共通に接続された２つの差動対をＰＭＯＳトランジスタＭＰ６１，ＭＰ６２及びＭＰ６３，ＭＰ６４で構成し、出力動作点調整のためのバイアス調整回路ＢＩＡＳ調整回路６を搭載し、定電流を構成するＰＭＯＳトランジスタＭＰ６５，ＭＰ６６，ＭＰ６７のゲート電圧を調整する。また、位相補償用の容量素子Ｃ６１，Ｃ６２，Ｃ６３，Ｃ６４，Ｃ６５，Ｃ６６を接続している。位相補償用の容量素子はＣ６１，Ｃ６２のみでも良く、Ｃ６３，Ｃ６４のみでも良く、Ｃ６１，Ｃ６２，Ｃ６３，Ｃ６４でも良く、Ｃ６１，Ｃ６２，Ｃ６５，Ｃ６６でも良く、Ｃ６３，Ｃ６４，Ｃ６５，Ｃ６６でも良い。

図７は、本発明回路の１つの構成例を示し、実施例５よりゲインを高めた回路である。ソースが共通に接続された２つの差動対をＰＭＯＳトランジスタＭＰ７１，ＭＰ７２及びＭＰ７３，ＭＰ７４で構成し、出力動作点調整のためのバイアス調整回路ＢＩＡＳ調整回路７を搭載し、定電流を構成するＮＭＯＳトランジスタＭＮ７１，ＭＮ７２のゲート電圧を調整する。ＮＭＯＳトランジスタＭＮ７１，ＭＮ７２の出力インピーダンスを上げるためにＮＭＯＳトランジスタＭＮ７１，ＭＮ７２のドレインにＭＮ７７，ＭＮ７８をカスコード接続している。また、ＮＭＯＳトランジスタＭＮ７３，ＭＮ７４のチャネル長変調によるトランスコンダクタンス低下を防ぐため、ＭＮ７９，ＭＮ７１０をＭＮ７３，ＭＮ７４のドレインにカスコード接続している。位相補償用の容量素子Ｃ７１，Ｃ７２，Ｃ７３，Ｃ７４，Ｃ７５，Ｃ７６を接続している。位相補償用の容量素子はＣ７１，Ｃ７２のみでも良く、Ｃ７３，Ｃ７４のみでも良く、Ｃ７１，Ｃ７２，Ｃ７３，Ｃ７４でも良く、Ｃ７１，Ｃ７２，Ｃ７５，Ｃ７６でも良く、Ｃ７３，Ｃ７４，Ｃ７５，Ｃ７６でも良い。

図８は、本発明回路の１つの構成例を示し、実施例６よりゲインを高めた回路である。ソースが共通に接続された２つの差動対をＰＭＯＳトランジスタＭＰ８１，ＭＰ８２及びＭＰ８３，ＭＰ８４で構成し、出力動作点調整のためのバイアス調整回路ＢＩＡＳ調整回路８を搭載し、定電流を構成するＰＭＯＳトランジスタＭＰ８５，ＭＰ８６，ＭＰ８７のゲート電圧を調整する。ＮＭＯＳトランジスタＭＮ８１，ＭＮ８２の出力インピーダンスを上げるためにＮＭＯＳトランジスタＭＮ８１，ＭＮ８２のドレインにＭＮ８７，ＭＮ８８をカスコード接続している。また、ＮＭＯＳトランジスタＭＮ８３，ＭＮ８４のチャネル長変調によるトランスコンダクタンス低下を防ぐため、ＭＮ８９，ＭＮ８１０をＭＮ８３，ＭＮ８４のドレインにカスコード接続している。位相補償用の容量素子Ｃ８１，Ｃ８２，Ｃ８３，Ｃ８４，Ｃ８５，Ｃ８６を接続している。位相補償用の容量素子はＣ８１，Ｃ８２のみでも良く、Ｃ８３，Ｃ８４のみでも良く、Ｃ８１，Ｃ８２，Ｃ８３，Ｃ８４でも良く、Ｃ８１，Ｃ８２，Ｃ８５，Ｃ８６でも良く、Ｃ８３，Ｃ８４，Ｃ８５，Ｃ８６でも良い。

センサ等の微小な電位差を正確な利得で増幅する必要がある場合等に有効である。また、携帯機器等の小型化、低消費電力化が求められる機器において、高い利得を必要とする回路に用いるオペアンプとして適している。

本発明による第１の実施例の回路図本発明による第２の実施例の回路図本発明による第３の実施例の回路図本発明による第４の実施例の回路図本発明による第５の実施例の回路図本発明による第６の実施例の回路図本発明による第７の実施例の回路図本発明による第８の実施例の回路図一般的な利得制御型増幅器の一例を示す回路図従来のオペアンプの回路図

符号の説明

ＶＤＤ１，ＶＤＤ２，ＶＤＤ３，ＶＤＤ４，ＶＤＤ５，ＶＤＤ６，ＶＤＤ７，ＶＤＤ８・・・電源
ＩＮ１１，ＩＮ１２，ＩＮ２１，ＩＮ２２，ＩＮ３１，ＩＮ３２，ＩＮ４１，ＩＮ４２，ＩＮ５１，ＩＮ５２，ＩＮ６１，ＩＮ６２，ＩＮ７１，ＩＮ７２，ＩＮ８１，ＩＮ８２，Ｖｉ１，Ｖｉ２・・・オペアンプ入力端子
ＯＵＴ１１，ＯＵＴ１２，ＯＵＴ２１，ＯＵＴ２２，ＯＵＴ３１，ＯＵＴ３２，ＯＵＴ４１，ＯＵＴ４２，ＯＵＴ５１，ＯＵＴ５２，ＯＵＴ６１，ＯＵＴ６２，ＯＵＴ７１，ＯＵＴ７２，ＯＵＴ８１，ＯＵＴ８２，Ｖｏ１，Ｖｏ２・・・オペアンプ出力端子
ＢＩＡＳ１１，ＢＩＡＳ１２，ＢＩＡＳ２１，ＢＩＡＳ２２，ＢＩＡＳ３１，ＢＩＡＳ３２，ＢＩＡＳ４１，ＢＩＡＳ４２，ＢＩＡＳ５１，ＢＩＡＳ５２，ＢＩＡＳ６１，ＢＩＡＳ６２，ＢＩＡＳ７１，ＢＩＡＳ７２，ＢＩＡＳ８１，ＢＩＡＳ８２・・・バイアス端子
ＢＩＡＳ調整回路１，ＢＩＡＳ調整回路２，ＢＩＡＳ調整回路３，ＢＩＡＳ調整回路４，ＢＩＡＳ調整回路５，ＢＩＡＳ調整回路６，ＢＩＡＳ調整回路７，ＢＩＡＳ調整回路８・・・出力動作点調整用バイアス調整回路
ＶＣＡＳ３，ＶＣＡＳ４，ＶＣＡＳ７，ＶＣＡＳ８・・・カスコード接続トランジスタのゲートバイアス
ＭＮ１１，ＭＮ１２，ＭＮ１３，ＭＮ１４，ＭＮ２１，ＭＮ２２，ＭＮ２３，ＭＮ２４，ＭＮ３１，ＭＮ３２，ＭＮ３３，ＭＮ３４，ＭＮ４１，ＭＮ４２，ＭＮ４３，ＭＮ４４，Ｍ１，Ｍ２・・・差動対を構成するＮＭＯＳトランジスタ
ＭＰ１１，ＭＰ１２，ＭＰ２１，ＭＰ２２，ＭＰ３１，ＭＰ３２，ＭＰ４１，ＭＰ４２・・・定電流源を構成するＰＭＯＳトランジスタ
ＭＰ１３，ＭＰ１４，ＭＰ２３，ＭＰ２４，ＭＰ３３，ＭＰ３４，ＭＰ４３，ＭＰ４４・・・１個目の差動対の出力を受けて信号増幅を行うＰＭＯＳトランジスタ
ＭＰ１５，ＭＰ１６，ＭＰ２５，ＭＰ２６，ＭＰ３５，ＭＰ３６，ＭＰ４５，ＭＰ４６，Ｍ４，Ｍ５・・・出力ＰＭＯＳトランジスタ
ＭＮ１５，ＭＮ１６，ＭＮ１７，ＭＮ２５，ＭＮ２６，ＭＮ２７，ＭＮ３５，ＭＮ３６，ＭＮ３７，
ＭＮ４５，ＭＮ４６，ＭＮ４７，Ｍ３・・・定電流源を構成するＮＭＯＳトランジスタ
ＭＰ３７，ＭＰ３８，ＭＰ３９，ＭＰ３１０，ＭＰ４７，ＭＰ４８，ＭＰ４９，ＭＰ４１０，Ｍ６，Ｍ７・・・カスコード接続ＰＭＯＳトランジスタ
ＭＰ５１，ＭＰ５２，ＭＰ５３，ＭＰ５４，ＭＰ６１，ＭＰ６２，ＭＰ６３，ＭＰ６４，ＭＰ７１，ＭＰ７２，ＭＰ７３，ＭＰ７４，ＭＰ８１，ＭＰ８２，ＭＰ８３，ＭＰ８４・・・差動対を構成するＰＭＯＳトランジスタ
ＭＮ５１，ＭＮ５２，ＭＮ６１，ＭＮ６２，ＭＮ７１，ＭＮ７２，ＭＮ８１，ＭＮ８２，Ｍ１０，Ｍ１１・・・定電流源を構成するＮＭＯＳトランジスタ
ＭＮ５３，ＭＮ５４，ＭＮ６３，ＭＮ６４，ＭＮ７３，ＭＮ７４，ＭＮ８３，ＭＮ８４・・・１個目の差動対の出力を受けて信号増幅を行うＮＭＯＳトランジスタ
ＭＮ５５，ＭＮ５６，ＭＮ６５，ＭＮ６６，ＭＮ７５，ＭＮ７６，ＭＮ８５，ＭＮ８６・・・出力ＮＭＯＳトランジスタ
ＭＰ５５，ＭＰ５６，ＭＰ５７，ＭＰ６５，ＭＰ６６，ＭＰ６７，ＭＰ７５，ＭＰ７６，ＭＰ７７，
ＭＰ８５，ＭＰ８６，ＭＰ８７・・・定電流源を構成するＰＭＯＳトランジスタ
ＭＮ７７，ＭＮ７８，ＭＮ７９，ＭＮ７１０，ＭＮ８７，ＭＮ８８，ＭＮ８９，ＭＮ８１０，Ｍ８，Ｍ９・・・カスコード接続ＮＭＯＳトランジスタ
ＩＮ９・・・利得制御型増幅器の入力端子
ＯＵＴ９・・・利得制御型増幅器の出力端子
Ｒ１，Ｒ２・・・抵抗
ＯＰ１・・・オペアンプ
ＢＩＡＳ・・・バイアス電圧
ＶＳＳ・・・グランド
Ｍ１２，Ｍ１３、Ｍ１４，Ｍ１６，Ｍ１７・・・バイアス電流のカレントミラーを構成するＭＯＳトランジスタ
Ｒ１，Ｒ２・・・カスコード電圧発生用抵抗

Claims

第１の差動対をなす第１及び第２のＮＭＯＳトランジスタと、第２の差動対をなす第３及び第４のＮＭＯＳトランジスタを有し、前記第１、前記第２、前記第３、前記第４のＮＭＯＳトランジスタのソースは共通に接続され、前記第１のＮＭＯＳトランジスタのドレインには定電流源を構成する第１のＰＭＯＳトランジスタのドレインが接続され、前記第２のＮＭＯＳトランジスタのドレインにも定電流源を構成する第２のＰＭＯＳトランジスタのドレインが接続され、前記第３のＮＭＯＳトランジスタのドレインにはゲートが前記第２のＮＭＯＳトランジスタのドレインに接続された第３のＰＭＯＳトランジスタのドレインが接続され、前記第４のＮＭＯＳトランジスタのドレインにはゲートが前記第１のＮＭＯＳトランジスタのドレインに接続された第４のＰＭＯＳトランジスタのドレインが接続され、前記第１のＮＭＯＳトランジスタのゲートと前記第３のＮＭＯＳトランジスタのゲートは共通に接続され、第１の入力端子となり、前記第２のＮＭＯＳトランジスタのゲートと前記第４のＮＭＯＳトランジスタのゲートは共通に接続され第２の入力端子となり、前記第１、前記第２、前記第３、前記第４のソースが共通に接続されたノードには第５のＮＭＯＳトランジスタで構成される定電流源が接続されるオペアンプ。
請求項１における前記第３のＮＭＯＳトランジスタのドレインに第５のＰＭＯＳトランジスタのゲートが接続され、前記第５のＰＭＯＳトランジスタのドレインには第６のＮＭＯＳトランジスタで構成される定電流源が接続されて本ノードは第１の出力端子となり、前期第４のＮＭＯＳトランジスタのドレインには第６のＰＭＯＳトランジスタのゲートが接続され、前記第６のＰＭＯＳトランジスタのドレインには、第７のＮＭＯＳトランジスタで構成される定電流源が接続されて本ノードは第２の出力端子となるオペアンプ。
請求項１もしくは請求項２における前記第１のＰＭＯＳトランジスタのドレインと前記第２のＰＭＯＳトランジスタのドレインにカスコード接続した第７のＰＭＯＳトランジスタ及び第８のＰＭＯＳトランジスタを挿入したオペアンプ。
請求項１もしくは請求項２もしくは請求項３における前記第３のＰＭＯＳトランジスタのドレインと前記第４のＰＭＯＳトランジスタのドレインにカスコード接続した第９のＰＭＯＳトランジスタ及び第１０のＰＭＯＳトランジスタを挿入したオペアンプ。
第３の差動対をなす第１１及び第１２のＰＭＯＳトランジスタと、第４の差動対をなす第１３及び第１４のＰＭＯＳトランジスタを有し、前記第１１、前記第１２、前記第１３、前記第１４のＰＭＯＳトランジスタのソースは共通に接続され、前記第１１のＰＭＯＳトランジスタのドレインには定電流源を構成する第８のＮＭＯＳトランジスタのドレインが接続され、前記第１２のＰＭＯＳトランジスタのドレインにも定電流源を構成する第９のＮＭＯＳトランジスタのドレインが接続され、前記第１３のＰＭＯＳトランジスタのドレインにはゲートが前記第１２のＰＭＯＳトランジスタのドレインに接続された第１０のＮＭＯＳトランジスタのドレインが接続され、前記第１４のＰＭＯＳトランジスタのドレインにはゲートが前記第１１のＰＭＯＳトランジスタのドレインに接続された第１１のＮＭＯＳトランジスタのドレインが接続され、前記第１１のＰＭＯＳトランジスタのゲートと前記第１３のＰＭＯＳトランジスタのゲートは共通に接続され、第３の入力端子となり、前記第１２のＰＭＯＳトランジスタのゲートと前記第１４のＰＭＯＳトランジスタのゲートは共通に接続され第４の入力端子となり、前記第１１、前記第１２、前記第１３、前記第１４のソースが共通に接続されたノードには第１５のＰＭＯＳトランジスタで構成される定電流源が接続されるオペアンプ。
請求項５における前記第１３のＰＭＯＳトランジスタのドレインに第１２のＮＭＯＳトランジスタのゲートが接続され、前記第１２のＮＭＯＳトランジスタのドレインには第１６のＰＭＯＳトランジスタで構成される定電流源が接続されて本ノードは第３の出力端子となり、前記第1４のＰＭＯＳトランジスタのドレインには第１３のＮＭＯＳトランジスタのゲートが接続され、前記第１３のＮＭＯＳトランジスタのドレインには、第１７のＰＭＯＳトランジスタで構成される定電流源が接続されて本ノードは第４の出力端子となるオペアンプ。
請求項５もしくは請求項６における前記第８のＮＭＯＳトランジスタのドレインと前記第９のＮＭＯＳトランジスタのドレインにカスコード接続した第１４のＮＭＯＳトランジスタ及び第１５のＮＭＯＳトランジスタを挿入したオペアンプ。
請求項５もしくは請求項６もしくは請求項７における前記第１０のＮＭＯＳトランジスタのドレインと前記第１１のＮＭＯＳトランジスタのドレインにカスコード接続した第１６のＮＭＯＳトランジスタ及び第１７のＮＭＯＳトランジスタを挿入したオペアンプ。
請求項１もしくは請求項２もしくは請求項３もしくは請求項４もしくは請求項５もしくは請求項６もしくは請求項７もしくは請求項８に示す回路に位相補償用の容量素子を接続したオペアンプ。
請求項１もしくは請求項２もしくは請求項３もしくは請求項４もしくは請求項５もしくは請求項６もしくは請求項７もしくは請求項８もしくは請求項９に示す回路に出力動作点調整のためのバイアス調整回路を備えたオペアンプ。