KR20070057022A - 저전압 저전력 ａ/ｂ급 출력단 - Google Patents

저전압 저전력 ａ/ｂ급 출력단 Download PDF

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Abstract

CMOS A/B급 출력단은 출력 구동기 트랜지스터의 서브문턱값 바이어싱(subthreshold biasing)의 사용의 결과 얻어지는 고속 동작, 낮은 공급 전압 요건, 및 낮은 정지 전류 소모(quiescent current draw)의 이점을 제공한다. 이 출력단의 구조는 휴대용 기기, 연기 감지기, 센서, 기타 등등의 전력을 필요로 하는 응용에서 연산 증폭기에 사용하기에 특히 적합하다.
전자 회로, A/B급 출력단, 연산 증폭기,

Description

저전압 저전력 Ａ/Ｂ급 출력단{LOW VOLTAGE LOW POWER CLASS A/B OUTPUT STAGE}
도 1은 종래 기술의 A/B급 출력단의 회로도.
도 2는 본 발명의 예시적인 실시예에 따라 구성된 A/B급 출력단의 회로도.
도 3은 본 발명의 대체 실시예에 따라 구성된 A/B급 출력단의 회로도.
도 4는 본 발명의 예시적인 실시예에 따라 구성된 연산 증폭기의 회로도.
<도면의 주요 부분에 대한 부호의 설명>
200 : 출력단
202 : 출력 노드
208, 210 : 전류원
400 : 연산 증폭기
406 : 제1 게이트 노드
410 : 제1 드레인 노드
본 발명은 일반적으로 전자 회로에 관한 것이다. 보다 상세하게는, 본 발명 은 A/B급 증폭기 출력단에 관한 것이다.
A/B급 증폭기 출력단은 통상 낮은 동작 전력 및 낮은 동작 전압 요건을 갖는 실제 응용에서 사용된다. 예를 들어, 이러한 A/B급 출력단은 모바일 장치, 연기 감지기, 센서, 휴대용 기기, 기타 등등에 대한 연산 증폭기에서 사용될 수 있다. A/B급 출력단의 설계는 회로의 전체 구동 능력, 전력 소모 및 동작 전압에서 상당한 역할을 한다. 개발자는 종종 저전압, 저전력 연산 증폭기 설계에서 Monticelli의 A/B급 출력단을 이용한다. 도 1은 Monticelli 설계를 구현한 A/B급 출력단(100)의 회로도이다. 종래의 기술에 따르면, 입력 신호(들)는 전류원(IB1으로 표시함)을 통해 작은 신호 전류로서 출력단(100)에 피드된다. 이 설계가 널리 사용되고 있지만, 출력단(100)에 대한 최소 공급 전압(VDD)은 VDD = 2VT + 3VDSsat이고, 여기서 VT는 출력 구동기 트랜지스터의 문턱 전압이고, VDSsat는 출력 구동기 트랜지스터에 대한 포화 시의 드레인-소스 전압이다. 이와 관련하여,
Figure 112006088508346-PAT00001
이다. 이 식에서, I는 바이어스 전류이고,
Figure 112006088508346-PAT00002
는 전자/정공 이동도이며, Cox는 산화물 커패시턴스이고, W는 트랜지스터 채널 폭이며, L은 트랜지스터 채널 길이이다. 간단함을 위해, VDSsat는 참조를 위해
Figure 112006088508346-PAT00003
로 표시되어 있다.
Monticelli 출력단은 출력 구동기 정지 전류(output driver quiescent current)(이 전류에서, 루프 내의 트랜지스터는 포화 영역에 바이어스되어 있어야 만 함)를 제어하기 위해 캐스코드 트랜스리니어 루프(cascode translinear loop)를 사용한다. 정지 전류는 트랜스리니어 루프 구성과 연관된 전류 미러 비(current mirror ratio)에 의해 제어되며, 이 때 적절한 양의 정지 전류가 불가피하게 필요한데 그 이유는 출력 구동기 트랜지스터를 포함한 트랜지스터가 포화 영역에 바이어스되어 있기 때문이다. 도 1에서, 트랜지스터(M1-M4)는 하나의 트랜스리니어 루프를 형성하고, 트랜지스터(M5-M8)는 다른 트랜스리니어 루프를 형성한다. 이 점에서,
Figure 112006088508346-PAT00004
이고, 여기서
Figure 112006088508346-PAT00005
이고
Figure 112006088508346-PAT00006
이다. 이들 식에서,
Figure 112006088508346-PAT00007
는 Monticelli 출력단의 정지 전류이고,
Figure 112006088508346-PAT00008
는 트랜지스터(Mn)의 채널 길이에 대한 채널 폭의 종횡비(aspect ratio)이다.
따라서, 고속 동작(피드백이 없이 간단함)을 제공하고, 낮은 최소 동작 전압 요건을 가지며, 또 정상 동작 동안에 정지 전류를 거의 소모하지 않는 A/B급 출력단을 갖는 것이 바람직하다. 게다가, 본 발명의 다른 바람직한 특징 및 특성은 첨부 도면 및 상기한 기술 분야와 배경과 관련하여 기술된, 이하의 상세한 설명 및 첨부된 청구범위로부터 명백하게 될 것이다.
도면 전체에 걸쳐 유사한 참조 번호가 유사한 구성요소를 지칭하고 있는 첨 부 도면과 관련하여 살펴볼 때 상세한 설명 및 청구 범위를 참조하면 본 발명의 보다 완전한 이해가 도출될 수 있다.
이하의 상세한 설명은 속성상 단지 예시적인 것이며 본 발명 또는 응용 및 본 발명의 사용을 제한하기 위한 것이 아니다. 게다가, 상기 기술 분야, 배경, 요약 또는 이하의 상세한 설명에 제시된 임의의 명시된 또는 암시된 이론으로 구속하려는 것이 아니다.
간명함을 위해, CMOS 회로, 트랜지스터 동작 및 바이어싱, 전류 공급, 전압 공급, 및 회로의 다른 기능적 측면(및 회로의 개별적인 동작 요소)에 관계된 종래의 기술이 본 명세서에 상세히 기술되지 않을 수 있다. 게다가, 본 명세서에 포함된 여러가지 도면에 도시된 연결선은 여러가지 구성요소 간의 예시적인 기능적 관계 및/또는 물리적 연결을 나타내기 위한 것이다. 유의할 점은 많은 대안적인 또는 부가적인 기능적 관계 또는 물리적 연결이 실제의 구현에 존재할 수 있다는 것이다.
본 명세서에서 사용되는 바와 같이, "노드"는 임의의 내부 또는 외부 기준점, 연결점, 접합, 신호선, 도전성 요소, 기타 등등을 의미하며, 그곳에 주어진 신호, 논리 레벨, 전압, 데이터 패턴, 전류 또는 양이 존재한다. 게다가, 2개 이상의 노드가 하나의 물리적 요소에 의해 실현될 수 있고, 2개 이상의 신호는 다중화되거나, 변조되거나, 또는 공통 노드에서 수신되거나 출력되더라도 다른 방식으로 구분될 수 있다.
이하의 설명은 노드 또는 서로 "연결된(connected)" 또는 "결합된(coupled)" 특징부에 대한 것이다. 본 명세서에서 사용되는 바와 같이, 달리 명시적으로 언급하지 않는 한, "연결된"은 한 노드/특징부가 다른 노드/특징부와 직접 접합되어 있거나 직접 통신하는 것을 의미하며, 반드시 기계적으로 되어 있을 필요는 없다. 이와 마찬가지로, 달리 명시적으로 언급하지 않는 한, "결합된"은 한 노드/특징부가 다른 노드/특징부와 직접 또는 간접적으로 접합되어 있거나 직접 또는 간접적으로 통신하는 것을 의미하며, 반드시 기계적으로 되어 있을 필요는 없다. 따라서, 도면들에 도시된 개략도는 구성요소들의 예시적인 구성을 나타내고 있지만, 부가의 매개 요소, 장치, 특징부 또는 소자가 실제 구현에 존재할 수 있다(회로의 기능이 악영향을 받지 않는 것으로 가정함).
도 2는 본 발명의 예시적인 실시예에 따라 구성된 A/B급 출력단(200)의 회로도이다. 출력단(200)은 일반적으로 출력 노드(202)에 출력 전압(Vout으로 표시됨)을 발생하도록 구성되어 있는 다수의 PMOS 트랜지스터(M1, M3, M4, M7, M8로 표시됨) 및 다수의 NMOS 트랜지스터(M2, M5, M6, M9, M10으로 표시됨)를 포함한다. 입력 신호(들)는 전류원(들)(208, 210)을 통해 작은 신호 전류로서 출력단(200)에 피드된다. 출력단(200)이 CMOS 트랜지스터 기술을 사용하지만, 본 발명의 실제 구현은 동등한 방식으로 다른 트랜지스터 유형 및 기술을 사용할 수 있다. 출력단(200)은 양호하게는 저전압원 또는 저전압 공급 장치(VDD로 표시함)로 동작하고, 이 VDD는 실제 구현에서 약 1.5 내지 1.8 볼트의 공칭 전압을 제공할 수 있다.
트랜지스터(M1-M10) 각각은 소스, 게이트 및 드레인을 가지며, 도 2는 종래 의 NMOS 및 PMOS 트랜지스터 심볼을 사용하여 이들 트랜지스터를 나타내고 있다. 이 예시적인 실시예에서, 트랜지스터(M1)는 제1 출력 구동기 트랜지스터로서 기능하고, 트랜지스터(M2)는 제2 출력 구동기 트랜지스터로서 기능하며, 트랜지스터(M3, M4)는 제1 하이 스윙 캐스코드 구조(high swing cascode structure)를 형성하고, 트랜지스터(M5, M6)는 제2 하이 스윙 캐스코드 구조를 형성하며, 트랜지스터(M7-M10)는 출력단(200)에 대한 바이어싱 아키텍처(biasing architecture)를 형성한다. 이 점에서, 트랜지스터(M7, M8)는 PMOS 바이어스 트랜지스터이고, 트랜지스터(M9, M10)는 NMOS 바이어스 트랜지스터이며, 바이어싱 아키텍처는 제1 및 제2 하이 스윙 캐스코드 구조에 결합되어 있다. 트랜지스터(M7, M8)는 제1 하이 스윙 캐스코드 구조에 연결되어 있는 제1 전류 미러 구조를 형성하고, 트랜지스터(M9, M10)는 제2 하이 스윙 캐스코드 구조에 결합되어 있는 제1 전류 미러 구조를 형성한다.
트랜지스터(M1)의 소스는 공급 전압(VDD)에 결합되어 있고, 트랜지스터(M1)의 게이트는 노드(204)에 대응하며, 트랜지스터(M1)의 드레인은 출력 노드(202)에 결합되어 있다. 트랜지스터(M2)의 소스는 접지 전위 등의 기준 전압에 결합되어 있고, 트랜지스터(M2)의 게이트는 노드(206)에 대응하며, 트랜지스터(M2)의 드레인은 출력 노드(202)에 결합되어 있다. 따라서, 트랜지스터(M2)의 드레인은 또한 트랜지스터(M1)의 드레인에도 결합되어 있다.
이 예시적인 실시예에서, 트랜지스터(M3)는 PMOS 캐스코드 트랜지스터이다. 트랜지스터(M3)의 소스는 VDD에 결합되어 있고, 트랜지스터(M3)의 게이트는 트랜지 스터(M7)의 게이트 및 트랜지스터(M8)의 드레인에 결합되어 있으며, 트랜지스터(M3)의 드레인은 노드(204)에 결합되어 있다. 이 예시적인 실시예에서, 트랜지스터(M4)도 역시 PMOS 캐스코드 트랜지스터이다. 트랜지스터(M4)의 소스는 노드(204)에 결합되어 있고, 트랜지스터(M4)의 게이트는 트랜지스터(M8)의 게이트에 결합되어 있으며, 트랜지스터(M4)의 드레인은 노드(206)에 결합되어 있다. 따라서, 트랜지스터(M3)의 드레인은 트랜지스터(M4)의 소스에 결합되어 있다. 주목할만한 것은 트랜지스터(M3, M4)에 의해 형성된 하이 스윙 캐스코드 구조가 출력 구동기 트랜지스터(M1, M2) 둘다에 결합되어 있다는 것이다.
이 예시적인 실시예에서, 트랜지스터(M6)는 NMOS 캐스코드 트랜지스터이다. 트랜지스터(M6)의 소스는 기준 전압(접지 전위)에 결합되어 있고, 트랜지스터(M6)의 게이트는 트랜지스터(M10)의 게이트 및 트랜지스터(M9)의 드레인에 결합되어 있으며, 트랜지스터(M6)의 드레인은 노드(206)에 결합되어 있다. 이 예시적인 실시예에서, 트랜지스터(M5)도 역시 NMOS 캐스코드 트랜지스터이다. 트랜지스터(M5)의 소스는 노드(206)에 결합되어 있고, 트랜지스터(M5)의 게이트는 트랜지스터(M9)의 게이트에 결합되어 있으며, 트랜지스터(M5)의 드레인은 노드(204)에 결합되어 있다. 따라서, 트랜지스터(M6)의 드레인은 트랜지스터(M5)의 소스에 결합되어 있다. 이 예에서, 트랜지스터(M5)의 소스는 노드(206)에 대응하고, 트랜지스터(M5)의 드레인은 노드(204)에 대응한다. 주목할 만한 것은, 트랜지스터(M5, M6)에 의해 형성된 하이 스윙 캐스코드 구조가 출력 구동기 트랜지스터(M1, M2) 둘다에 결합되어 있다는 것이다.
이 예시적인 실시예에서, 트랜지스터(M7)는 PMOS 바이어스 트랜지스터이다. 트랜지스터(M7)의 소스는 VDD에 결합되어 있고, 트랜지스터(M7)의 게이트는 트랜지스터(M3)의 게이트 및 트랜지스터(M8)의 드레인에 결합되어 있으며, 트랜지스터(M7)의 드레인은 트랜지스터(M8)의 소스에 결합되어 있다. 이 예시적인 실시예에서, 트랜지스터(M8)도 역시 PMOS 바이어스 트랜지스터이다. 트랜지스터(M8)는 트랜지스터(M7)의 드레인에 결합되어 있고, 트랜지스터(M8)의 게이트는 트랜지스터(M4)의 게이트에 결합되어 있으며, 트랜지스터(M8)의 드레인은 트랜지스터(M7)의 게이트, 트랜지스터(M3)의 게이트, 및 전류원(208)에 결합되어 있다. 이 예에서, 트랜지스터(M8)의 소스는 트랜지스터(M7)의 드레인에 연결되어 있고, 트랜지스터(M8)의 게이트는 트랜지스터(M4)의 게이트에 연결되어 있으며, 트랜지스터(M8)의 드레인은 트랜지스터(M7, M3)의 게이트 및 전류원(208)에 연결되어 있다.
이 예시적인 실시예에서, 트랜지스터(M10)는 NMOS 바이어스 트랜지스터이다. 트랜지스터(M10)는 기준 전압(접지 전위)에 결합되어 있고, 트랜지스터(M10)의 게이트는 트랜지스터(M6)의 게이트 및 트랜지스터(M9)의 드레인에 결합되어 있으며, 트랜지스터(M10)의 드레인은 트랜지스터(M9)의 소스에 결합되어 있다. 이 예시적인 실시예에서, 트랜지스터(M9)도 역시 NMOS 바이어스 트랜지스터이다. 트랜지스터(M9)의 소스는 트랜지스터(M10)의 드레인에 결합되어 있고, 트랜지스터(M9)의 게이트는 트랜지스터(M5)의 게이트에 결합되어 있으며, 트랜지스터(M9)의 드레인은 트랜지스터(M10)의 게이트, 트랜지스터(M6)의 게이트, 및 전류원(210)에 결합되어 있다.
트랜지스터(M8)와 기준 전압 사이에 결합되어 있는 전류원(208)은 트랜지스터(M7) 및 트랜지스터(M9)에 대한 제1 바이어스 전류를 제공한다. 트랜지스터(M9)와 VDD 사이에 결합되어 있는 전류원(210)은 트랜지스터(M9) 및 트랜지스터(M10)에 대한 제1 바이어스 전류를 제공한다. 양호한 실시예에서, 제1 바이어스 전류는 출력단(200)의 대칭적 동작을 가능하게 해주기 위해 제1 바이어스 전류와 동일하다. 실제로, 전류원(208, 210)은 바이어스 전류가 통과하는 고임피던스 노드로서 실현될 수 있다.
실제 구현에서, 전압원은 3VDSsat의 최소 동작 전압을 제공하며, 여기서 VDSsat는 출력 구동기 트랜지스터에 대한 포화 시의 드레인-소스 전압이다. VDD는 3VDSsat보다 크기만 하면 되는데, 그 이유는 출력단이 하이 스윙 캐스코드 구조를 이용하기 때문이며, 이 구조에서는 삼극관 영역(triode region)에 들어가기 바로 전에, 트랜지스터의 VGS(게이트-소스 전압)가 트랜지스터의 VDS(드레인-소스 전압)보다 높게 바이어스되어 있다, 즉
Figure 112006088508346-PAT00009
이다. 게다가, 정지 전류
Figure 112006088508346-PAT00010
는 트랜지스터(M4, M5)의 게이트 전압(VGS)의 조정을 통해 출력 구동기 트랜지스터의 게이트 전압(VGS)에 의해 제어된다. 이 정지 전류 제어 기술은 전류 미러 비의 조정 대신에 사용되며, 따라서 출력 구동기 트랜지스터는 서브문턱값 동작 영역으로 바이어스되고, 이는 구동 세기(drive strength)를 유지하면서 정지 전류를 저하시킨다. 예시적인 실시예에서, 바이어싱 아키텍처는 캐스코드 트랜지스터 각 각 및 출력 구동기 트랜지스터 각각을 그 각자의 서브문턱값 동작 영역으로 바이어스하도록 적절히 구성되고 제어된다. 그 결과, 출력 구동기 트랜지스터에 대한 과구동 전압(overdrive voltage)이
Figure 112006088508346-PAT00011
와 같게 되며, 여기서 VT는 출력 구동기 트랜지스터에 대한 문턱 전압이다. 출력단(200)의 동작 특성은 이하의 식으로부터 도출된다.
Figure 112006088508346-PAT00012
여기서,
Figure 112006088508346-PAT00013
이고
Figure 112006088508346-PAT00014
이다.
Figure 112006088508346-PAT00015
이고
Figure 112006088508346-PAT00016
(단,
Figure 112006088508346-PAT00017
임)이라고 하면,
Figure 112006088508346-PAT00018
이고, 이 경우,
Figure 112006088508346-PAT00019
이고
Figure 112006088508346-PAT00020
이며,
여기서,
Figure 112006088508346-PAT00021
는
Figure 112006088508346-PAT00022
일 때의 드레인 전류이고,
Figure 112006088508346-PAT00023
은 서브문턱값 기울기 인자(1이 이상적임)이며,
Figure 112006088508346-PAT00024
는 열 전압(thermal voltage)
Figure 112006088508346-PAT00025
이다. 이 식에서, K는 볼쯔만 상스이고, T는 온도이며, q는 전자 전하(electron charge)이다.
이하의 표 1은 출력단(200)의 몇가지 동작 특성을 Monticelli 설계를 구현한 출력단(도 1에 도시한 출력단(100) 등)과 비교한 것이다.
<표 1> 출력단 비교
출력단(100)(Monticelli) 출력단(200)
최소 VDD 2VT + 3VDSsat 3VDSsat
과구동 전압 (출력 구동기에서) VDD - 2VT - 2VDSsat VDD - VT - 2VDSsat
정지 전류 (동일한 출력 구동기 크기) 적절함(포화) 낮음(서브문턱값)
A/B급 출력단은 도 2에 도시한 바와 같이 3개 이상의 "레벨"의 캐스코드 트랜지스터 및 바이어스 트랜지스터를 포함할 수 있다. 이 점에서, 도 3은 본 발명의 대체 실시예에 따라 구성된 A/B급 출력단(300)의 회로도이다. 출력단(300)은 출력단(200)과 공통으로 다수의 특징부 및 구성요소를 갖는다. 간명함을 위해, 이러한 공통적인 특징부, 구성요소, 및 동작 특성에 대해서는 출력단(300)과 관련하여 다시 기술하지 않는다. 출력단(200)의 상기 설명과의 일관성을 위해, 도 3은 트랜지스터(M1-M0)를 나타내고 있으며, 이들은 도 2에서의 동일 번호가 부기된 트랜지스터에 대응한다.
출력단(300)의 기본 아키텍처는 출력단(200)에서 사용되는 것과 유사하다. 그렇지만, 출력단(300)은 부가의 PMOS 캐스코드 트랜지스터(M11로 표시됨), 부가의 NMOS 캐스코드 트랜지스터(M12로 표시됨), 부가의 PMOS 바이어스 트랜지스터(M13으로 표시됨), 및 부가의 NMOS 바이어스 트랜지스터(M14로 표시됨)를 포함한다. 트랜지스터(M11)의 소스는 트랜지스터(M3)의 드레인, 트랜지스터(M5)의 드레인, 및 노드(302)에 결합되어 있다. 트랜지스터(M11)의 게이트는 트랜지스터(M13)의 게이 트에 결합되어 있고, 트랜지스터(M11)의 드레인은 트랜지스터(M4)의 소스에 결합되어 있다. 이 예시적인 실시예에서, 트랜지스터(M11)의 소스는 노드(302)에 대응하고, 이 노드(302)는 트랜지스터(M3)의 드레인 및 트랜지스터(M5)의 드레인에 연결되어 있다. 출력단(300)의 이 부분에서 3개의 캐스코드 트랜지스터만이 이용되는 경우, 트랜지스터(M11)의 드레인은 트랜지스터(M4)의 소스에 연결될 수 있다.
트랜지스터(M12)의 소스는 트랜지스터(M6)의 드레인, 트랜지스터(M4)의 드레인, 및 노드(304)에 결합되어 있다. 트랜지스터(M12)의 게이트는 트랜지스터(M4)의 게이트에 결합되어 있고, 트랜지스터(M12)의 드레인은 트랜지스터(M5)의 소스에 결합되어 있다. 이 예시적인 실시예에서, 트랜지스터(M12)의 소스는 노드(304)에 대응하며, 이 노드(304)는 트랜지스터(M6)의 드레인 및 트랜지스터(M4)의 드레인에 연결되어 있다. 출력단(300)의 이 부분에서 3개의 캐스코드 트랜지스터만이 이용되는 경우, 트랜지스터(M12)의 드레인은 트랜지스터(M5)의 소스에 연결될 수 있다.
트랜지스터(M13)의 소스는 트랜지스터(M7)의 드레인에 결합되어 있고, 트랜지스터(M13)의 게이트는 트랜지스터(M11)의 게이트에 결합되어 있으며, 트랜지스터(M13)의 드레인은 트랜지스터(M8)의 소스에 결합되어 있다. 출력단(300)의 이 부분에서 3개의 바이어스 트랜지스터만이 이용되는 경우, 트랜지스터(M13)의 드레인은 트랜지스터(M8)의 소스에 연결될 수 있다.
트랜지스터(M14)의 소스는 트랜지스터(M10)의 드레인에 결합되어 있고, 트랜지스터(M14)의 게이트는 트랜지스터(M12)의 게이트에 결합되어 있으며, 트랜지스터(M14)의 드레인은 트랜지스터(M9)의 소스에 결합되어 있다. 출력단(300)의 이 부분에서 3개의 바이어스 트랜지스터만이 이용되는 경우, 트랜지스터(M14)의 드레인은 트랜지스터(M9)의 소스에 연결될 수 있다.
출력단(300)에서의 부가의 트랜지스터는 증가된 정지 전류 및 증가된 공급 전압 요건을 댓가로 출력단(300)의 이득을 증가시킨다. 동작 대칭성을 유지하기 위해, 동일한 수의 부가의 PMOS 캐스코드 트랜지스터, NMOS 캐스코드 트랜지스터, PMOS 바이어스 트랜지스터, 및 NMOS 바이어스 트랜지스터가 이용된다. 그렇지만, 도 3의 생략 부호는 출력단(300)이 식별된 부분에서 단지 하나의 부가의 트랜지스터만을 사용해야만 하는 것은 아님을 나타낸다.
상기한 A/B급 출력단은 다수의 실제 전자 회로에서 이용될 수 있다. 이 점에서, 도 4는 본 발명의 예시적인 실시예에 따라 구성된 연산 증폭기(400)의 회로도이다. 연산 증폭기(400)는 상기한 출력단(200)과 공통으로 다수의 특징부 및 구성요소를 갖는다. 간명함을 위해, 이러한 공통적인 특징부, 구성요소 및 동작 특성에 대해 다시 기술하지 않는다. 출력단(200)에 대한 상기 설명과의 일관성을 위해, 도 4는 트랜지스터(M1-M10)를 나타내고 있으며, 이들은 가능한 한 도 2에서의 동일한 번호가 부기된 트랜지스터에 대응한다.
연산 증폭기(400)에서의 트랜지스터(M1-M6)의 구성은 출력단(200)에서의 트랜지스터(M1-M6)의 구성과 동일하다. 트랜지스터(M1, M2)는 연산 증폭기(400)에 대한 출력 구동기 트랜지스터로서 기능한다. 도 4에 도시한 바와 같이, 트랜지스터(M3)의 게이트는 트랜지스터(M7)의 게이트에 결합되어 있고, 트랜지스터(M4)의 게이트는 트랜지스터(M8)의 게이트에 결합되어 있다. 트랜지스터(M7, M8)는 상기 한 바와 같은 방식으로 트랜지스터(M3, M4)를 바이어싱하기 위한 전류 미러 아키텍처를 형성하는 PMOS 바이어스 트랜지스터이다. 도 2에 도시한 전류원(208) 대신에, 연산 증폭기(400)는 트랜지스터(M7, M8)에 대한 바이어스 전류를 제공하기 위해 트랜지스터(M15, M16)를 이용한다. 도 4에 도시한 바와 같이, 트랜지스터(M5)의 게이트는 트랜지스터(M9)의 게이트에 결합되어 있고, 트랜지스터(M6)의 게이트는 트랜지스터(M10)의 게이트에 결합되어 있다. 트랜지스터(M9, M10)는 상기한 바와 같은 방식으로 트랜지스터(M5, M6)를 바이어싱하기 위한 전류 미러 아키텍처를 형성하는 NMOS 바이어스 트랜지스터이다. 도 2에 도시된 전류원(210) 대신에, 연산 증폭기(400)는 트랜지스터(M9, M10)에 대한 바이어스 전류를 제공하기 위해 트랜지스터(M11, M12, M23, M24)를 이용한다.
연산 증폭기(400)는 공통 소스 노드(404), 입력 신호의 플러스 성분에 대한 제1 게이트 노드(406), 입력 신호의 마이너스 성분에 대한 제2 게이트 노드(408), 제1 드레인 노드(410), 및 제2 드레인 노드(412)를 갖는 차동 트랜지스터 쌍(402)(PMOS 트랜지스터(M11, M12)를 포함함)을 포함한다. 공통 소스 노드(404)는 이 예에서 트랜지스터(M23, M24)의 캐스코드 결합으로서 실현되는 전류원에 결합될 수 있다. 이 실제 구현에서, 공통 소스 노드(404)는 트랜지스터(M11)의 소스에 대응하고 또한 트랜지스터(M12)의 소스에도 대응한다. 게다가, 제1 게이트 노드(406)는 트랜지스터(M11)의 게이트에 대응하고, 제2 게이트 노드(408)는 트랜지스터(M12)의 게이트에 대응하며, 제1 드레인 노드(410)는 트랜지스터(M11)의 드레인에 대응하고, 제2 드레인 노드(412)는 트랜지스터(M12)의 드레인에 대응한다.
트랜지스터(M11)의 드레인은 트랜지스터(M13)의 드레인, 트랜지스터(M14)의 게이트, 및 트랜지스터(M16)의 게이트에 결합되어 있다. 이 예에서, 트랜지스터(M11)의 드레인은 트랜지스터(M13)의 드레인, 트랜지스터(M14)의 게이트, 및 트랜지스터(M16)의 게이트에 연결되어 있다. 이와 마찬가지로, 트랜지스터(M12)의 드레인은 트랜지스터(M9)의 드레인, 트랜지스터(M10)의 게이트, 및 트랜지스터(M6)의 게이트에 결합되어 있다. 이 예에서, 트랜지스터(M12)의 드레인은 트랜지스터(M9)의 드레인, 트랜지스터(M10)의 게이트, 및 트랜지스터(M6)의 게이트에 연결되어 있다.
동작을 설명하면, Vbias1 및 Vbias2(각각, 트랜지스터(M4, M5)의 게이트에서의 전압)에 대한 적절한 값이 트랜지스터를
Figure 112006088508346-PAT00026
로 바이어스하도록 설정되어 있다. 환언하면, VSS에 대한 트랜지스터(M5)의 게이트 전압은
Figure 112006088508346-PAT00027
이고, VDD에 대한 트랜지스터(M4)의 게이트 전압은
Figure 112006088508346-PAT00028
이다. 다시 말하면, VGSM1 및 VGSM2는 상기한 식을 따른다. 따라서, 출력 구동기를 서브문턱값 영역으로 설정하기 위해, 2가지 조건이 충족되어야만 한다. (1) Vbias1 및 Vbias2를 통해
Figure 112006088508346-PAT00029
이도록 트랜지스터(M4) 및 트랜지스터(M5)를 설정하고, (2) 출력단(200)의 설명과 관련하여 상기한 식을 사용하여 VGSM1 및 VGSM2를 조정한다. 이와 같이, 출력 구동기 트랜지스터는 크기 축소를 통해 그의 구동 세기를 희생시키 지 않고 낮은 정지 전류가 달성되도록 서브문턱값 영역으로 설정된다. Vbias1 및 Vbias2에 대한 값은 최적화 상태의 바이어싱 회로(예를 들어, 트랜지스터(M17-M22))에 의해 발생될 수 있다. 연산 증폭기(400)에서, 예를 들어 이것은 트랜지스터(M19)의 채널 길이를 트랜지스터(M15)의 채널 길이의 5배가 되도록 함으로써 또한 트랜지스터(M22)의 채널 길이를 트랜지스터(M21)의 채널 길이의 5배가 되도록 함으로써 설정될 수 있다. 게다가, 피드백이 없는 콤팩트한 설계는 구현하기 간단하며, 이는 고속 동작에 대한 양호한 안정성을 제공한다. 시뮬레이션에 의해 실제의 연산 증폭기(400)가 1.5 볼트의 최소 단일 공급 전압(VDD)에서 부하와 함께 동작될 수 있음이 밝혀졌다. VDD가 5.0 볼트로 증가되면, 무부하 전류가 단지 50
Figure 112006088508346-PAT00030
이고, DC 이득은 87 dB이며, 출력 단락 회로 전류는 ±20 mA까지 될 수 있다. 게다가, 6 MHz 이득 대역폭 곱(gain bandwidth product)이 62도의 위상 여유로 달성되었다. 이하의 표 2는 상기한 출력단을 포함하는 일반적인 연산 증폭기의 성능을 요약한 것이다. 표 2에서의 결과는 5.0 볼트의 VDD 및 25℃의 온도에 기초한 것이다.
<표 2> 연산 증폭기 성능
특성 결과
DC 이득(무부하) 87 dB
DC 이득(RL = 100 kΩ, CL = 50 pF) 77 dB
I/O 오프셋 전압 < ±5 mV
공통 모드 I/P 전압 범위 [0, VDD - 1.2V]
O/P 스윙 [VSS + 100 mV, VDD - 100 mV]
정지 전류 50 μV
O/P 단락 회로 전류 ± 20 mA
위상 여유 62 도
이득 대역폭 곱 5.9 MHz
공통 모드 제거비(CMRR) 132 dB
PSRR + 77 dB
PSRR - 75 dB
등가 O/P 잡음
Figure 112006088508346-PAT00031
등가 I/P 잡음
Figure 112006088508346-PAT00032
슬루율 4.2 V/μs
1 kHz에서의 총 고조파 왜곡 < 0.3%
상기한 A/B급 증폭기 출력단은 종래의 Monticelli 설계의 최소 동작 전압을 단지 3VDSsat까지 낮추며, 또한 구동 세기를 감소시키지 않고 정지 전류를 감소시킨다. 출력단은 콤팩트하고 간단한 아키텍처를 가지며, 그 결과 실제 구현에 대해 양호한 안정성이 얻어진다. 연산 증폭기 내에 포함될 때, 이 출력단은 이득 대역폭 곱의 관점에서 연산 증폭기의 속도를 향상시킨다.
요약하면, 본 발명의 예시적인 실시예들에 따라 구성된 시스템, 장치, 및 방법은, 소스, 게이트, 및 드레인을 갖는 제1 출력 구동기 트랜지스터, 소스, 게이트, 및 드레인을 갖는 제2 출력 구동기 트랜지스터 - 상기 제1 출력 구동기 트랜지스터의 드레인은 상기 제2 출력 구동기 트랜지스터의 드레인에 결합되어 있음 -, 상기 제1 출력 구동기 트랜지스터 및 상기 제2 출력 구동기 트랜지스터에 결합된 제1 하이 스윙 캐스코드 구조, 및 상기 제1 출력 구동기 트랜지스터 및 상기 제2 출력 구동기 트랜지스터에 결합된 제2 하이 스윙 캐스코드 구조를 포함하며, 상기 제1 하이 스윙 캐스코드 구조 및 상기 제2 하이 스윙 캐스코드 구조는 상기 제1 출력 구동기 트랜지스터를 그의 서브문턱값 동작 영역으로 바이어스하고, 상기 제2 출력 구동기 트랜지스터를 그의 서브문턱값 동작 영역으로 바이어스하는 것인 A/B급 증폭기 출력단에 관한 것이다. 상기 출력단은 상기 제1 하이 스윙 캐스코드 구조에 결합된 전압원을 더 포함할 수 있으며, 상기 전압원은 약 3VDSsat의 최소 동작 전압을 제공하고, 여기서 VDSsat은 상기 제1 출력 구동기 트랜지스터 및 상기 제2 출력 구동기 트랜지스터에 대한 포화 시의 드레인-소스 전압이다. 일 실시예에서, 상기 전압원은 VDD의 동작 전압을 제공하고, 상기 제1 출력 구동기 트랜지스터 및 제2 출력 구동기 트랜지스터에 대한 과구동 전압은 약 VDD - VT - 2VDSsat이며, 여기서 VT는 상기 제1 출력 구동기 트랜지스터 및 제2 출력 구동기 트랜지스터에 대한 문턱 전압이다. 상기 출력단은 상기 제1 하이 스윙 캐스코드 구조 및 상기 제2 하이 스윙 캐스코드 구조에 결합된 바이어싱 아키텍처를 더 포함할 수 있고, 상기 제1 하이 스윙 캐스코드 구조는 제1 복수의 캐스코드 트랜지스터를 포함하고, 상기 제2 하이 스윙 캐스코드 구조는 제2 복수의 캐스코드 트랜지스터를 포함하며, 상기 바이어싱 아키텍처는 상기 제1 복수의 캐스코드 트랜지스터 각각 및 상기 제2 복수의 캐스코드 트랜지스터 각각을 그 각자의 서브문턱값 동작 영역으로 바이어스하도록 구성되어 있다. 상기 출력단은 상기 제1 하이 스윙 캐스코드 구조에 결합된 제1 전류 미러 구조, 및 상기 제2 하이 스윙 캐스코드 구조에 결합된 제2 전류 미러 구조를 더 포함할 수 있다. 상기 제1 전류 미러 구조는 소스, 게이트, 및 드레인 을 갖는 제1 전류 미러 트랜지스터, 및 소스, 게이트, 및 드레인을 갖는 제2 전류 미러 트랜지스터를 포함할 수 있고, 상기 제1 전류 미러 트랜지스터의 게이트는 상기 제2 전류 미러 트랜지스터의 드레인에 결합되어 있으며, 상기 제2 전류 미러 구조는 소스, 게이트, 및 드레인을 갖는 제3 전류 미러 트랜지스터, 및 소스, 게이트, 및 드레인을 갖는 제4 전류 미러 트랜지스터를 포함하고, 상기 제4 전류 미러 트랜지스터의 게이트는 상기 제3 전류 미러 트랜지스터의 드레인에 결합되어 있다.
A/B급 증폭기 출력단은, 소스, 게이트, 및 드레인을 갖는 PMOS 출력 구동기 트랜지스터, 소스, 게이트, 및 드레인을 갖는 NMOS 출력 구동기 트랜지스터 - 상기 PMOS 출력 구동기 트랜지스터의 드레인은 상기 NMOS 출력 구동기 트랜지스터의 드레인에 결합되어 있음 -, 소스, 게이트, 및 드레인을 갖는 제1 PMOS 캐스코드 트랜지스터 - 상기 제1 PMOS 캐스코드 트랜지스터의 드레인은 상기 PMOS 출력 구동기 트랜지스터의 게이트에 결합되어 있음 -, 소스, 게이트, 및 드레인을 갖는 제1 NMOS 캐스코드 트랜지스터 - 상기 제1 NMOS 캐스코드 트랜지스터의 드레인은 상기 NMOS 출력 구동기 트랜지스터의 게이트에 결합되어 있음 -, 소스, 게이트, 및 드레인을 갖는 최종 PMOS 캐스코드 트랜지스터 - 상기 최종 PMOS 캐스코드 트랜지스터의 드레인은 상기 NMOS 출력 구동기 트랜지스터의 게이트에 결합되어 있음 -, 소스, 게이트, 및 드레인을 갖는 최종 NMOS 캐스코드 트랜지스터 - 상기 최종 NMOS 캐스코드 트랜지스터의 드레인은 상기 PMOS 출력 구동기 트랜지스터의 게이트에 결합되어 있음 -, 소스, 게이트, 및 드레인을 갖는 제1 PMOS 바이어스 트랜지스터 - 상기 제1 PMOS 바이어스 트랜지스터의 게이트는 상기 제1 PMOS 캐스코드 트랜지스 터의 게이트에 결합되어 있음 -, 소스, 게이트, 및 드레인을 갖는 제1 NMOS 바이어스 트랜지스터 - 상기 제1 NMOS 바이어스 트랜지스터의 게이트는 상기 제1 NMOS 캐스코드 트랜지스터의 게이트에 결합되어 있음 -, 소스, 게이트, 및 드레인을 갖는 최종 PMOS 바이어스 트랜지스터 - 상기 최종 PMOS 바이어스 트랜지스터의 게이트는 상기 최종 PMOS 캐스코드 트랜지스터의 게이트에 결합되어 있고, 상기 최종 PMOS 바이어스 트랜지스터의 드레인은 상기 제1 PMOS 바이어스 트랜지스터의 게이트에 결합되어 있음 -, 및 소스, 게이트, 및 드레인을 갖는 최종 NMOS 바이어스 트랜지스터 - 상기 최종 NMOS 바이어스 트랜지스터의 게이트는 상기 최종 NMOS 캐스코드 트랜지스터의 게이트에 결합되어 있고, 상기 최종 NMOS 바이어스 트랜지스터의 드레인은 상기 제1 NMOS 바이어스 트랜지스터의 게이트에 결합되어 있음 - 를 포함한다. 상기 PMOS 출력 구동기 트랜지스터의 소스는 공급 전압에 결합될 수 있고, 상기 제1 PMOS 캐스코드 트랜지스터의 소스는 상기 공급 전압에 결합될 수 있으며, 상기 제1 PMOS 바이어스 트랜지스터의 소스는 상기 공급 전압에 결합될 수 있고, 상기 NMOS 출력 구동기 트랜지스터의 소스는 접지 전위에 결합될 수 있으며, 상기 제1 NMOS 캐스코드 트랜지스터의 소스는 상기 접지 전위에 결합될 수 있고, 상기 제1 NMOS 바이어스 트랜지스터의 소스는 상기 접지 전위에 결합될 수 있다. 상기 제1 PMOS 캐스코드 트랜지스터의 드레인은 상기 최종 PMOS 캐스코드 트랜지스터의 소스에 결합될 수 있고, 상기 제1 NMOS 캐스코드 트랜지스터의 드레인은 상기 최종 NMOS 캐스코드 트랜지스터의 소스에 결합될 수 있다. 상기 제1 PMOS 바이어스 트랜지스터의 드레인은 상기 최종 PMOS 바이어스 트랜지스터의 소스에 결합될 수 있 고, 상기 제1 NMOS 바이어스 트랜지스터의 드레인은 상기 최종 NMOS 바이어스 트랜지스터의 소스에 결합될 수 있다. 상기 출력단은 상기 최종 PMOS 바이어스 트랜지스터에 결합된 제1 전류원 - 상기 제1 전류원은 상기 제1 PMOS 바이어스 트랜지스터 및 상기 최종 PMOS 바이어스 트랜지스터에 대한 제1 바이어스 전류를 제공하도록 구성되어 있음 -, 및 상기 최종 NMOS 바이어스 트랜지스터에 결합된 제2 전류원 - 상기 제2 전류원은 상기 제1 NMOS 바이어스 트랜지스터 및 상기 최종 NMOS 바이어스 트랜지스터에 대한 제2 바이어스 전류를 제공하도록 구성되어 있음 - 을 더 포함할 수 있다. 상기 제1 바이어스 전류는 상기 제2 바이어스 전류와 같을 수 있다. 상기 출력단은, 소스, 게이트, 및 드레인을 갖는 부가의 PMOS 캐스코드 트랜지스터 - 상기 부가의 PMOS 캐스코드 트랜지스터의 소스는 상기 제1 PMOS 캐스코드 트랜지스터의 드레인에 결합되어 있고, 상기 부가의 PMOS 캐스코드 트랜지스터의 드레인은 상기 최종 PMOS 캐스코드 트랜지스터의 소스에 결합되어 있음 -, 및 소스, 게이트, 및 드레인을 갖는 부가의 NMOS 캐스코드 트랜지스터 - 상기 부가의 NMOS 캐스코드 트랜지스터의 소스는 상기 제1 NMOS 캐스코드 트랜지스터의 드레인에 결합되어 있고, 상기 부가의 NMOS 캐스코드 트랜지스터의 드레인은 상기 최종 NMOS 캐스코드 트랜지스터의 소스에 결합되어 있음 - 를 더 포함할 수 있다. 상기 출력단은, 소스, 게이트, 및 드레인을 갖는 부가의 PMOS 바이어스 트랜지스터 - 상기 부가의 PMOS 바이어스 트랜지스터의 소스는 상기 제1 PMOS 바이어스 트랜지스터의 드레인에 결합되어 있고, 상기 부가의 PMOS 바이어스 트랜지스터의 게이트는 상기 부가의 PMOS 캐스코드 트랜지스터의 게이트에 결합되어 있으며, 상기 부가의 PMOS 바이어스 트랜지스터의 드레인은 상기 최종 PMOS 바이어스 트랜지스터의 소스에 결합되어 있음 -, 및 소스, 게이트, 및 드레인을 갖는 부가의 NMOS 바이어스 트랜지스터 - 상기 부가의 NMOS 바이어스 트랜지스터의 소스는 상기 제1 NMOS 바이어스 트랜지스터의 드레인에 결합되어 있고, 상기 부가의 NMOS 바이어스 트랜지스터의 게이트는 상기 부가의 NMOS 캐스코드 트랜지스터의 게이트에 결합되어 있으며, 상기 부가의 NMOS 바이어스 트랜지스터의 드레인은 상기 최종 NMOS 바이어스 트랜지스터의 소스에 결합되어 있음 - 를 더 포함할 수 있다.
본 발명은 또한 전자 회로에 관한 것으로서, 이 전자 회로는, 소스, 게이트, 및 드레인을 갖는 제1 출력 구동기 트랜지스터, 소스, 게이트, 및 드레인을 갖는 제2 출력 구동기 트랜지스터 - 상기 제1 출력 구동기 트랜지스터의 드레인은 상기 제2 출력 구동기 트랜지스터의 드레인에 결합되어 있음 -, 소스, 게이트, 및 드레인을 갖는 제1 캐스코드 트랜지스터 - 상기 제1 캐스코드 트랜지스터의 드레인은 상기 제2 출력 구동기 트랜지스터의 게이트에 결합되어 있음 -, 소스, 게이트, 및 드레인을 갖는 제2 캐스코드 트랜지스터 - 상기 제2 캐스코드 트랜지스터의 드레인은 상기 제1 출력 구동기 트랜지스터의 게이트에 결합되어 있음 -, 소스, 게이트, 및 드레인을 갖는 제1 바이어스 트랜지스터 - 상기 제1 바이어스 트랜지스터의 게이트는 상기 제1 캐스코드 트랜지스터의 게이트에 결합되어 있음 -, 소스, 게이트, 및 드레인을 갖는 제2 바이어스 트랜지스터 - 상기 제2 바이어스 트랜지스터의 게이트는 상기 제2 캐스코드 트랜지스터의 게이트에 결합되어 있고, 상기 제2 바이어스 트랜지스터의 드레인은 상기 제1 바이어스 트랜지스터의 게이트에 결합되어 있 음 -, 전류원에 결합된 공통 소스 노드, 입력 신호의 제1 극성 성분에 대한 제1 게이트 노드, 상기 입력 신호의 제2 극성 성분에 대한 제2 게이트 노드, 제1 드레인 노드, 및 상기 제2 바이어스 트랜지스터의 드레인에 결합된 제2 드레인 노드를 갖는 차동 트랜지스터 쌍을 포함한다. 상기 전자 회로는, 소스, 게이트, 및 드레인을 갖는 제3 캐스코드 트랜지스터 - 상기 제3 캐스코드 트랜지스터의 드레인은 상기 제1 출력 구동기 트랜지스터의 게이트에 결합되어 있음 -, 및 소스, 게이트, 및 드레인을 갖는 제4 캐스코드 트랜지스터 - 상기 제4 캐스코드 트랜지스터의 드레인은 상기 제2 출력 구동기 트랜지스터의 게이트에 결합되어 있음 - 을 더 포함할 수 있다. 상기 전자 회로는, 소스, 게이트, 및 드레인을 갖는 제3 바이어스 트랜지스터 - 상기 제3 바이어스 트랜지스터의 게이트는 상기 제3 캐스코드 트랜지스터의 게이트에 결합되어 있음 -, 및 소스, 게이트, 및 드레인을 갖는 제4 바이어스 트랜지스터 - 상기 제4 바이어스 트랜지스터의 게이트는 상기 제4 캐스코드 트랜지스터의 게이트에 결합되어 있고, 상기 제4 바이어스 트랜지스터의 드레인은 상기 제3 바이어스 트랜지스터의 게이트에 결합되어 있음 - 를 더 포함할 수 있다. 상기 제1 출력 구동기 트랜지스터, 상기 제3 캐스코드 트랜지스터, 상기 제4 캐스코드 트랜지스터, 상기 제3 바이어스 트랜지스터, 및 상기 제4 바이어스 트랜지스터는 NMOS 트랜지스터일 수 있고, 상기 제2 출력 구동기 트랜지스터, 상기 제1 캐스코드 트랜지스터, 상기 제2 캐스코드 트랜지스터, 상기 제1 바이어스 트랜지스터, 및 상기 제2 바이어스 트랜지스터는 NMOS 트랜지스터일 수 있다. 상기 차동 트랜지스터 쌍은, 소스, 게이트, 및 드레인을 갖는 제1 PMOS 입력 트랜지스터, 및 소스, 게이 트, 및 드레인을 갖는 제2 PMOS 입력 트랜지스터를 포함할 수 있으며, 상기 제1 PMOS 입력 트랜지스터의 소스 및 상기 제2 PMOS 입력 트랜지스터의 소스는 상기 공통 소스 노드에 결합되어 있고, 상기 제1 PMOS 입력 트랜지스터의 게이트는 상기 제1 게이트 노드에 대응하며, 상기 제2 PMOS 입력 트랜지스터의 게이트는 상기 제2 게이트 노드에 대응하고, 상기 제1 PMOS 입력 트랜지스터의 드레인은 상기 제1 드레인 노드에 대응하며, 상기 제2 PMOS 입력 트랜지스터의 드레인은 상기 제2 드레인 노드에 대응한다. 상기 전자 회로는 연산 증폭기를 포함할 수 있고, 상기 전자 회로는 상기 제1 출력 구동기 트랜지스터의 드레인에 결합되고 또 상기 제2 출력 구동기 트랜지스터의 드레인에 결합된 출력 노드를 더 포함할 수 있다.
이상의 상세한 설명에서 적어도 하나의 예시적인 실시예가 제공되어 있지만, 수많은 변형이 존재함을 잘 알 것이다. 또한, 본 명세서에 기술된 예시적인 실시예 또는 실시예들이 본 발명의 범위, 적용가능성 또는 구성을 결코 제한하려는 것이 아님을 잘 알 것이다. 오히려, 상기의 상세한 설명은 당업자에게 기술된 실시예 또는 실시예들을 구현하기 위한 편리한 로드맵을 제공할 것이다. 첨부된 청구 범위 및 그의 법적 등가물에 기술된 본 발명의 범위를 벗어나지 않고 구성요소들의 기능 및 구성에 여러가지 변경이 행해질 수 있다는 것을 잘 알 것이다.
본 발명에 의하면, 고속 동작(피드백이 없이 간단함)을 제공하고, 낮은 최소 동작 전압 요건을 가지며, 또 정상 동작 동안에 정지 전류를 거의 소모하지 않는 A/B급 출력단을 얻을 수 있다.

Claims (20)

  1. A/B급 증폭기 출력단으로서,
    소스, 게이트, 및 드레인을 갖는 제1 출력 구동기 트랜지스터,
    소스, 게이트, 및 드레인을 갖는 제2 출력 구동기 트랜지스터 - 상기 제1 출력 구동기 트랜지스터의 드레인은 상기 제2 출력 구동기 트랜지스터의 드레인에 결합되어 있음 -,
    상기 제1 출력 구동기 트랜지스터 및 상기 제2 출력 구동기 트랜지스터에 결합된 제1 하이 스윙 캐스코드 구조, 및
    상기 제1 출력 구동기 트랜지스터 및 상기 제2 출력 구동기 트랜지스터에 결합된 제2 하이 스윙 캐스코드 구조를 포함하며,
    상기 제1 하이 스윙 캐스코드 구조 및 상기 제2 하이 스윙 캐스코드 구조는 상기 제1 출력 구동기 트랜지스터를 그의 서브문턱값 동작 영역으로 바이어스하고, 상기 제2 출력 구동기 트랜지스터를 그의 서브문턱값 동작 영역으로 바이어스하는 것인 A/B급 증폭기 출력단.
  2. 제1항에 있어서, 상기 제1 하이 스윙 캐스코드 구조에 결합된 전압원을 더 포함하며,
    상기 전압원은 약 3VDSsat의 최소 동작 전압을 제공하고, 여기서 VDSsat은 상 기 제1 출력 구동기 트랜지스터 및 상기 제2 출력 구동기 트랜지스터에 대한 포화 시의 드레인-소스 전압인 것인 A/B급 증폭기 출력단.
  3. 제2항에 있어서, 상기 전압원은 VDD의 동작 전압을 제공하고,
    상기 제1 및 제2 출력 구동기 트랜지스터에 대한 과구동 전압은 약 VDD - VT - 2VDSsat이며, 여기서 VT는 상기 제1 및 제2 출력 구동기 트랜지스터에 대한 문턱 전압인 것인 A/B급 증폭기 출력단.
  4. 제1항에 있어서, 상기 제1 하이 스윙 캐스코드 구조 및 상기 제2 하이 스윙 캐스코드 구조에 결합된 바이어싱 아키텍처를 더 포함하고,
    상기 제1 하이 스윙 캐스코드 구조는 제1 복수의 캐스코드 트랜지스터를 포함하고,
    상기 제2 하이 스윙 캐스코드 구조는 제2 복수의 캐스코드 트랜지스터를 포함하며,
    상기 바이어싱 아키텍처는 상기 제1 복수의 캐스코드 트랜지스터 각각 및 상기 제2 복수의 캐스코드 트랜지스터 각각을 그 각자의 서브문턱값 동작 영역으로 바이어스하는 것인 A/B급 증폭기 출력단.
  5. 제1항에 있어서, 상기 제1 하이 스윙 캐스코드 구조에 결합된 제1 전류 미러 구조, 및
    상기 제2 하이 스윙 캐스코드 구조에 결합된 제2 전류 미러 구조를 더 포함하는 A/B급 증폭기 출력단.
  6. 제5항에 있어서, 상기 제1 전류 미러 구조는 소스, 게이트, 및 드레인을 갖는 제1 전류 미러 트랜지스터, 및 소스, 게이트, 및 드레인을 갖는 제2 전류 미러 트랜지스터를 포함하고, 상기 제1 전류 미러 트랜지스터의 게이트는 상기 제2 전류 미러 트랜지스터의 드레인에 결합되어 있으며,
    상기 제2 전류 미러 구조는 소스, 게이트, 및 드레인을 갖는 제3 전류 미러 트랜지스터, 및 소스, 게이트, 및 드레인을 갖는 제4 전류 미러 트랜지스터를 포함하고, 상기 제4 전류 미러 트랜지스터의 게이트는 상기 제3 전류 미러 트랜지스터의 드레인에 결합되어 있는 것인 A/B급 증폭기 출력단.
  7. A/B급 증폭기 출력단으로서,
    소스, 게이트, 및 드레인을 갖는 PMOS 출력 구동기 트랜지스터,
    소스, 게이트, 및 드레인을 갖는 NMOS 출력 구동기 트랜지스터 - 상기 PMOS 출력 구동기 트랜지스터의 드레인은 상기 NMOS 출력 구동기 트랜지스터의 드레인에 결합되어 있음 -,
    소스, 게이트, 및 드레인을 갖는 제1 PMOS 캐스코드 트랜지스터 - 상기 제1 PMOS 캐스코드 트랜지스터의 드레인은 상기 PMOS 출력 구동기 트랜지스터의 게이트 에 결합되어 있음 -,
    소스, 게이트, 및 드레인을 갖는 제1 NMOS 캐스코드 트랜지스터 - 상기 제1 NMOS 캐스코드 트랜지스터의 드레인은 상기 NMOS 출력 구동기 트랜지스터의 게이트에 결합되어 있음 -,
    소스, 게이트, 및 드레인을 갖는 최종 PMOS 캐스코드 트랜지스터 - 상기 최종 PMOS 캐스코드 트랜지스터의 드레인은 상기 NMOS 출력 구동기 트랜지스터의 게이트에 결합되어 있음 -,
    소스, 게이트, 및 드레인을 갖는 최종 NMOS 캐스코드 트랜지스터 - 상기 최종 NMOS 캐스코드 트랜지스터의 드레인은 상기 PMOS 출력 구동기 트랜지스터의 게이트에 결합되어 있음 -,
    소스, 게이트, 및 드레인을 갖는 제1 PMOS 바이어스 트랜지스터 - 상기 제1 PMOS 바이어스 트랜지스터의 게이트는 상기 제1 PMOS 캐스코드 트랜지스터의 게이트에 결합되어 있음 -,
    소스, 게이트, 및 드레인을 갖는 제1 NMOS 바이어스 트랜지스터 - 상기 제1 NMOS 바이어스 트랜지스터의 게이트는 상기 제1 NMOS 캐스코드 트랜지스터의 게이트에 결합되어 있음 -,
    소스, 게이트, 및 드레인을 갖는 최종 PMOS 바이어스 트랜지스터 - 상기 최종 PMOS 바이어스 트랜지스터의 게이트는 상기 최종 PMOS 캐스코드 트랜지스터의 게이트에 결합되어 있고, 상기 최종 PMOS 바이어스 트랜지스터의 드레인은 상기 제1 PMOS 바이어스 트랜지스터의 게이트에 결합되어 있음 -, 및
    소스, 게이트, 및 드레인을 갖는 최종 NMOS 바이어스 트랜지스터 - 상기 최종 NMOS 바이어스 트랜지스터의 게이트는 상기 최종 NMOS 캐스코드 트랜지스터의 게이트에 결합되어 있고, 상기 최종 NMOS 바이어스 트랜지스터의 드레인은 상기 제1 NMOS 바이어스 트랜지스터의 게이트에 결합되어 있음 - 를 포함하는 A/B급 증폭기 출력단.
  8. 제7항에 있어서, 상기 PMOS 출력 구동기 트랜지스터의 소스는 공급 전압에 결합되어 있고,
    상기 제1 PMOS 캐스코드 트랜지스터의 소스는 상기 공급 전압에 결합되어 있으며,
    상기 제1 PMOS 바이어스 트랜지스터의 소스는 상기 공급 전압에 결합되어 있고,
    상기 NMOS 출력 구동기 트랜지스터의 소스는 접지 전위에 결합되어 있으며,
    상기 제1 NMOS 캐스코드 트랜지스터의 소스는 상기 접지 전위에 결합되어 있고,
    상기 제1 NMOS 바이어스 트랜지스터의 소스는 상기 접지 전위에 결합되어 있는 것인 A/B급 증폭기 출력단.
  9. 제7항에 있어서, 상기 제1 PMOS 캐스코드 트랜지스터의 드레인은 상기 최종 PMOS 캐스코드 트랜지스터의 소스에 결합되어 있고,
    상기 제1 NMOS 캐스코드 트랜지스터의 드레인은 상기 최종 NMOS 캐스코드 트랜지스터의 소스에 결합되어 있는 것인 A/B급 증폭기 출력단.
  10. 제7항에 있어서, 상기 제1 PMOS 바이어스 트랜지스터의 드레인은 상기 최종 PMOS 바이어스 트랜지스터의 소스에 결합되어 있고,
    상기 제1 NMOS 바이어스 트랜지스터의 드레인은 상기 최종 NMOS 바이어스 트랜지스터의 소스에 결합되어 있는 것인 A/B급 증폭기 출력단.
  11. 제7항에 있어서, 상기 최종 PMOS 바이어스 트랜지스터에 결합된 제1 전류원 - 상기 제1 전류원은 상기 제1 PMOS 바이어스 트랜지스터 및 상기 최종 PMOS 바이어스 트랜지스터에 대한 제1 바이어스 전류를 제공함 -, 및
    상기 최종 NMOS 바이어스 트랜지스터에 결합된 제2 전류원 - 상기 제2 전류원은 상기 제1 NMOS 바이어스 트랜지스터 및 상기 최종 NMOS 바이어스 트랜지스터에 대한 제2 바이어스 전류를 제공함 - 을 더 포함하는 A/B급 증폭기 출력단.
  12. 제11항에 있어서, 상기 제1 바이어스 전류는 상기 제2 바이어스 전류와 같은 것인 A/B급 증폭기 출력단.
  13. 제7항에 있어서, 소스, 게이트, 및 드레인을 갖는 부가의 PMOS 캐스코드 트랜지스터 - 상기 부가의 PMOS 캐스코드 트랜지스터의 소스는 상기 제1 PMOS 캐스코 드 트랜지스터의 드레인에 결합되어 있고, 상기 부가의 PMOS 캐스코드 트랜지스터의 드레인은 상기 최종 PMOS 캐스코드 트랜지스터의 소스에 결합되어 있음 -, 및
    소스, 게이트, 및 드레인을 갖는 부가의 NMOS 캐스코드 트랜지스터 - 상기 부가의 NMOS 캐스코드 트랜지스터의 소스는 상기 제1 NMOS 캐스코드 트랜지스터의 드레인에 결합되어 있고, 상기 부가의 NMOS 캐스코드 트랜지스터의 드레인은 상기 최종 NMOS 캐스코드 트랜지스터의 소스에 결합되어 있음 - 를 더 포함하는 A/B급 증폭기 출력단.
  14. 제13항에 있어서, 소스, 게이트, 및 드레인을 갖는 부가의 PMOS 바이어스 트랜지스터 - 상기 부가의 PMOS 바이어스 트랜지스터의 소스는 상기 제1 PMOS 바이어스 트랜지스터의 드레인에 결합되어 있고, 상기 부가의 PMOS 바이어스 트랜지스터의 게이트는 상기 부가의 PMOS 캐스코드 트랜지스터의 게이트에 결합되어 있으며, 상기 부가의 PMOS 바이어스 트랜지스터의 드레인은 상기 최종 PMOS 바이어스 트랜지스터의 소스에 결합되어 있음 -, 및
    소스, 게이트, 및 드레인을 갖는 부가의 NMOS 바이어스 트랜지스터 - 상기 부가의 NMOS 바이어스 트랜지스터의 소스는 상기 제1 NMOS 바이어스 트랜지스터의 드레인에 결합되어 있고, 상기 부가의 NMOS 바이어스 트랜지스터의 게이트는 상기 부가의 NMOS 캐스코드 트랜지스터의 게이트에 결합되어 있으며, 상기 부가의 NMOS 바이어스 트랜지스터의 드레인은 상기 최종 NMOS 바이어스 트랜지스터의 소스에 결합되어 있음 - 를 더 포함하는 A/B급 증폭기 출력단.
  15. 전자 회로로서,
    소스, 게이트, 및 드레인을 갖는 제1 출력 구동기 트랜지스터,
    소스, 게이트, 및 드레인을 갖는 제2 출력 구동기 트랜지스터 - 상기 제1 출력 구동기 트랜지스터의 드레인은 상기 제2 출력 구동기 트랜지스터의 드레인에 결합되어 있음 -,
    소스, 게이트, 및 드레인을 갖는 제1 캐스코드 트랜지스터 - 상기 제1 캐스코드 트랜지스터의 드레인은 상기 제2 출력 구동기 트랜지스터의 게이트에 결합되어 있음 -,
    소스, 게이트, 및 드레인을 갖는 제2 캐스코드 트랜지스터 - 상기 제2 캐스코드 트랜지스터의 드레인은 상기 제1 출력 구동기 트랜지스터의 게이트에 결합되어 있음 -,
    소스, 게이트, 및 드레인을 갖는 제1 바이어스 트랜지스터 - 상기 제1 바이어스 트랜지스터의 게이트는 상기 제1 캐스코드 트랜지스터의 게이트에 결합되어 있음 -,
    소스, 게이트, 및 드레인을 갖는 제2 바이어스 트랜지스터 - 상기 제2 바이어스 트랜지스터의 게이트는 상기 제2 캐스코드 트랜지스터의 게이트에 결합되어 있고, 상기 제2 바이어스 트랜지스터의 드레인은 상기 제1 바이어스 트랜지스터의 게이트에 결합되어 있음 -,
    전류원에 결합된 공통 소스 노드, 입력 신호의 제1 극성 성분에 대한 제1 게 이트 노드, 상기 입력 신호의 제2 극성 성분에 대한 제2 게이트 노드, 제1 드레인 노드, 및 상기 제2 바이어스 트랜지스터의 드레인에 결합된 제2 드레인 노드를 갖는 차동 트랜지스터 쌍을 포함하는 전자 회로.
  16. 제15항에 있어서, 소스, 게이트, 및 드레인을 갖는 제3 캐스코드 트랜지스터 - 상기 제3 캐스코드 트랜지스터의 드레인은 상기 제1 출력 구동기 트랜지스터의 게이트에 결합되어 있음 -, 및
    소스, 게이트, 및 드레인을 갖는 제4 캐스코드 트랜지스터 - 상기 제4 캐스코드 트랜지스터의 드레인은 상기 제2 출력 구동기 트랜지스터의 게이트에 결합되어 있음 - 을 더 포함하는 전자 회로.
  17. 제16항에 있어서, 소스, 게이트, 및 드레인을 갖는 제3 바이어스 트랜지스터 - 상기 제3 바이어스 트랜지스터의 게이트는 상기 제3 캐스코드 트랜지스터의 게이트에 결합되어 있음 -, 및
    소스, 게이트, 및 드레인을 갖는 제4 바이어스 트랜지스터 - 상기 제4 바이어스 트랜지스터의 게이트는 상기 제4 캐스코드 트랜지스터의 게이트에 결합되어 있고, 상기 제4 바이어스 트랜지스터의 드레인은 상기 제3 바이어스 트랜지스터의 게이트에 결합되어 있음 - 를 더 포함하는 전자 회로.
  18. 제17항에 있어서, 상기 제1 출력 구동기 트랜지스터, 상기 제3 캐스코드 트 랜지스터, 상기 제4 캐스코드 트랜지스터, 상기 제3 바이어스 트랜지스터, 및 상기 제4 바이어스 트랜지스터는 NMOS 트랜지스터이고,
    상기 제2 출력 구동기 트랜지스터, 상기 제1 캐스코드 트랜지스터, 상기 제2 캐스코드 트랜지스터, 상기 제1 바이어스 트랜지스터, 및 상기 제2 바이어스 트랜지스터는 NMOS 트랜지스터인 것인 전자 회로.
  19. 제18항에 있어서, 상기 차동 트랜지스터 쌍은,
    소스, 게이트, 및 드레인을 갖는 제1 PMOS 입력 트랜지스터, 및
    소스, 게이트, 및 드레인을 갖는 제2 PMOS 입력 트랜지스터를 포함하며,
    상기 제1 PMOS 입력 트랜지스터의 소스 및 상기 제2 PMOS 입력 트랜지스터의 소스는 상기 공통 소스 노드에 결합되어 있고,
    상기 제1 PMOS 입력 트랜지스터의 게이트는 상기 제1 게이트 노드에 대응하며,
    상기 제2 PMOS 입력 트랜지스터의 게이트는 상기 제2 게이트 노드에 대응하고,
    상기 제1 PMOS 입력 트랜지스터의 드레인은 상기 제1 드레인 노드에 대응하며,
    상기 제2 PMOS 입력 트랜지스터의 드레인은 상기 제2 드레인 노드에 대응하는 것인 전자 회로.
  20. 제15항에 있어서, 상기 전자 회로는 연산 증폭기를 포함하고,
    상기 전자 회로는 상기 제1 출력 구동기 트랜지스터의 드레인에 결합되고 또 상기 제2 출력 구동기 트랜지스터의 드레인에 결합된 출력 노드를 더 포함하는 것인 전자 회로.
KR1020060119025A 2005-11-30 2006-11-29 저전압 저전력 ａ/ｂ급 출력단 KR101333421B1 (ko)

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