JP2812233B2 - 差動増幅回路 - Google Patents
差動増幅回路Info
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Description
【０００１】
【産業上の利用分野】本発明は差動増幅回路に関し、特
に同相帰還が施されたＣＭＯＳトランジスタ構成の差動
増幅回路に関するものである。
に同相帰還が施されたＣＭＯＳトランジスタ構成の差動
増幅回路に関するものである。
【０００２】
【従来の技術】従来のこの種の差動増幅回路の例が特開
昭６２−１４４４１２号公報に開示されており、その構
成を図４に示している。図４を参照すると、差動対トラ
ンジスタ２０，２１のゲート入力６５，６６には差動入
力信号が印加されており、この差動増幅回路の定電流が
トランジスタ２８により供給される。また、差動対トラ
ンジスタ２０，２１のドレインにはトランジスタ２６，
２７よりなる定電流源が設けられている。尚、端子７１
はバイアス入力端子である。
昭６２−１４４４１２号公報に開示されており、その構
成を図４に示している。図４を参照すると、差動対トラ
ンジスタ２０，２１のゲート入力６５，６６には差動入
力信号が印加されており、この差動増幅回路の定電流が
トランジスタ２８により供給される。また、差動対トラ
ンジスタ２０，２１のドレインにはトランジスタ２６，
２７よりなる定電流源が設けられている。尚、端子７１
はバイアス入力端子である。
【０００３】この差動対トランジスタ２０，２１による
差動出力はカスコード接続されたゲート接地型の一対の
トランジスタ２２，２５を介して出力端子６８，６９か
ら導出されている（ＶOP，ＶON）。尚、トランジスタ２
３，２４の各ゲートにはバイアス端子６７よりバイアス
が印加され、トランジスタ２３，トランジスタ４は定電
流動作を行うもので、差動対トランジスタ２０，２１の
能動負荷として作用する。
差動出力はカスコード接続されたゲート接地型の一対の
トランジスタ２２，２５を介して出力端子６８，６９か
ら導出されている（ＶOP，ＶON）。尚、トランジスタ２
３，２４の各ゲートにはバイアス端子６７よりバイアス
が印加され、トランジスタ２３，トランジスタ４は定電
流動作を行うもので、差動対トランジスタ２０，２１の
能動負荷として作用する。
【０００４】ゲート接地型トランジスタ２２，２５を設
けてワォールデッド型のカスコード増幅回路構成とする
ことにより、差動対トランジスタ２０，２１から負荷ト
ランジスタ２３，２４を見た出力インピーダンスを軽減
し（トランジスタ２３，２４のミラー効果による容量を
軽減し）、高速動作をなすと共に、利得の低下をも防止
するようになっている。
けてワォールデッド型のカスコード増幅回路構成とする
ことにより、差動対トランジスタ２０，２１から負荷ト
ランジスタ２３，２４を見た出力インピーダンスを軽減
し（トランジスタ２３，２４のミラー効果による容量を
軽減し）、高速動作をなすと共に、利得の低下をも防止
するようになっている。
【０００５】これ等トランジスタ２２〜２５による出力
回路と同一の構成をトランジスタ３４〜３６により形成
して、出力同相信号を検出するようになっており、差動
出力端子６８，６９に生じる出力同相信号は、相等しい
値を有する抵抗４２，４３の接続点に生成されることに
なる。
回路と同一の構成をトランジスタ３４〜３６により形成
して、出力同相信号を検出するようになっており、差動
出力端子６８，６９に生じる出力同相信号は、相等しい
値を有する抵抗４２，４３の接続点に生成されることに
なる。
【０００６】この出力同相信号はトランジスタ２９〜３
３により構成される誤差増幅回路の一入力（トランジス
タ３３のゲート）へ印加され、他入力（トランジスタ３
０のゲート端子７２）に供給されている基準同相信号Ｖ
COM と比較される。この比較結果である誤差信号は、ト
ランジスタ３１，３２によるカレントミラー負荷回路に
より電流／電圧変換されて、差動増幅回路の定電流トラ
ンジスタ２８のゲート制御入力となるのである。
３により構成される誤差増幅回路の一入力（トランジス
タ３３のゲート）へ印加され、他入力（トランジスタ３
０のゲート端子７２）に供給されている基準同相信号Ｖ
COM と比較される。この比較結果である誤差信号は、ト
ランジスタ３１，３２によるカレントミラー負荷回路に
より電流／電圧変換されて、差動増幅回路の定電流トラ
ンジスタ２８のゲート制御入力となるのである。
【０００７】こうして同相帰還ループが形成されてお
り、これにより、抵抗４２，４３の接続点の電位は基準
同相信号ＶCOM に固定され、結局、出力端子６８，６９
の出力同相信号も基準同相信号に一致することになる。
り、これにより、抵抗４２，４３の接続点の電位は基準
同相信号ＶCOM に固定され、結局、出力端子６８，６９
の出力同相信号も基準同相信号に一致することになる。
【０００８】
【発明が解決しようとする課題】この様な従来の同相帰
還回路では、出力同相信号を検出するのに、直接差動増
幅出力ＶOP，ＶON（６８，６９）を用いておらず、出力
回路（トランジスタ２２〜２４）とは別に同相信号検出
回路（トランジスタ３４〜３６）を設けているために、
これ等出力回路と同相信号検出回路との時間応答の差が
存在する過渡状態時や、各々の構成素子のバラツキが存
在する場合には、検出誤差が大きくなって、出力同相信
号が正しく基準同相信号に一致しないという欠点があ
る。
還回路では、出力同相信号を検出するのに、直接差動増
幅出力ＶOP，ＶON（６８，６９）を用いておらず、出力
回路（トランジスタ２２〜２４）とは別に同相信号検出
回路（トランジスタ３４〜３６）を設けているために、
これ等出力回路と同相信号検出回路との時間応答の差が
存在する過渡状態時や、各々の構成素子のバラツキが存
在する場合には、検出誤差が大きくなって、出力同相信
号が正しく基準同相信号に一致しないという欠点があ
る。
【０００９】本発明の目的は、正確に出力同相信号を基
準同相信号に一致させることができる差動増幅回路を提
供することである。
準同相信号に一致させることができる差動増幅回路を提
供することである。
【００１０】
【課題を解決するための手段】本発明による差動増幅回
路は、差動対を構成する一対の差動トランジスタと、こ
の差動トランジスタの負荷として動作する一対のソース
接地型負荷トランジスタと、基準同相入力信号がゲート
に供給されたソースフォロワトランジスタと、このソー
スフォロワ出力がゲート入力とされ一定電流で駆動され
るソース接地型トランジスタと、前記一対のソース接地
型負荷トランジスタから導出される差動出力をゲート入
力とする一対のソースフォロワトランジスタと、この一
対のソースフォロワトランジスタへ前記ソースフォロワ
トランジスタの駆動電流と等しい駆動電流を供給する手
段とを含み、前記一対のソースフォロワトランジスタの
ソースフォロワ出力から得られる同相信号を前記一対の
ソース接地型負荷トランジスタのゲート制御入力とし、
前記ソースフォロワトランジスタと前記一対のソース接
地型負荷トランジスタとの面積比を所定値に設定したこ
とを特徴としている。
路は、差動対を構成する一対の差動トランジスタと、こ
の差動トランジスタの負荷として動作する一対のソース
接地型負荷トランジスタと、基準同相入力信号がゲート
に供給されたソースフォロワトランジスタと、このソー
スフォロワ出力がゲート入力とされ一定電流で駆動され
るソース接地型トランジスタと、前記一対のソース接地
型負荷トランジスタから導出される差動出力をゲート入
力とする一対のソースフォロワトランジスタと、この一
対のソースフォロワトランジスタへ前記ソースフォロワ
トランジスタの駆動電流と等しい駆動電流を供給する手
段とを含み、前記一対のソースフォロワトランジスタの
ソースフォロワ出力から得られる同相信号を前記一対の
ソース接地型負荷トランジスタのゲート制御入力とし、
前記ソースフォロワトランジスタと前記一対のソース接
地型負荷トランジスタとの面積比を所定値に設定したこ
とを特徴としている。
【００１１】
【作用】差動増幅回路の出力部から直接に同相信号を検
出し、この出力部と同相検出部とにより帰還ループを形
成し、当該同相検出部も出力部も帰還ループに含まれる
様にして、素子のバラツキの影響がループ利得により圧
縮されることになって誤差が極力小に抑えられる。
出し、この出力部と同相検出部とにより帰還ループを形
成し、当該同相検出部も出力部も帰還ループに含まれる
様にして、素子のバラツキの影響がループ利得により圧
縮されることになって誤差が極力小に抑えられる。
【００１２】
【実施例】以下、図面を用いて本発明の実施例について
説明する。
説明する。
【００１３】図１は本発明の一実施例の回路図であり、
図４と同等部分は同一符号により示す。本実施例におい
ても、図４の従来例と同様にワォールデッド型のカスコ
ード差動増幅回路構成が採用されており、トランジスタ
２０〜２５が図４のトランジスタ２０〜２５と同等のも
のである。尚、図４におけるトランジスタ２６，２７，
２８は図１では定電流源５５，５７，５６と夫々示され
ている。
図４と同等部分は同一符号により示す。本実施例におい
ても、図４の従来例と同様にワォールデッド型のカスコ
ード差動増幅回路構成が採用されており、トランジスタ
２０〜２５が図４のトランジスタ２０〜２５と同等のも
のである。尚、図４におけるトランジスタ２６，２７，
２８は図１では定電流源５５，５７，５６と夫々示され
ている。
【００１４】一方、基準同相入力信号ＶCOM によりゲー
トバイアスされたソースフォロワトランジスタ１が設け
られており、このトランジスタ１のソースフォロワ出力
はソース接地型トランジスタ５のゲートへ印加されてい
る。このトランジスタ５は定電流源５０により一定ドレ
イン電流ＩBIASにより駆動されている。
トバイアスされたソースフォロワトランジスタ１が設け
られており、このトランジスタ１のソースフォロワ出力
はソース接地型トランジスタ５のゲートへ印加されてい
る。このトランジスタ５は定電流源５０により一定ドレ
イン電流ＩBIASにより駆動されている。
【００１５】また、トランジシタ１のソース電流（ドレ
イン電流でもあり、ＶCOM により定まる電流）はトラン
ジスタ２，３によるカレントミラー回路を介してトラン
ジスタ４のドレイン電流となっている。そしてこのトラ
ンジスタ４のゲートにはトランジスタ５のドレイン出力
が入力され、結果としてトランジスタ５→トランジスタ
４→トランジスタ３→トランジスタ２→トランジスタ５
により形成される帰還ループの働きにより定電流源５０
の電流ＩBIASがトランジスタ５に流れ、この電流に応じ
たゲート・ソース間電圧ＶGS5 が定まることになる。
イン電流でもあり、ＶCOM により定まる電流）はトラン
ジスタ２，３によるカレントミラー回路を介してトラン
ジスタ４のドレイン電流となっている。そしてこのトラ
ンジスタ４のゲートにはトランジスタ５のドレイン出力
が入力され、結果としてトランジスタ５→トランジスタ
４→トランジスタ３→トランジスタ２→トランジスタ５
により形成される帰還ループの働きにより定電流源５０
の電流ＩBIASがトランジスタ５に流れ、この電流に応じ
たゲート・ソース間電圧ＶGS5 が定まることになる。
【００１６】以上がバイアス回路を構成しており、この
バイアス回路により生成されたバイアス電源、すなわち
トランジスタ４に流れる電流と同一電流がトランジスタ
６，１０の各ドレインにも生成される。これ等トランジ
スタ６，１０の各ドレイン電流は、トランジスタ７，８
及びトランジスタ９，１０による各帰還ループの作用に
よりトランジスタ７，１１にも同一電流として流れるこ
とになる。
バイアス回路により生成されたバイアス電源、すなわち
トランジスタ４に流れる電流と同一電流がトランジスタ
６，１０の各ドレインにも生成される。これ等トランジ
スタ６，１０の各ドレイン電流は、トランジスタ７，８
及びトランジスタ９，１０による各帰還ループの作用に
よりトランジスタ７，１１にも同一電流として流れるこ
とになる。
【００１７】これ等トランジスタ７，１１の各ゲート６
１，６３には、差動増幅回路の差動出力ＶOP，ＶONがそ
れぞれ印加されており、トランジスタ７，１１のソース
フォロワ出力を、抵抗４０，４１により合成して導出す
るようになっている。この出力ＶC が差動増幅回路のソ
ース接地型の負荷トランジスタ２３，２４のゲートバイ
アスとなる様に帰還が施されている。
１，６３には、差動増幅回路の差動出力ＶOP，ＶONがそ
れぞれ印加されており、トランジスタ７，１１のソース
フォロワ出力を、抵抗４０，４１により合成して導出す
るようになっている。この出力ＶC が差動増幅回路のソ
ース接地型の負荷トランジスタ２３，２４のゲートバイ
アスとなる様に帰還が施されている。
【００１８】次に、この回路の動作の詳細について説明
する。バイアス回路には、トランジスタ５→トランジス
タ４→トランジスタ３→トランジスタ２→トランジスタ
５により帰還ループが形成されているから、このループ
の作用により定電流源５０の電流ＩBIASにて定まる電流
がトランジスタ５に流れ、この電流に応じてＶGS5 が定
まることは前述した通りである。
する。バイアス回路には、トランジスタ５→トランジス
タ４→トランジスタ３→トランジスタ２→トランジスタ
５により帰還ループが形成されているから、このループ
の作用により定電流源５０の電流ＩBIASにて定まる電流
がトランジスタ５に流れ、この電流に応じてＶGS5 が定
まることは前述した通りである。
【００１９】また、トランジスタ１のゲートには基準同
相入力信号ＶCOM がバイアスとして印加されているの
で、これまた上記ループの作用によりトランジスタ１の
ゲート・ソース間電圧ＶGS1 は（ＶCOM −ＶGS5 ）とな
る様に、トランジスタ１，２に電流が流れることにな
る。従って、カレントミラー回路のトランジスタ２，３
を同一サイズとすれば、トランジスタ４と１の電流は等
しくなる。
相入力信号ＶCOM がバイアスとして印加されているの
で、これまた上記ループの作用によりトランジスタ１の
ゲート・ソース間電圧ＶGS1 は（ＶCOM −ＶGS5 ）とな
る様に、トランジスタ１，２に電流が流れることにな
る。従って、カレントミラー回路のトランジスタ２，３
を同一サイズとすれば、トランジスタ４と１の電流は等
しくなる。
【００２０】すなわち、トランジスタ４の電流はＶCOM
とＶBIASとにより定まることになり、言い換えればトラ
ンジスタ４のゲートが接続される節点は低インピーダン
スとなる。従って、トランジスタ６，１０のゲートはト
ランジスタ４のＶGS4 により電圧駆動され、結果として
トランジスタ６，１０はトランジスタ４により定電流駆
動されることになる。
とＶBIASとにより定まることになり、言い換えればトラ
ンジスタ４のゲートが接続される節点は低インピーダン
スとなる。従って、トランジスタ６，１０のゲートはト
ランジスタ４のＶGS4 により電圧駆動され、結果として
トランジスタ６，１０はトランジスタ４により定電流駆
動されることになる。
【００２１】トランジスタ１と４とを流れる電流は等し
いので、トランジスタ４，６，１０のサイズを同一とす
れば、トランジスタ４，６，１０を流れる電流は全て等
しく同一となる。更に、トランジスタ８→トランジスタ
７→トランジスタ８の帰還ループの働きにより、トラン
ジスタ６に流れる電流はトランジスタ７へそのまま流れ
る。トランジスタ１１も同様である。
いので、トランジスタ４，６，１０のサイズを同一とす
れば、トランジスタ４，６，１０を流れる電流は全て等
しく同一となる。更に、トランジスタ８→トランジスタ
７→トランジスタ８の帰還ループの働きにより、トラン
ジスタ６に流れる電流はトランジスタ７へそのまま流れ
る。トランジスタ１１も同様である。
【００２２】従って、ＭＯＳトランジスタのＶGSとドレ
イン電流との関係から、同一のドレイン電流が流れるト
ランジスタ７，１１，１の全てのＶGSは等しくなり、よ
って、 ＶGS1 ＝ＶGS0 （＝ＶGS7 ＝ＶGS11） となる。
イン電流との関係から、同一のドレイン電流が流れるト
ランジスタ７，１１，１の全てのＶGSは等しくなり、よ
って、 ＶGS1 ＝ＶGS0 （＝ＶGS7 ＝ＶGS11） となる。
【００２３】抵抗４０と４１とを同一抵抗値とすると、
接続点６２の電位ＶC は、 ＶC ＝（ＶOP＋ＶON）／２−ＶGS0 ・・・（１） となる。（１）式の右辺の第１項は出力同相信号を表し
ているので、これをＶCOM ′とすると、 ＶC ＝ＶCOM ′−ＶGS0 ・・・（２） となる。
接続点６２の電位ＶC は、 ＶC ＝（ＶOP＋ＶON）／２−ＶGS0 ・・・（１） となる。（１）式の右辺の第１項は出力同相信号を表し
ているので、これをＶCOM ′とすると、 ＶC ＝ＶCOM ′−ＶGS0 ・・・（２） となる。
【００２４】一方、トランジスタ１〜トランジスタ５に
よるバイアス回路においては、 ＶCOM ＝ＶGS0 ＋ＶGS5 ・・・（３） なる関係が成立する。
よるバイアス回路においては、 ＶCOM ＝ＶGS0 ＋ＶGS5 ・・・（３） なる関係が成立する。
【００２５】また、差動増幅回路内のトランジスタ２
２，２５すなわちトランジスタ２３，２４のバイアス電
流を定電流源５５〜５７により所望に設定してこれをＩ
O とし、 ＩBIAS／ＩO ＝β5 ／β0 ・・・（４） に定める。
２，２５すなわちトランジスタ２３，２４のバイアス電
流を定電流源５５〜５７により所望に設定してこれをＩ
O とし、 ＩBIAS／ＩO ＝β5 ／β0 ・・・（４） に定める。
【００２６】尚、トランジスタ５，２３，２４のゲート
幅を各々Ｗ５，Ｗ２３，Ｗ２４とし、ゲート長をＬ５，
Ｌ２３，Ｌ２４とすると、 β5 ＝μｎＣOXＷ５／Ｌ５ ・・・（５） β0 ＝μｎＣOXＷ２３／Ｌ２３ ＝μｎＣOXＷ２４／Ｌ２４ ・・・（６） となる。但し、μｎは電子移動後、ＣOXは単位面積当た
りのゲート容量を示す。
幅を各々Ｗ５，Ｗ２３，Ｗ２４とし、ゲート長をＬ５，
Ｌ２３，Ｌ２４とすると、 β5 ＝μｎＣOXＷ５／Ｌ５ ・・・（５） β0 ＝μｎＣOXＷ２３／Ｌ２３ ＝μｎＣOXＷ２４／Ｌ２４ ・・・（６） となる。但し、μｎは電子移動後、ＣOXは単位面積当た
りのゲート容量を示す。
【００２７】また、トランジスタ５，２３，２４の閾値
をＶTNとすると、 ＩBIAS＝（１／２）β5 （ＶGS5 −ＶTN）2 ・・・（７） Ｉ0 ＝（１／２）β0 （ＶC −ＶTN）2 ・・・（８） となる。よって（７），（８）と（４）の各式より、 ＶC ＝ＶGS5 ・・・（９） の関係が得られる。
をＶTNとすると、 ＩBIAS＝（１／２）β5 （ＶGS5 −ＶTN）2 ・・・（７） Ｉ0 ＝（１／２）β0 （ＶC −ＶTN）2 ・・・（８） となる。よって（７），（８）と（４）の各式より、 ＶC ＝ＶGS5 ・・・（９） の関係が得られる。
【００２８】結局、（２）と（９）式より、 ＶCOM ′＝ＶGS0 ＋ＶGS5 ＝ＶCOM ・・・（１０） となり、差動増幅回路の出力同相信号は基準同相入力信
号に一致することが分かる。
号に一致することが分かる。
【００２９】図２は本発明の他の実施例の回路図であ
り、図１と同等部分は同一符号により示す。本例では、
図１の回路において、トランジスタ８，９の各ゲートと
トランジスタ７，トランジスタ１１の各ドレインとの間
に、レベルシフト作用を有するトランジスタ１２，１３
を付加したものである。トランジスタ１２，１３の各ゲ
ートには端子６４より一定バイアスを供給しておき、飽
和領域で動作させる様にしている。他の構成は図１のそ
れと同一となっている。この様に、レベルシフト用トラ
ンジスタ１２，１３を用いることにより、トランジスタ
７，トランジスタ１１のドレイン電圧を上昇させて、回
路の低電圧源動作を可能としている。
り、図１と同等部分は同一符号により示す。本例では、
図１の回路において、トランジスタ８，９の各ゲートと
トランジスタ７，トランジスタ１１の各ドレインとの間
に、レベルシフト作用を有するトランジスタ１２，１３
を付加したものである。トランジスタ１２，１３の各ゲ
ートには端子６４より一定バイアスを供給しておき、飽
和領域で動作させる様にしている。他の構成は図１のそ
れと同一となっている。この様に、レベルシフト用トラ
ンジスタ１２，１３を用いることにより、トランジスタ
７，トランジスタ１１のドレイン電圧を上昇させて、回
路の低電圧源動作を可能としている。
【００３０】更に詳しく述べると、トランジスタ７と１
１のゲート端子には、制御する差動増幅回路の差動出力
ＶOP，ＶONが直接入力されている。従って、同相帰還回
路の許容入力範囲はトランジスタ７と１１が飽和領域で
動作できる範囲で決まることになる。当然トランジスタ
７と１１のドレイン電位が高いほど、許容入力範囲は大
きくなる。逆に言えば、許容入力範囲が同じだとすれ
ば、ドレイン電位が高いほど電源電圧が下げられること
を意味する。
１のゲート端子には、制御する差動増幅回路の差動出力
ＶOP，ＶONが直接入力されている。従って、同相帰還回
路の許容入力範囲はトランジスタ７と１１が飽和領域で
動作できる範囲で決まることになる。当然トランジスタ
７と１１のドレイン電位が高いほど、許容入力範囲は大
きくなる。逆に言えば、許容入力範囲が同じだとすれ
ば、ドレイン電位が高いほど電源電圧が下げられること
を意味する。
【００３１】図１と図２の回路のトランジスタ７と１１
のドレイン電位を調べると、図１の回路ではＶDD−ＶGS
8 （ＶGS9 ）となり、図２の回路ではＶDD−ＶGS8 （Ｖ
GS9）＋ＶDsat12（ＶDsat13）で、更にＶDD−ＶDsat（1
0）に等しい。
のドレイン電位を調べると、図１の回路ではＶDD−ＶGS
8 （ＶGS9 ）となり、図２の回路ではＶDD−ＶGS8 （Ｖ
GS9）＋ＶDsat12（ＶDsat13）で、更にＶDD−ＶDsat（1
0）に等しい。
【００３２】ここで、ＶDsat＝ＶGS−ＶT であり、飽和
電圧と呼ばれ、ＶT （閾値）が０．４〜１Ｖに対し、Ｖ
Dsatは０．３Ｖ程度である。従って、図２の回路の方
が、図１の回路よりＶGS8 （ＶGS9 ）−ＶDsat6 （ＶDs
at10）、即ち０．４〜１Ｖ程度、最低動作電圧が低いと
言える。
電圧と呼ばれ、ＶT （閾値）が０．４〜１Ｖに対し、Ｖ
Dsatは０．３Ｖ程度である。従って、図２の回路の方
が、図１の回路よりＶGS8 （ＶGS9 ）−ＶDsat6 （ＶDs
at10）、即ち０．４〜１Ｖ程度、最低動作電圧が低いと
言える。
【００３３】次に、図２の回路の最低動作電圧を求めて
みる。簡単のために、全てのトランジスタのＶGSを１
Ｖ，ＶDsatを０．５Ｖとする。定電流電源回路も当然、
トランジスタ回路で構成されるので、電流源の端子間電
圧の最小値はＶDsat，即ち０．５Ｖとなり、従って入力
端子６１，６３に印加できる最小値はトランジスタ７
（１１）のゲート・ソース間電圧と電流源５１（５２）
の最低動作電圧ＶDsatの和で１．５Ｖとなる。
みる。簡単のために、全てのトランジスタのＶGSを１
Ｖ，ＶDsatを０．５Ｖとする。定電流電源回路も当然、
トランジスタ回路で構成されるので、電流源の端子間電
圧の最小値はＶDsat，即ち０．５Ｖとなり、従って入力
端子６１，６３に印加できる最小値はトランジスタ７
（１１）のゲート・ソース間電圧と電流源５１（５２）
の最低動作電圧ＶDsatの和で１．５Ｖとなる。
【００３４】従って、今、許容入力範囲が１ＶP-P とす
ると、入力端子６１，６３の入力電位の最大値は２．５
Ｖとなる。この時のトランジスタ７（１１）のドレイン
・ソース間電圧をＶDsatとすると、トランジスタ７（１
１）のドレイン電位は２Ｖ、トランジスタ６（１０）の
ドレイン・ソース間電圧もＶDsatとすれば、結局電源電
圧の最低電圧は２．５Ｖとなる。一方、図１の回路で
は、同様の議論から３．０Ｖとなる。
ると、入力端子６１，６３の入力電位の最大値は２．５
Ｖとなる。この時のトランジスタ７（１１）のドレイン
・ソース間電圧をＶDsatとすると、トランジスタ７（１
１）のドレイン電位は２Ｖ、トランジスタ６（１０）の
ドレイン・ソース間電圧もＶDsatとすれば、結局電源電
圧の最低電圧は２．５Ｖとなる。一方、図１の回路で
は、同様の議論から３．０Ｖとなる。
【００３５】図３は本発明の別の実施例の回路図であ
り、差動増幅回路として図１のフォールデッド型のカス
コード増幅回路の代わりに、一般の２段構成の差動増幅
回路を用いたものである。図３において、図１と同等部
分は同一符号により示す。
り、差動増幅回路として図１のフォールデッド型のカス
コード増幅回路の代わりに、一般の２段構成の差動増幅
回路を用いたものである。図３において、図１と同等部
分は同一符号により示す。
【００３６】即ち、差動対トランジスタ２０，２１のド
レイン負荷となるＰチャンネルトランジスタ２６，２７
のゲートへ同相帰還出力ＶC を印加するようにしてい
る。この同相帰還出力ＶC を印加すべきトランジスタ素
子が図１の例のＮチャンネルの代わりにＰチャンネルと
なるものであるから、バイアス回路及び、同相検出回路
の各トランジスタ素子も全て図１とは逆導型とする必要
があり、よって図１の各符号に対して添字ａを付して示
している。
レイン負荷となるＰチャンネルトランジスタ２６，２７
のゲートへ同相帰還出力ＶC を印加するようにしてい
る。この同相帰還出力ＶC を印加すべきトランジスタ素
子が図１の例のＮチャンネルの代わりにＰチャンネルと
なるものであるから、バイアス回路及び、同相検出回路
の各トランジスタ素子も全て図１とは逆導型とする必要
があり、よって図１の各符号に対して添字ａを付して示
している。
【００３７】尚、図２の回路にも図３の一般の差動増幅
回路を適用することができることは明らかである。
回路を適用することができることは明らかである。
【００３８】
【発明の効果】以上述べた如く、本発明によれば、差動
増幅回路の差動出力において直接に同相信号を検出して
おり、またこの検出回路が差動増幅回路の出力回路（フ
ォールデッド・カスコード部分）とによる帰還ループに
含まれるために、素子のバラツキの影響がループ利得に
より圧縮されることになり、基準同相入力信号と出力同
相信号とのずれがなくなるという効果がある。
増幅回路の差動出力において直接に同相信号を検出して
おり、またこの検出回路が差動増幅回路の出力回路（フ
ォールデッド・カスコード部分）とによる帰還ループに
含まれるために、素子のバラツキの影響がループ利得に
より圧縮されることになり、基準同相入力信号と出力同
相信号とのずれがなくなるという効果がある。
【００３９】また、同相帰還回路と差動増幅回路とで構
成される帰還ループの位相シフトは、略１段増幅回路と
等価であるので、位相補償は簡単になるものである。
成される帰還ループの位相シフトは、略１段増幅回路と
等価であるので、位相補償は簡単になるものである。
【図１】本発明の一実施例の回路図である。
【図２】本発明の他の実施例の回路図である。
【図３】本発明の別の実施例の回路図である。
【図４】従来の同相帰還を有する差動増幅回路の例を示
す図である。
す図である。
１，７，１１ ソースフォロワトランジスタ ２，３ カレントミラートランジスタ ４〜６，１０，２３，２４ ソース接地トランジスタ ２０，２１ 差動対トランジスタ ２２，２５ ゲート接地トランジスタ ４０，４１ 抵抗 ５０〜５２，５５〜５７ 定電流源
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03F 3/45
Claims (4)
- 【請求項１】 差動対を構成する一対の差動トランジス
タ（２０，２１）と、この差動トランジスタの負荷とし
て動作する一対のソース接地型負荷トランジスタ（２
３，２４）と、基準同相入力信号がゲートに供給された
ソースフォロワトランジスタ（１）と、このソースフォ
ロワ出力がゲート入力とされ一定電流で駆動されるソー
ス接地型トランジスタ（５）と、前記一対のソース接地
型負荷トランジスタから導出される差動出力をゲート入
力とする一対のソースフォロワトランジスタ（７，１
１）と、この一対のソースフォロワトランジスタへ前記
ソースフォロワトランジスタ（１）の駆動電流と等しい
駆動電流を供給する手段とを含み、前記一対のソースフ
ォロワトランジスタのソースフォロワ出力から得られる
同相信号を前記一対のソース接地型負荷トランジスタの
ゲート制御入力とし、前記ソースフォロワトランジスタ
（５）と前記一対のソース接地型負荷トランジスタとの
面積比を所定値に設定したことを特徴とする差動増幅回
路。 - 【請求項２】 前記面積比は、前記ソースフォロワトラ
ンジスタ（５）に供給される前記一定電流と前記一対の
ソース接地型負荷トランジスタに供給されるドレイン電
流との比に等しいことを特徴とする請求項１記載の差動
増幅回路。 - 【請求項３】 前記差動対トランジスタと前記負荷トラ
ンジスタとの間にはゲート接地型トランジスタが挿入さ
れて、カスコード増幅回路構成とされていることを特徴
とする請求項１または２記載の差動増幅回路。 - 【請求項４】 前記一対のソースフォロワトランジスタ
の各ドレイン電位をレベルシフトするレベルシフト手段
を更に含むことを特徴とする請求項１〜３いずれか記載
の差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7032745A JP2812233B2 (ja) | 1995-02-22 | 1995-02-22 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7032745A JP2812233B2 (ja) | 1995-02-22 | 1995-02-22 | 差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08228115A JPH08228115A (ja) | 1996-09-03 |
| JP2812233B2 true JP2812233B2 (ja) | 1998-10-22 |
Family
ID=12367388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7032745A Expired - Fee Related JP2812233B2 (ja) | 1995-02-22 | 1995-02-22 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2812233B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100477498C (zh) * | 2005-07-29 | 2009-04-08 | 美国博通公司 | 电流控制cmos宽带数据放大器或均衡器电路 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008141356A (ja) * | 2006-11-30 | 2008-06-19 | Sanyo Electric Co Ltd | 差動増幅回路 |
| JP4773991B2 (ja) | 2007-02-16 | 2011-09-14 | 富士通株式会社 | ソースフォロア回路及び半導体装置 |
-
1995
- 1995-02-22 JP JP7032745A patent/JP2812233B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100477498C (zh) * | 2005-07-29 | 2009-04-08 | 美国博通公司 | 电流控制cmos宽带数据放大器或均衡器电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08228115A (ja) | 1996-09-03 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |