JP5606345B2

JP5606345B2 - 出力回路

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Publication number: JP5606345B2
Application number: JP2011013325A
Authority: JP
Inventors: 勉冨岡
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 2011-01-25
Filing date: 2011-01-25
Publication date: 2014-10-15
Anticipated expiration: 2031-01-25
Also published as: CN102624340B; CN102624340A; KR20120086257A; US20120188019A1; US8547175B2; TWI525986B; JP2012156717A; TW201246780A; KR101783490B1

Description

本発明は、出力回路に関する。

従来の出力回路について説明する。図６は、従来の出力回路を示す回路図である。
入力信号電圧が、入力端子ＩＮに与えられると、ＰＭＯＳトランジスタ５０を介してドレイン電流へと変換される。このドレイン電流は、出力端子ＯＵＴにおける出力インピーダンスによって出力電圧に変換される。また、入力信号電圧は、ＰＭＯＳトランジスタ５１を介してドレイン電流へと変換される。このドレイン電流と定電流源５６が流す電流との差分が、ＰＭＯＳトランジスタ５２のドレイン電流として流れる。このドレイン電流は、ＰＭＯＳトランジスタ５２及び５３により構成されるカレントミラー回路と、ＮＭＯＳトランジスタ５４及び５５により構成されるカレントミラー回路とを介して、ＮＭＯＳトランジスタ５５のドレイン電流となる。このドレイン電流は、出力端子ＯＵＴにおける出力インピーダンスによって出力電圧に変換される。このようにして、入力信号電圧は、出力端子ＯＵＴに接続されたＰＭＯＳトランジスタ５０及びＮＭＯＳトランジスタ５５の両方で増幅されて出力端子ＯＵＴに現れる。この回路は、出力ＰＭＯＳトランジスタのみによって増幅されるＡ級出力回路構成、または出力ＮＭＯＳトランジスタのみによって増幅されるＡ級出力回路構成に比べて効率が良く、増幅度が高くなる。（例えば、特許文献１参照）。

特開平０８−８６５４号公報（図２）

従来の出力回路は、大きなソース電流を得られるのに対して、ＮＭＯＳトランジスタ５４が飽和結線されているため、ＮＭＯＳトランジスタ５５のゲート電圧がＮＭＯＳトランジスタ５４のしきい値電圧程度のレベルまでしか上昇できない。よって、ＮＭＯＳトランジスタ５５において、大きなゲート・ソース間電圧が得られないため、大きなシンク電流が流れず、出力電流が不足することがあるという、課題があった。

本発明は、上記課題を鑑みてなされ、十分な出力電流を流すことができる出力回路を提供する。

本発明は、上記課題を解決するため、以下のような構成の出力回路とした。
ソースが第一電源端子に接続される第一の第一導電型ＭＯＳトランジスタと、ゲートが前記第一の第一導電型ＭＯＳトランジスタのゲートに接続され、ソースが前記第一電源端子に接続される第二の第一導電型ＭＯＳトランジスタと、一方の端子が前記第二の第一導電型ＭＯＳトランジスタのドレインに接続され、他方の端子が第二電源端子に接続される第一電流源と、入力端子及び出力端子を有し、入力端子が前記第一電流源の一方の端子に接続され、前記第一電流源を流れる電流と、前記第二の第一導電型ＭＯＳトランジスタのドレイン電流との差分の電流が入力端子に入力される、第三及び第四の第一導電型ＭＯＳトランジスタからなる第一カレントミラー回路と、ゲート及びドレインが前記第一カレントミラー回路の出力端子に接続される第一の第二導電型ＭＯＳトランジスタと、一方の端子が前記第一の第二導電型ＭＯＳトランジスタのソースに接続され、他方の端子が前記第二電源端子に接続される第二電流源と、他方の端子が前記第一電源端子に接続される第三電流源と、ゲートが前記第三電流源の他方の端子に接続され、ソースが前記第二電流源の一方の端子に接続され、ドレインが前記第一電源端子に接続される第二の第二導電型ＭＯＳトランジスタと、ゲート及びドレインが前記第三電流源の一方の端子に接続され、ソースが前記第二電源端子に接続される第三の第二導電型ＭＯＳトランジスタと、ゲートが前記第一の第二導電型ＭＯＳトランジスタのドレインに接続され、ソースが前記第二電源端子に接続され、ドレインが前記第一の第一導電型ＭＯＳトランジスタのドレインに接続される第四の第二導電型ＭＯＳトランジスタを備えることを特徴とする出力回路。

上述のように構成された本発明の出力回路では、第四の第一導電型ＭＯＳトランジスタのドレイン電流が、第三電流源の流す電流よりも大きい場合、第四の第二導電型ＭＯＳトランジスタのゲート電圧が、第一電源端子の電圧付近のレベルとなる。従って、本発明の出力回路は、従来の出力回路と比較して、十分な出力電流を流すことができる、と言う効果がある。

本実施形態の出力回路を示す回路図である。本実施形態の出力回路の他の例を示す回路図である。本実施形態の出力回路の他の例を示す回路図である。本実施形態の出力回路の他の例を示す回路図である。本実施形態の出力回路を用いた演算増幅器を示す回路図である。従来の出力回路を示す回路図である。

以下、本発明の実施形態を、図面を参照して説明する。
まず、出力回路の構成について説明する。図１は、本実施形態の出力回路を示す回路図である。
本実施形態の出力回路は、ＰＭＯＳトランジスタ１０〜１３と、ＮＭＯＳトランジスタ１４〜１７と、定電流源１８〜２０を備える。

ＰＭＯＳトランジスタ１０のゲートは入力端子ＩＮに接続され、ソースは電源端子に接続され、ドレインは出力端子ＯＵＴに接続される。ＰＭＯＳトランジスタ１１のゲートは入力端子ＩＮに接続され、ソースは電源端子に接続され、ドレインはＰＭＯＳトランジスタ１２のゲート及びドレイン、及び定電流源１８の一方の端子に接続される。定電流源１８の他方の端子は接地端子に接続される。ＰＭＯＳトランジスタ１２のソースは電源端子に接続される。ＰＭＯＳトランジスタ１３のゲートはＰＭＯＳトランジスタ１２のゲートに接続され、ソースは電源端子に接続され、ドレインはＮＭＯＳトランジスタ１４のゲート及びドレインに接続される。尚、ＰＭＯＳトランジスタ１２及び１３はカレントミラー回路を構成する。ＮＭＯＳトランジスタ１４のソースは定電流源１９の一方の端子、及びＮＭＯＳトランジスタ１５のソースに接続される。定電流源１９の他方の端子は接地端子に接続される。ＮＭＯＳトランジスタ１５のドレインは電源端子に接続され、ゲートはＮＭＯＳトランジスタ１６のゲート及びドレイン及び定電流源２０の一方の端子に接続される。定電流源２０の他方の端子は電源端子に接続される。ＮＭＯＳトランジスタ１６のソースは接地端子に接続される。ＮＭＯＳトランジスタ１７のゲートはＮＭＯＳトランジスタ１４のゲートに接続され、ソースは接地端子に接続され、ドレインは出力端子ＯＵＴに接続される。

次に、出力回路の動作について説明する。
入力信号電圧が、入力端子ＩＮに与えられると、ＰＭＯＳトランジスタ１０を介してドレイン電流へと変換される。このドレイン電流は、出力端子ＯＵＴにおける出力インピーダンスによって出力電圧に変換される。また、入力信号電圧は、ＰＭＯＳトランジスタ１１を介してドレイン電流へと変換される。このドレイン電流と定電流源１８が流す電流との差分が、ＰＭＯＳトランジスタ１２のドレイン電流として流れる。このドレイン電流は、ＰＭＯＳトランジスタ１２とカレントミラー回路を構成するＰＭＯＳトランジスタ１３のドレイン電流に、ミラー比に従ってコピーされ、飽和結線されたＮＭＯＳトランジスタ１４を介して、定電流源１９に流れ込む。このとき、定電流源１９が流す電流とＰＭＯＳトランジスタ１３のドレイン電流との差分が、ＮＭＯＳトランジスタ１５のドレイン電流として流れる。ここで、ＮＭＯＳトランジスタ１５のゲート電圧は、定電流源２０が流す電流が飽和結線されたＮＭＯＳトランジスタ１６に流れ込むことで発生する定電圧である。そのため、ＮＭＯＳトランジスタ１５のドレイン電流が変化すると、その変化分に応じてＮＭＯＳトランジスタ１５のソース電圧が変化し、ＮＭＯＳトランジスタ１５のソースと接続されているＮＭＯＳトランジスタ１４のソース電圧も同様に変化する。ＮＭＯＳトランジスタ１４のゲート・ソース間電圧は、ＰＭＯＳトランジスタ１３が流すドレイン電流によって定められている。よって、ＮＭＯＳトランジスタ１４のソース電圧が変化した分、ＮＭＯＳトランジスタ１４のゲート電圧も変化する。このゲート電圧の変化が、ＮＭＯＳトランジスタ１７を介してドレイン電流へと変換される。このドレイン電流は、出力端子ＯＵＴにおける出力インピーダンスによって出力電圧に変換される。

次に、ＮＭＯＳトランジスタ１７のゲート・ソース間電圧が大きくなり、大きなシンク電流が流れることについて説明する。
以下、入力端子ＩＮに接続される前段の回路が、接地端子電圧から電源端子電圧までの範囲の信号電圧を発生できると仮定する。

入力端子ＩＮに与えられる入力信号電圧が電源端子電圧付近である場合、ＰＭＯＳトランジスタ１１のゲート・ソース間電圧はしきい値電圧よりも小さくなり、ドレイン電流がほとんど流れなくなる。そのため、定電流源１８の流す電流のほとんどが、ＰＭＯＳトランジスタ１２のドレイン電流として流れる。このとき、飽和結線されたＮＭＯＳトランジスタ１４のゲート電圧及びソース電圧が上昇して、ＰＭＯＳトランジスタ１３は非飽和領域で動作し、ＰＭＯＳトランジスタ１３は定電流源１９の流す電流とほぼ等しいドレイン電流を流す。ＮＭＯＳトランジスタ１４のゲート電圧は電源端子電圧付近まで上昇しており、ＮＭＯＳトランジスタ１４のゲートと接続しているＮＭＯＳトランジスタ１７のゲート電圧も電源端子電圧付近まで上昇する。このため、ＮＭＯＳトランジスタ１７のゲート・ソース間電圧は大きくなり、大きなドレイン電流が流れる。

また、入力端子ＩＮに与えられる入力信号電圧が電源端子電圧付近である場合、ＰＭＯＳトランジスタ１０のゲート・ソース間電圧はしきい値電圧よりも小さくなり、ドレイン電流がほとんど流れなくなる。
したがって、この回路は大きなシンク電流が流れる。

次に、ＮＭＯＳトランジスタ１７のゲート・ソース間電圧がしきい値電圧より小さくなり、大きなソース電流が流れることについて説明する。

入力端子ＩＮに与えられる入力信号電圧が接地端子電圧付近である場合、ＰＭＯＳトランジスタ１１のゲート・ソース間電圧は大きくなる。このとき、定電流源１８が流す電流のほとんどが、ＰＭＯＳトランジスタ１１のドレイン電流として流れる。そのため、ＰＭＯＳトランジスタ１２のドレイン電流が流れなくなり、カレントミラー回路を構成するＰＭＯＳトランジスタの１３のドレイン電流も流れなくなる。そうなると、定電流源１９の電流のほとんどがＮＭＯＳトランジスタ１５のドレイン電流として流れ、ＮＭＯＳトランジスタ１５のゲート・ソース間電圧が大きくなる。ＮＭＯＳトランジスタ１５のゲート電圧は定電圧であるため、ゲート・ソース間電圧が大きくなるために、ＮＭＯＳトランジスタ１５のソース電圧が接地端子電圧付近まで下降する。また、ＮＭＯＳトランジスタ１５のソースと接続されているＮＭＯＳトランジスタ１４のソース電圧も、同様に接地端子電圧付近まで下降する。飽和結線されたＮＭＯＳトランジスタ１４のゲート・ソース間電圧は、ＰＭＯＳトランジスタ１３が流すドレイン電流によって定められているため、ＮＭＯＳトランジスタ１４のゲート電圧が、ＮＭＯＳトランジスタ１４のソース電圧に追従し、接地端子電圧付近まで下降する。ＮＭＯＳトランジスタ１４のゲートと接続しているＮＭＯＳトランジスタ１７のゲート電圧も接地端子電圧付近まで下降する。このため、ＮＭＯＳトランジスタ１７のゲート・ソース間電圧はしきい値電圧よりも小さくなり、ドレイン電流がほとんど流れなくなる。

また、入力端子ＩＮに与えられる入力信号電圧が接地端子電圧付近である場合、ＰＭＯＳトランジスタ１０のゲート・ソース間電圧は大きくなり、大きなドレイン電流が流れる。
したがって、この回路は大きなソース電流が流れる。
次に、アイドリング状態における回路動作について説明する。

ＮＭＯＳトランジスタ１４のゲート・ソース間電圧をＶＧＳ１４、ＮＭＯＳトランジスタ１５のゲート・ソース間電圧をＶＧＳ１５、ＮＭＯＳトランジスタ１６のゲート・ソース間電圧をＶＧＳ１６、ＮＭＯＳトランジスタ１７のゲート・ソース間電圧をＶＧＳ１７とすると、
ＶＧＳ１７＝ＶＧＳ１６−ＶＧＳ１５＋ＶＧＳ１４・・・（１）
が成立する。ここで、ＮＭＯＳトランジスタ１４及び１５のアスペクト比が等しく、ＮＭＯＳトランジスタ１４及び１５のドレイン電流に定電流源１９が流す電流の半分が流れるように回路設計されると、式（１）は、
ＶＧＳ１７＝ＶＧＳ１６・・・（２）
となる。式（２）は、ＮＭＯＳトランジスタ１６及び１７が、カレントミラー回路と同様の関係にあることを示している。ＮＭＯＳトランジスタ１６のアスペクト比をＫ１６、ＮＭＯＳトランジスタ１７のアスペクト比をＫ１７、ＮＭＯＳトランジスタ１７のドレイン電流をＩ１７、定電流源２０の電流をＩ２０とすると、
Ｉ１７＝（Ｋ１７／Ｋ１６）・Ｉ２０・・・（３）
が成立する。式（３）は、定電流源２０が流す電流とＮＭＯＳトランジスタ１６及び１７のアスペクト比とが適切に設計されることにより、ＮＭＯＳトランジスタ１７のドレイン電流を小さな電流にできることを示している。ＰＭＯＳトランジスタ１０のドレイン電流についても、このドレイン電流がＮＭＯＳトランジスタ１７のドレイン電流と等しくなるように、ＰＭＯＳトランジスタ１０のゲート電圧が与えられれば、アイドリング電流が小さくなる。

上述のように構成した出力回路は、大きなシンク電流及び大きなソース電流を流し、かつ、アイドリング状態での消費電流が小さなＡＢ級出力回路である。また、ＰＭＯＳトランジスタ１０及びＮＭＯＳトランジスタ１７のドレイン電流以外の消費電流は、定電流源１８〜２０によって決定をされるため、入力信号電圧によらない。

図５の回路は、本実施形態の出力回路と入力差動増幅段を組み合わせた、２段からなる演算増幅器である。入力作動増幅段は、ＮＭＯＳトランジスタ４０及び４１、ＰＭＯＳトランジスタ４２及び４３、定電流源４４により構成される。この演算増幅器において、ＮＭＯＳトランジスタ４０及び４１のゲートに与えられた入力信号電圧は、増幅されて、本実施形態の出力回路の出力端子ＯＵＴより出力される。

［変形例１］図２は、本実施形態の出力回路の他の例を示す回路図である。図１の回路と比較すると、ディプレッション型ＮＭＯＳトランジスタ２１及び２２が追加されている。ディプレッション型ＮＭＯＳトランジスタ２１のゲートは接地端子に接続され、ソースは定電流源１８に接続され、ドレインはＰＭＯＳトランジスタ１１及びＰＭＯＳトランジスタ１２のドレインに接続される。また、ディプレッション型ＮＭＯＳトランジスタ２２のゲートは接地端子に接続され、ソースはＮＭＯＳトランジスタ１５のドレインに接続され、ドレインは電源端子に接続されている。

ここで、定電流源１８はＮＭＯＳトランジスタで構成されているとする。このような回路構成において、電源端子電圧が変動し、それに追従してＰＭＯＳトランジスタ１１及び１２のドレイン電圧が変動した場合を考える。このとき、ディプレッション型ＮＭＯＳトランジスタ２１及び２２がカスコード回路の役割を果たすため、定電流源１８を構成するＮＭＯＳトランジスタのドレインの電圧及びＮＭＯＳトランジスタ１５のドレイン電圧は変動しにくい。そのため、定電流源１８及びＮＭＯＳトランジスタ１５は、チャネル長変調効果の影響を受けにくくなる。

［変形例２］図３は、本実施形態の出力回路の他の例を示す回路図である。図１の回路と比較すると、インピーダンス素子２３及び２４が追加されている。インピーダンス素子２３は、一方の端子がＰＭＯＳトランジスタ１３のドレイン及びＮＭＯＳトランジスタ１４のゲートに接続され、他方の端子がＮＭＯＳトランジスタ１４のドレイン及びＮＭＯＳトランジスタ１７のゲートに接続されている。インピーダンス素子２４は、一方の端子が定電流源２０の一方の端子及びＮＭＯＳトランジスタ１５のゲートに接続され、他方の端子がＮＭＯＳトランジスタ１６のゲート及びドレインに接続されている。ここで、定電流源１９はＮＭＯＳトランジスタで構成されていると仮定し、一方の端子がドレインであるとする。

このような回路構成において、定電流源１９の電圧降下Ｖ１９は、インピーダンス素子２３の電圧降下をＶ２３とすると、以下のように表される。

Ｖ１９＝ＶＧＳ１７＋Ｖ２３−ＶＧＳ１４・・・（４）
ここで、ＶＧＳ１４とＶＧＳ１７とが等しく設計されると、式（４）は、
Ｖ１９＝Ｖ２３・・・（５）
となり、式（５）は、定電流源１９の一方の端子の電圧が、インピーダンス素子２３の電圧降下と一致することを示している。そのため、インピーダンス素子２３の電圧降下が大きく設計されれば、定電流源１９は飽和領域で動作する。

また、ＮＭＯＳトランジスタ１７のゲート・ソース間電圧に関しては、インピーダンス素子２４の電圧降下をＶ２４とすると、以下のように表される。
ＶＧＳ１７＝ＶＧＳ１６＋Ｖ２４−ＶＧＳ１５＋ＶＧＳ１４−Ｖ２３・・・（６）
ここで、ＮＭＯＳトランジスタ１４及び１５のアスペクト比が等しく、ＮＭＯＳトランジスタ１４及び１５のドレイン電流に定電流源１９が流す電流の半分が流れるように回路設計され、さらに、インピーダンス素子２３及び２４の電圧降下が等しく設計されると、式（６）は、
ＶＧＳ１７＝ＶＧＳ１６・・・（７）
となる。式（７）は、式（２）と同様の関係であるため、式（３）の関係が成立する。したがって、図３の回路は、図１の回路と同様にアイドリング電流が小さい。

［変形例３］図４は、本実施形態の出力回路の他の例を示す回路図である。図１の回路と比較すると、ＰＭＯＳトランジスタ２５が追加されている。ＰＭＯＳトランジスタ２５は、ゲートが定電流源１８の一方の端子及びＰＭＯＳトランジスタ１１のドレイン及びＰＭＯＳトランジスタ１２のゲート及びドレイン及びＰＭＯＳトランジスタ１３のゲートに接続され、ソースは電源端子に接続され、ドレインは定電流源２０の一方の端子及びＮＭＯＳトランジスタ１５のゲート及びＮＭＯＳトランジスタ１６のゲート及びドレインに接続される。ＰＭＯＳトランジスタ１２及び２５はカレントミラー回路を構成し、ＰＭＯＳトランジスタ１２のドレイン電流はミラー比に従ってコピーされ、ＰＭＯＳトランジスタ２５のドレイン電流となる。ＰＭＯＳトランジスタ２５のドレイン電流は、定電流源２０が流す電流に加算されて飽和結線されたＮＭＯＳトランジスタ１６に流れ込む。そのため、入力信号電圧が入力端子ＩＮに与えられた場合、ＰＭＯＳトランジスタ２５のドレイン電流の変化に応じてＮＭＯＳトランジスタ１６のゲート電圧が変化し、これに追従してＮＭＯＳトランジスタ１５のソース電圧が変化する。このとき、ＮＭＯＳトランジスタ１５のソース電圧の変化は、上述のＮＭＯＳトランジスタ１７のゲート電圧の変化と同方向であるため、ＮＭＯＳトランジスタ１７のゲート・ソース間電圧の変化をより大きくする。これにより、より大きなシンク電流及びソース電流が流れる。

１８、１９、２０、４４定電流源
２１、２２カスコード回路
２３、２４インピーダンス素子

Claims

入力端子に入力された信号を増幅して出力端子から出力する出力回路であって、
ゲートが前記入力端子に接続され、ソースが第一電源端子に接続され、ドレインが前記出力端子に接続される第一の第一導電型ＭＯＳトランジスタと、
ゲートが前記入力端子に接続され、ソースが前記第一電源端子に接続される第二の第一導電型ＭＯＳトランジスタと、
一方の端子が前記第二の第一導電型ＭＯＳトランジスタのドレインに接続され、他方の端子が第二電源端子に接続される第一電流源と、
第三及び第四の第一導電型ＭＯＳトランジスタを有し、前記第三の第一導電型ＭＯＳトランジスタのゲート及びドレインが前記第一電流源の一方の端子に接続され、前記第四の第一導電型ＭＯＳトランジスタのゲートが前記第三の第一導電型ＭＯＳトランジスタのゲートと接続され、前記第一電流源の電流と前記第二の第一導電型ＭＯＳトランジスタのドレイン電流との差分の電流をミラーするカレントミラー回路と、
ゲート及びドレインが前記第四の第一導電型ＭＯＳトランジスタのドレインに接続される第一の第二導電型ＭＯＳトランジスタと、
一方の端子が前記第一の第二導電型ＭＯＳトランジスタのソースに接続され、他方の端子が前記第二電源端子に接続される第二電流源と、
一方の端子が前記第一電源端子に接続される第三電流源と、
ゲートが前記第三電流源の他方の端子に接続され、ソースが前記第二電流源の一方の端子に接続され、ドレインが前記第一電源端子に接続される第二の第二導電型ＭＯＳトランジスタと、
ゲート及びドレインが前記第三電流源の他方の端子に接続され、ソースが前記第二電源端子に接続される第三の第二導電型ＭＯＳトランジスタと、
ゲートが前記第一の第二導電型ＭＯＳトランジスタのドレインに接続され、ソースが前記第二電源端子に接続され、ドレインが前記出力端子に接続される第四の第二導電型ＭＯＳトランジスタと、
を備えることを特徴とする出力回路。
前記第一電流源の一方の端子と前記第二の第一導電型ＭＯＳトランジスタのドレインの間に第一カスコード回路を設け、前記第二の第二導電型ＭＯＳトランジスタのドレインと前記第一電源端子の間に第二カスコード回路を設けたことを特徴とする請求項１に記載の出力回路。
前記第一及び第二のカスコード回路は、ゲートが前記第二電源端子に接続されるディプレッション型第二導電型ＭＯＳトランジスタで構成されることを特徴とする請求項２に記載の出力回路。
前記第一の第二導電型ＭＯＳトランジスタのゲートと前記第四の第一導電型ＭＯＳトランジスタのドレインの接続点と前記第一の第二導電型ＭＯＳトランジスタのドレインと前記第四の第二導電型ＭＯＳトランジスタのゲートの接続点の間に第一インピーダンス素子を設け、
前記第三の第二導電型ＭＯＳトランジスタのドレインとゲートの接続点と前記第三電流源と前記第二の第二導電型ＭＯＳトランジスタのゲートの接続点の間に第二インピーダンス素子を設けた、ことを特徴とする請求項１から３のいずれかに記載の出力回路。
前記カレントミラー回路は、更に第五の第一導電型ＭＯＳトランジスタを有し、
前記第五の第一導電型ＭＯＳトランジスタは、ゲートが前記第三の第一導電型ＭＯＳトランジスタのゲートに接続され、ドレインが前記第三の第二導電型ＭＯＳトランジスタのドレインに接続され、
前記第五の第一導電型ＭＯＳトランジスタは、前記第一電流源の電流と前記第二の第一導電型ＭＯＳトランジスタのドレイン電流との差分の電流をミラーする、ことを特徴とする請求項１から４のいずれかに記載の出力回路。