JPH0818355A - 演算増幅器 - Google Patents
演算増幅器Info
- Publication number
- JPH0818355A JPH0818355A JP15236994A JP15236994A JPH0818355A JP H0818355 A JPH0818355 A JP H0818355A JP 15236994 A JP15236994 A JP 15236994A JP 15236994 A JP15236994 A JP 15236994A JP H0818355 A JPH0818355 A JP H0818355A
- Authority
- JP
- Japan
- Prior art keywords
- input
- differential
- signal
- circuit
- amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Amplifiers (AREA)
Abstract
かも設計が容易な演算増幅回路を得ることが目的であ
る。 【構成】 同相入力信号がVDDとVSSの中間近傍のとき
には、第1および第2差動増幅部1および2は共に正常
に動作する。次に、同相入力信号がVSS近傍にあるとき
には、第1差動増幅部1の入力MOSFET6および7
がオフするために第1差動増幅部は動作しない。第2差
動増幅部2のレベルシフタ4および5の働きによって、
同相信号がVDD側にシフトしているので、第2差動増幅
部2の入力MOSFET9および10はオフせず、第2
差動増幅部2は正常に動作する。また、同相入力信号が
VDD側にあるときには、第2差動増幅部2は正常な動作
ができないが、第1差動増幅部1が正常に動作するため
演算増幅器として正常に動作する。
Description
の電源電圧から負側の電源電圧にわたり動作可能な演算
増幅器に関する。
用いられており、演算増幅器の性能がアナログ回路の性
能を支配するといっていいほど、演算増幅器の性能は重
要である。近年、電子機器の小型化が進行しており、同
時に電池使用を前提にした低電圧動作をアナログ回路に
も要求されるようになってきた。アナログ回路を低電圧
で動作させると処理可能な信号レベルも低下せざるを得
なくなり、S/N特性が損なわれるという問題が発生す
る。したがって、演算増幅器に対してはできるだけ信号
処理電圧範囲を広く保つためにも、同相入力信号レベル
範囲は広ければ広い程好ましく、同相入力信号範囲が正
側、負側それぞれの電源まで動作可能であれば最も好ま
しいといえる。しかしながら、従来の増幅器において
は、このような演算増幅器は設計が困難であり、好まし
い増幅器が提供できなかった。
の大きな演算増幅器の例を示す。ここで、131はNM
OSFETを入力トランジスタとした第1差動増幅部,
132はPMOSFETを入力トランジスタとした第2
差動増幅部,そして133は第1差動増幅部131と第
2差動増幅部132の信号を合成して和をとる信号合成
回路である。図5に示した従来の回路では、同相入力信
号がVDD付近の時には、NMOSFETを入力MOSF
ETとする第1差動増幅部131が動作する。また同相
入力信号がVSS付近の時には、PMOSFETを入力M
OSFETとする第2差動増幅部132が動作して、さ
らにVSSおよびVDDの中間付近では第1差動増幅部13
1および第2差動増幅部132が動作する。したがっ
て、図5に示した従来の演算増幅器は、全ての同相信号
にわたり動作が可能となっている。
のためには、第1および第2差動増幅部131および1
32の2種類を設計する必要がある。このため、設計に
要する時間がかかるという問題がある。
出力部を構成したときには、図6に示すように同相入力
信号をVDD付近、中央付近、VSS付近と区分けし
たときにVDD付近でロードMOSFET151および
152に流れる電流値はI3−I2 、中央付近でI
3 、VSS付近でI3 +I1 となり、各領域に対してロ
ードMOSFET151および152に流れる電流値の
変動が大きくなる。このために出力動作点が、同相入力
レベルによって図6に示すように、カスコードMOSF
ETに流れる電流量に応じて変動し、結果的に入出力特
性において歪を生ずるという問題点が生ずる。
ス電圧を同相入力レベルに対して可変にして、バイアス
電圧を受けるカスコードMOSFET147および14
8が常に飽和領域にあるように保たなくてはならないと
いう問題がある。
号範囲が広く、歪みが少なく、しかも設計が容易な演算
増幅回路を得ることが目的である。
に、請求項1の発明は、入力信号が直接ゲートに入力さ
れる入力MOSFET対と定電流源とを有する第1差動
増幅部と、入力信号がレベルシフタ対を介してゲートに
入力され、前記第1差動増幅部の入力MOSFET対と
同じ極性の入力MOSFET対と定電流源とを有する第
2差動増幅部と、前記第1差動増幅部の出力と第2差動
増幅部の出力を合成するカスコードMOSFET対とロ
ード回路とを有する信号合成回路とを備えることを特徴
とする演算増幅器である。
ゲートに入力されるエンハンス領域の動作特性を示す入
力MOSFET対と定電流源を有する第1差動増幅部
と、入力信号が直接ゲートに入力される前記第1差動増
幅部の入力MOSFET対と同じ極性でデプレション領
域の動作特性を示す入力MOSFET対と定電流源とを
含む第2差動増幅部と、前記第1差動増幅部の出力と前
記第2差動増幅部の出力を合成するカスコードMOSF
ET対とロード回路とを有する信号合成回路を備えるこ
とを特徴とする演算増幅器である。
は、第1および第2差動増幅部および2共に正常に動作
が可能である。したがって、演算増幅器は正常に動作す
る。次に、同相入力信号がVSS近傍にあるときには、第
1差動増幅部は動作しない。一方、第2差動増幅部のレ
ベルシフタの働きによって、第2差動増幅部の同相入力
信号レベルはVDD側にシフトする。レベルシフタによっ
て同相信号がVDD側にシフトすることで、第2差動増幅
部の入力MOSFETは、オフすることなく正常に動作
し、第1差動増幅部が動作しなくても、全体として演算
増幅器は正常に動作する。また同相入力信号がVDD側に
あるときには、第2差動増幅部のレベルシフタがVDDに
いつも張り付いているため、第2差動増幅部は正常な動
作ができない。しかし、このときには第1差動増幅部が
正常に動作するため、演算増幅器として正常に動作す
る。
類の全く同じ回路構造を有した差動増幅部を有し、一方
にレベルシフタを介して入力信号が入るようになってい
るため、同相入力信号範囲が広く、しかも設計が容易で
ある。
する。
す。図1において、1は入力MOSFET6と7および
定電流源8からなる、通常用いられている回路構成の第
1差動増幅部で、2は1と同じ構成の差動増幅部と入力
端子対に接続されたソースフォロワ構成のレベルシフタ
4および5で構成された第2差動増幅部で、入力信号が
レベルシフタ4および5を介して、第2差動増幅部2の
入力MOSFET9および10に印加される。3は第1
および第2差動増幅部1および2の信号を合成する信号
合成回路である。ここで、電流源24,26および16
は回路の理解が容易にできるように、それぞれ挿入され
ているように記載したが、実際の回路ではいずれかひと
つ実装して、その電流源の電流量はそれぞれの総和にな
るようにすれば良い。電流源25,27および17も同
様に取り扱うことができる。
る。まず同相入力信号がVDDとVSSの中間近傍のときに
は、第1および第2差動増幅部1および2はともに動作
が可能である。したがって、演算増幅器全体は正常に動
作する。次に、同相入力信号がVSS近傍にあるときに
は、第1差動増幅部1の入力MOSFET6および7が
オフするために第1差動増幅部1は動作しない。一方、
第2差動増幅部2のレベルシフタ4および5の働きによ
って、第2差動増幅部2の同相入力信号レベルはVDD側
にシフトする。このシフト量はレベルシフタに用いてい
る入力MOSFET12および13のしきい値とサイズ
さらに電流値によって決まる。レベルシフタ4および5
によって同相信号がVDD側にシフトすることで、第2差
動増幅部2の入力MOSFET9および10は、オフす
ることなく正常動作が可能である。この結果、第1の差
動増幅部が動作しなくても、全体として演算増幅器は正
常に動作する。また同相入力信号がVDD側にあるときに
は、第2差動増幅部2のレベルシフタ4および5の出力
が常にVDDに張り付くため、第2差動増幅部2は正常な
動作ができない。しかし、このときには第1差動増幅部
1が正常に動作するため、演算増幅器としては正常に動
作する。
および5の動作について説明する。そのうちのひとつの
レベルシフタ4は、入力定電流源14と入力PMOSF
ET12とからなり、入力信号は正の電源であるVDD側
にシフトする。このシフト量はPMOSFET12のゲ
ート−ソース間電圧VGSであり、VGSは次の式で決ま
る。
電流、VTHはしきい値、W、LはそれぞれMOSのチャ
ネル幅、チャネル長、K′はゲインファクタと呼ばれる
定数である。
SSの時にも差動増幅部2が動作するするように定める必
要がある。NMOSFET対9および10が正常に動作
するためにはNMOSFET対9および10ならびに定
電流源として用いているMOSFET11が飽和領域で
動作しなくてはいけない。このためにはNMOSFET
対9および10のゲートに印加するべく動作点電圧は
ぞれNMOSFET11の(VGS−VTH1 )、NMOS
FET対9および10の(VGS−VTH2 )、VTH1 、V
TH2 はそれぞれNMOSFET11のしきい値電圧、N
MOSFET対9および10のしきい値電圧である。
増幅部1および2の構成は同一でよいので、設計が非常
に容易になる。
付近と区分けしたときに、VSS付近で差動増幅部1内の
入力MOSFET6,7はオフするために、ロードMO
SFET22および23に流れる電流はI3 +I1 であ
る。中央付近では、第1および第2差動増幅部1および
2はいずれも動作しているため、ロードMOSFET2
2および23に流れる電流はI3 である。VDD付近で
は、レベルシフタ4および5の出力はいずれもVDDとな
り飽和しているが、第2差動増幅部2内の入力MOSF
ET対9および10はONのままなので、ロードMOS
FET22,23に流れる電流はI3 となる。この結
果、図5に示した従来の回路よりも、ロードMOSFE
Tでの各領域に対しての変動が少なくなり、結果として
入出力特性に対して歪が減少する。
力MOSFETとして例に挙げたが、PMOSFETの
場合でも、同様の手法に基づいて設計すれば同じ効果が
得られるのは明らかである。
よび5はソースフォロワ回路を用いたが、例えばバイポ
ーラ回路を使用したエミッタフォロワ等、入力信号が所
望量だけシフトできればなんでも良い。
用いない、本発明の一実施例の回路構成を、図2に示
す。図2において、31は第1差動増幅部、32は第2
差動増幅部そして33は信号合成回路である。
FET対36および37の入力がVGSのときにおいても
動作が可能になるように、エンハンスメント型のMOS
FETを入力MOSFETとして使用している。
FET対39および40の入力がVSSのときにおいても
動作が可能になるように、デプリーション型のNMOS
FETを入力MOSFETとして使用している。
ンスメント型NMOSFETの性能の主な違いは、しき
い値電圧だけでその他の基本的な性能はほとんど同じで
ある。エンハスメント型もデプリーション型もしきい値
以外同じものとして設計ができる。そこで、第2差動増
幅部32の入力MOSFET39および40のしきい値
を、VSSのときにおいても動作が可能になるように設定
している。このため、図1におけるレベルシフタ4およ
び5がなくても図1に示した回路構成と同様の動作を行
うことができる。
るものとした本発明の一実施例の回路構成を、図3に示
す。図3において、61は第1差動増幅部、62は第2
差動増幅部そして63は信号合成回路である。第1差動
増幅部および第2差動増幅部の構成・動作は、図1に示
した演算増幅器と同じであるので、説明を省略する。
FET78および79は、カスコードMOSFETで信
号の増幅を行う。図1に示した信号合成回路3が、カス
コード回路でしかも全差動出力が得られるように構成さ
れているのに対して、信号合成回路63は、単一のロー
ドMOSFET対で、しかも片側のロードMOSFET
のゲート、ドレインが接続されており、1つの合成され
た出力が得られる。このため、合成された後の信号をレ
ベルシフトさせたりまた増幅させたりするのに、従来の
増幅回路の取り扱いと全く同じで済むという点でも設計
が容易である。
めに、図4に示すような出力用増幅部とか単位ゲインバ
ッファを追加するなどしてもよい。図4において、91
は第1差動増幅部、92は第2差動増幅部、93は信号
合成回路である。これらの回路は図3に示した回路と同
じの構成・動作であるので、説明を省略する。また、1
18は出力増幅回路である。
9および120で構成され、信号合成回路93の出力信
号の増幅と出力電流能力を向上する。また、抵抗12
1,コンデンサ122は、位相余裕を十分保つために用
いている。
種類の全く同じ回路構造を有した差動増幅部を有し、そ
のうちの一方にレベルシフタを介して入力信号が入るよ
うになっているため、同相入力信号範囲が広く、しかも
設計が容易であるという効果がある。
る。
る。
の回路図である。
回路図である。
ある。
Claims (2)
- 【請求項1】 入力信号が直接ゲートに入力される入力
MOSFET対と定電流源とを有する第1差動増幅部
と、 入力信号がレベルシフタ対を介してゲートに入力され、
前記第1差動増幅部の入力MOSFET対と同じ極性の
入力MOSFET対と定電流源とを有する第2差動増幅
部と、 前記第1差動増幅部の出力と第2差動増幅部の出力を合
成するカスコードMOSFET対とロード回路とを有す
る信号合成回路とを備えることを特徴とする演算増幅
器。 - 【請求項2】 入力信号が直接ゲートに入力されるエン
ハンス領域の動作特性を示す入力MOSFET対と定電
流源を有する第1差動増幅部と、 入力信号が直接ゲートに入力される前記第1差動増幅部
の入力MOSFET対と同じ極性でデプレション領域の
動作特性を示す入力MOSFET対と定電流源とを含む
第2差動増幅部と、 前記第1差動増幅部の出力と前記第2差動増幅部の出力
を合成するカスコードMOSFET対とロード回路とを
有する信号合成回路とを備えることを特徴とする演算増
幅器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15236994A JP3341945B2 (ja) | 1994-07-04 | 1994-07-04 | 演算増幅器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15236994A JP3341945B2 (ja) | 1994-07-04 | 1994-07-04 | 演算増幅器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0818355A true JPH0818355A (ja) | 1996-01-19 |
JP3341945B2 JP3341945B2 (ja) | 2002-11-05 |
Family
ID=15539028
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15236994A Expired - Lifetime JP3341945B2 (ja) | 1994-07-04 | 1994-07-04 | 演算増幅器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3341945B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11127043A (ja) * | 1997-10-21 | 1999-05-11 | Texas Instr Japan Ltd | 差動増幅器 |
US7116170B2 (en) | 2002-10-08 | 2006-10-03 | Matsushita Electric Industrial Co., Ltd. | Differential amplifier and calculation amplifier |
JP2008015875A (ja) * | 2006-07-07 | 2008-01-24 | Matsushita Electric Ind Co Ltd | 電源回路 |
JP2009201119A (ja) * | 1996-03-19 | 2009-09-03 | Semiconductor Components Industries Llc | 低電圧演算増幅器とその方法 |
-
1994
- 1994-07-04 JP JP15236994A patent/JP3341945B2/ja not_active Expired - Lifetime
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009201119A (ja) * | 1996-03-19 | 2009-09-03 | Semiconductor Components Industries Llc | 低電圧演算増幅器とその方法 |
JPH11127043A (ja) * | 1997-10-21 | 1999-05-11 | Texas Instr Japan Ltd | 差動増幅器 |
US7116170B2 (en) | 2002-10-08 | 2006-10-03 | Matsushita Electric Industrial Co., Ltd. | Differential amplifier and calculation amplifier |
US7215195B2 (en) | 2002-10-08 | 2007-05-08 | Matsushita Electric Industrial Co., Ltd. | Differential amplifier and operational amplifier |
US7271652B2 (en) | 2002-10-08 | 2007-09-18 | Matsushita Electric Industrial Co., Ltd. | Differential amplifier and operational amplifier |
JP2008015875A (ja) * | 2006-07-07 | 2008-01-24 | Matsushita Electric Ind Co Ltd | 電源回路 |
Also Published As
Publication number | Publication date |
---|---|
JP3341945B2 (ja) | 2002-11-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4554515A (en) | CMOS Operational amplifier | |
US5764101A (en) | Rail-to-rail input common mode range differential amplifier that operates with very low rail-to-rail voltages | |
EP1071205B1 (en) | Rail-to-rail input/output operational amplifier and method | |
JP4850669B2 (ja) | 低電圧低電力ab級出力段 | |
US6084476A (en) | Operational amplifier | |
US4284957A (en) | CMOS Operational amplifier with reduced power dissipation | |
US5604464A (en) | Cascode operational amplifier with multiple input stage | |
JP3320434B2 (ja) | 演算増幅回路 | |
US6127891A (en) | Low voltage class AB amplifier with gain boosting | |
GB2198005A (en) | Series-connected fet voltage equalisation | |
JPH06216666A (ja) | 差動増幅器 | |
US4749955A (en) | Low voltage comparator circuit | |
US6278323B1 (en) | High gain, very wide common mode range, self-biased operational amplifier | |
JP3341945B2 (ja) | 演算増幅器 | |
US6496066B2 (en) | Fully differential operational amplifier of the folded cascode type | |
US6566959B2 (en) | Amplifier circuit having a particular biasing arrangement | |
JP2503926B2 (ja) | 増幅回路 | |
US6542034B2 (en) | Operational amplifier with high gain and symmetrical output-current capability | |
JPH0257721B2 (ja) | ||
JP2643541B2 (ja) | 演算増幅回路 | |
US7852157B2 (en) | Differential amplifier | |
JP2730489B2 (ja) | 差動増幅回路 | |
JP3325707B2 (ja) | 演算増幅器 | |
JPH05136637A (ja) | 誤差増幅器 | |
JP3052039B2 (ja) | 入力アンプ回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020712 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080823 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080823 Year of fee payment: 6 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080823 Year of fee payment: 6 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090823 Year of fee payment: 7 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090823 Year of fee payment: 7 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100823 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110823 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110823 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120823 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130823 Year of fee payment: 11 |
|
EXPY | Cancellation because of completion of term |