JP3341945B2 - 演算増幅器 - Google Patents
演算増幅器Info
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Description
【０００１】
【産業上の利用分野】本発明は、同相信号レベルが正側
の電源電圧から負側の電源電圧にわたり動作可能な演算
増幅器に関する。
の電源電圧から負側の電源電圧にわたり動作可能な演算
増幅器に関する。
【０００２】
【従来の技術】演算増幅器はアナログ回路において広く
用いられており、演算増幅器の性能がアナログ回路の性
能を支配するといっていいほど、演算増幅器の性能は重
要である。近年、電子機器の小型化が進行しており、同
時に電池使用を前提にした低電圧動作をアナログ回路に
も要求されるようになってきた。アナログ回路を低電圧
で動作させると処理可能な信号レベルも低下せざるを得
なくなり、Ｓ／Ｎ特性が損なわれるという問題が発生す
る。したがって、演算増幅器に対してはできるだけ信号
処理電圧範囲を広く保つためにも、同相入力信号レベル
範囲は広ければ広い程好ましく、同相入力信号範囲が正
側、負側それぞれの電源まで動作可能であれば最も好ま
しいといえる。しかしながら、従来の増幅器において
は、このような演算増幅器は設計が困難であり、好まし
い増幅器が提供できなかった。
用いられており、演算増幅器の性能がアナログ回路の性
能を支配するといっていいほど、演算増幅器の性能は重
要である。近年、電子機器の小型化が進行しており、同
時に電池使用を前提にした低電圧動作をアナログ回路に
も要求されるようになってきた。アナログ回路を低電圧
で動作させると処理可能な信号レベルも低下せざるを得
なくなり、Ｓ／Ｎ特性が損なわれるという問題が発生す
る。したがって、演算増幅器に対してはできるだけ信号
処理電圧範囲を広く保つためにも、同相入力信号レベル
範囲は広ければ広い程好ましく、同相入力信号範囲が正
側、負側それぞれの電源まで動作可能であれば最も好ま
しいといえる。しかしながら、従来の増幅器において
は、このような演算増幅器は設計が困難であり、好まし
い増幅器が提供できなかった。
【０００３】図５に、従来用いてきた同相入力信号範囲
の大きな演算増幅器の例を示す。ここで、１３１はＮＭ
ＯＳＦＥＴを入力トランジスタとした第１差動増幅部，
１３２はＰＭＯＳＦＥＴを入力トランジスタとした第２
差動増幅部，そして１３３は第１差動増幅部１３１と第
２差動増幅部１３２の信号を合成して和をとる信号合成
回路である。図５に示した従来の回路では、同相入力信
号がＶDD付近の時には、ＮＭＯＳＦＥＴを入力ＭＯＳＦ
ＥＴとする第１差動増幅部１３１が動作する。また同相
入力信号がＶSS付近の時には、ＰＭＯＳＦＥＴを入力Ｍ
ＯＳＦＥＴとする第２差動増幅部１３２が動作して、さ
らにＶSSおよびＶDDの中間付近では第１差動増幅部１３
１および第２差動増幅部１３２が動作する。したがっ
て、図５に示した従来の演算増幅器は、全ての同相信号
にわたり動作が可能となっている。
の大きな演算増幅器の例を示す。ここで、１３１はＮＭ
ＯＳＦＥＴを入力トランジスタとした第１差動増幅部，
１３２はＰＭＯＳＦＥＴを入力トランジスタとした第２
差動増幅部，そして１３３は第１差動増幅部１３１と第
２差動増幅部１３２の信号を合成して和をとる信号合成
回路である。図５に示した従来の回路では、同相入力信
号がＶDD付近の時には、ＮＭＯＳＦＥＴを入力ＭＯＳＦ
ＥＴとする第１差動増幅部１３１が動作する。また同相
入力信号がＶSS付近の時には、ＰＭＯＳＦＥＴを入力Ｍ
ＯＳＦＥＴとする第２差動増幅部１３２が動作して、さ
らにＶSSおよびＶDDの中間付近では第１差動増幅部１３
１および第２差動増幅部１３２が動作する。したがっ
て、図５に示した従来の演算増幅器は、全ての同相信号
にわたり動作が可能となっている。
【０００４】
【発明が解決しようとする課題】この従来の演算増幅器
のためには、第１および第２差動増幅部１３１および１
３２の２種類を設計する必要がある。このため、設計に
要する時間がかかるという問題がある。
のためには、第１および第２差動増幅部１３１および１
３２の２種類を設計する必要がある。このため、設計に
要する時間がかかるという問題がある。
【０００５】さらには、従来の図５に示した回路のよう
に出力部を構成したときには、図６に示すように同相入
力信号をＶDD付近、中央付近、ＶSS付近と区分け
したときに、ＶDD付近では第２差動増幅部１３２のＦ
ＥＴ対はカットオフとなり、ＶSS付近では第１差動増
幅器１３１のＦＥＴ対がカットオフする。このことは、
入力信号が共にＶDD付近にある場合にＩ２は全てＦＥ
Ｔ１４９と１４８のソースから流れ出ることになり、ま
た、入力信号が共にＶＳＳ付近にある場合にＩ１は全
てＦＥＴ１４７と１４８のソースに流れ込むことにな
る。したがって、同相の入力信号が共にＶDD付近にあ
る場合にロードＭＯＳＦＥＴ１５１および１５２に流れ
る電流値はＩ3 −Ｉ2となり 、中央付近にある場合に
Ｉ3 、ＶSS付にある場合にＩ3 ＋Ｉ1 となり、各領域
〜に対して、ロードＭＯＳＦＥＴ１５１および１５
２に流れる電流値の変動が大きくなる。ここで、Ｉ１と
Ｉ２の電流値は等しいとしている。したがって、同相の
入力信号が共に中央付近にある場合には、Ｉ１は差動
増幅器１３１に流れ、Ｉ２は差動増幅器１３２に流れ
て、信号合成回路１３３には自分自身の電流Ｉ３しか流
れないことになる。このために、出力動作点が同相入力
レベルによって図６に示すように、カスコードＭＯＳＦ
ＥＴに流れる電流量に応じて変動し、結果的に入出力特
性において歪を生ずるという問題点が生ずる。
に出力部を構成したときには、図６に示すように同相入
力信号をＶDD付近、中央付近、ＶSS付近と区分け
したときに、ＶDD付近では第２差動増幅部１３２のＦ
ＥＴ対はカットオフとなり、ＶSS付近では第１差動増
幅器１３１のＦＥＴ対がカットオフする。このことは、
入力信号が共にＶDD付近にある場合にＩ２は全てＦＥ
Ｔ１４９と１４８のソースから流れ出ることになり、ま
た、入力信号が共にＶＳＳ付近にある場合にＩ１は全
てＦＥＴ１４７と１４８のソースに流れ込むことにな
る。したがって、同相の入力信号が共にＶDD付近にあ
る場合にロードＭＯＳＦＥＴ１５１および１５２に流れ
る電流値はＩ3 −Ｉ2となり 、中央付近にある場合に
Ｉ3 、ＶSS付にある場合にＩ3 ＋Ｉ1 となり、各領域
〜に対して、ロードＭＯＳＦＥＴ１５１および１５
２に流れる電流値の変動が大きくなる。ここで、Ｉ１と
Ｉ２の電流値は等しいとしている。したがって、同相の
入力信号が共に中央付近にある場合には、Ｉ１は差動
増幅器１３１に流れ、Ｉ２は差動増幅器１３２に流れ
て、信号合成回路１３３には自分自身の電流Ｉ３しか流
れないことになる。このために、出力動作点が同相入力
レベルによって図６に示すように、カスコードＭＯＳＦ
ＥＴに流れる電流量に応じて変動し、結果的に入出力特
性において歪を生ずるという問題点が生ずる。
【０００６】また、バイアス端子Ｂ2 に印加するバイア
ス電圧を同相入力レベルに対して可変にして、バイアス
電圧を受けるカスコードＭＯＳＦＥＴ１４７および１４
８が常に飽和領域にあるように保たなくてはならないと
いう問題がある。
ス電圧を同相入力レベルに対して可変にして、バイアス
電圧を受けるカスコードＭＯＳＦＥＴ１４７および１４
８が常に飽和領域にあるように保たなくてはならないと
いう問題がある。
【０００７】したがって、本発明の目的は、同相入力信
号範囲が広く、歪みが少なく、しかも設計が容易な演算
増幅回路を得ることが目的である。
号範囲が広く、歪みが少なく、しかも設計が容易な演算
増幅回路を得ることが目的である。
【０００８】
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、請求項１の発明は、差動入力を入力する差動入力端
子と、前記差動入力端子からのそれぞれの入力信号が直
接ゲートに入力されるエンハンスメント型の第１の入力
ＭＯＳＦＥＴ対と、該ＭＯＳＦＥＴ対の各ソースの接続
点に結合した第１の定電流源とを有する第１の差動増幅
部と、前記差動入力端子からのそれぞれの入力信号が直
接ゲートに入力されるデプレション型で、前記第１の差
動増幅部の入力ＭＯＳＦＥＴ対と同じ極性の第２の入力
ＭＯＳＦＥＴ対と、該ＭＯＳＦＥＴ対の各ソースの接続
点に結合した第２の定電流源とを有する第２の差動増幅
部と、前記第１の差動増幅部の第１のＭＯＳＦＥＴ対お
よび前記第２の差動増幅部の第２のＭＯＳＦＥＴ対のそ
れぞれの同じ極性の出力信号を出力するＭＯＳＦＥＴの
ドレーンは結合されており、該ドレーンの結合点に接続
された負荷電流源と、前記ドレーンの結合点からの差動
出力を入力して出力する信号出力部とを備えることを特
徴とする演算増幅器である。
に、請求項１の発明は、差動入力を入力する差動入力端
子と、前記差動入力端子からのそれぞれの入力信号が直
接ゲートに入力されるエンハンスメント型の第１の入力
ＭＯＳＦＥＴ対と、該ＭＯＳＦＥＴ対の各ソースの接続
点に結合した第１の定電流源とを有する第１の差動増幅
部と、前記差動入力端子からのそれぞれの入力信号が直
接ゲートに入力されるデプレション型で、前記第１の差
動増幅部の入力ＭＯＳＦＥＴ対と同じ極性の第２の入力
ＭＯＳＦＥＴ対と、該ＭＯＳＦＥＴ対の各ソースの接続
点に結合した第２の定電流源とを有する第２の差動増幅
部と、前記第１の差動増幅部の第１のＭＯＳＦＥＴ対お
よび前記第２の差動増幅部の第２のＭＯＳＦＥＴ対のそ
れぞれの同じ極性の出力信号を出力するＭＯＳＦＥＴの
ドレーンは結合されており、該ドレーンの結合点に接続
された負荷電流源と、前記ドレーンの結合点からの差動
出力を入力して出力する信号出力部とを備えることを特
徴とする演算増幅器である。
【００１０】
【作用】同相入力信号がＶDDとＶSSの中間近傍のときに
は、第１および第２差動増幅部および２共に正常に動作
が可能である。したがって、演算増幅器は正常に動作す
る。次に、同相入力信号がＶSS近傍にあるときには、第
１差動増幅部は動作しない。一方、第２差動増幅部のレ
ベルシフタの働きによって、第２差動増幅部の同相入力
信号レベルはＶDD側にシフトする。レベルシフタによっ
て同相信号がＶDD側にシフトすることで、第２差動増幅
部の入力ＭＯＳＦＥＴは、オフすることなく正常に動作
し、第１差動増幅部が動作しなくても、全体として演算
増幅器は正常に動作する。また同相入力信号がＶDD側に
あるときには、第２差動増幅部のレベルシフタがＶDDに
いつも張り付いているため、第２差動増幅部は正常な動
作ができない。しかし、このときには第１差動増幅部が
正常に動作するため、演算増幅器として正常に動作す
る。
は、第１および第２差動増幅部および２共に正常に動作
が可能である。したがって、演算増幅器は正常に動作す
る。次に、同相入力信号がＶSS近傍にあるときには、第
１差動増幅部は動作しない。一方、第２差動増幅部のレ
ベルシフタの働きによって、第２差動増幅部の同相入力
信号レベルはＶDD側にシフトする。レベルシフタによっ
て同相信号がＶDD側にシフトすることで、第２差動増幅
部の入力ＭＯＳＦＥＴは、オフすることなく正常に動作
し、第１差動増幅部が動作しなくても、全体として演算
増幅器は正常に動作する。また同相入力信号がＶDD側に
あるときには、第２差動増幅部のレベルシフタがＶDDに
いつも張り付いているため、第２差動増幅部は正常な動
作ができない。しかし、このときには第１差動増幅部が
正常に動作するため、演算増幅器として正常に動作す
る。
【００１１】このように、本発明の演算増幅器は、２種
類の全く同じ回路構造を有した差動増幅部を有し、一方
にレベルシフタを介して入力信号が入るようになってい
るため、同相入力信号範囲が広く、しかも設計が容易で
ある。
類の全く同じ回路構造を有した差動増幅部を有し、一方
にレベルシフタを介して入力信号が入るようになってい
るため、同相入力信号範囲が広く、しかも設計が容易で
ある。
【００１２】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
する。
【００１３】本発明の一実施例の演算増幅器を図１に示
す。図１において、１は入力ＭＯＳＦＥＴ６と７および
定電流源８からなる、通常用いられている回路構成の第
１差動増幅部で、２は１と同じ構成の差動増幅部と入力
端子対に接続されたソースフォロワ構成のレベルシフタ
４および５で構成された第２差動増幅部で、入力信号が
レベルシフタ４および５を介して、第２差動増幅部２の
入力ＭＯＳＦＥＴ９および１０に印加される。３は第１
および第２差動増幅部１および２からの信号電流を入力
して出力端子に出力する信号出力回路である。ここで、
電流源２４，２６および１６は回路の理解が容易にでき
るように、それぞれ挿入されているように記載したが、
実際の回路ではいずれかひとつ実装して、その電流源の
電流量はそれぞれの総和になるようにすれば良い。電流
源２５，２７および１７も同様に取り扱うことができ
る。
す。図１において、１は入力ＭＯＳＦＥＴ６と７および
定電流源８からなる、通常用いられている回路構成の第
１差動増幅部で、２は１と同じ構成の差動増幅部と入力
端子対に接続されたソースフォロワ構成のレベルシフタ
４および５で構成された第２差動増幅部で、入力信号が
レベルシフタ４および５を介して、第２差動増幅部２の
入力ＭＯＳＦＥＴ９および１０に印加される。３は第１
および第２差動増幅部１および２からの信号電流を入力
して出力端子に出力する信号出力回路である。ここで、
電流源２４，２６および１６は回路の理解が容易にでき
るように、それぞれ挿入されているように記載したが、
実際の回路ではいずれかひとつ実装して、その電流源の
電流量はそれぞれの総和になるようにすれば良い。電流
源２５，２７および１７も同様に取り扱うことができ
る。
【００１４】次に、この実施例の動作に関して説明す
る。まず同相入力信号がＶDDとＶSSの中間近傍のときに
は、第１および第２差動増幅部１および２はともに動作
が可能である。したがって、演算増幅器全体は正常に動
作する。次に、同相入力信号がＶSS近傍にあるときに
は、第１差動増幅部１の入力ＭＯＳＦＥＴ６および７が
オフするために第１差動増幅部１は動作しない。一方、
第２差動増幅部２のレベルシフタ４および５の働きによ
って、第２差動増幅部２の同相入力信号レベルはＶDD側
にシフトする。このシフト量はレベルシフタに用いてい
る入力ＭＯＳＦＥＴ１２および１３のしきい値とサイズ
さらに電流値によって決まる。レベルシフタ４および５
によって同相信号がＶDD側にシフトすることで、第２差
動増幅部２の入力ＭＯＳＦＥＴ９および１０は、オフす
ることなく正常動作が可能である。この結果、第１の差
動増幅部が動作しなくても、全体として演算増幅器は正
常に動作する。また同相入力信号がＶDD側にあるときに
は、第２差動増幅部２のレベルシフタ４および５の出力
が常にＶDDに張り付くため、第２差動増幅部２は正常な
動作ができない。しかし、このときには第１差動増幅部
１が正常に動作するため、演算増幅器としては正常に動
作する。
る。まず同相入力信号がＶDDとＶSSの中間近傍のときに
は、第１および第２差動増幅部１および２はともに動作
が可能である。したがって、演算増幅器全体は正常に動
作する。次に、同相入力信号がＶSS近傍にあるときに
は、第１差動増幅部１の入力ＭＯＳＦＥＴ６および７が
オフするために第１差動増幅部１は動作しない。一方、
第２差動増幅部２のレベルシフタ４および５の働きによ
って、第２差動増幅部２の同相入力信号レベルはＶDD側
にシフトする。このシフト量はレベルシフタに用いてい
る入力ＭＯＳＦＥＴ１２および１３のしきい値とサイズ
さらに電流値によって決まる。レベルシフタ４および５
によって同相信号がＶDD側にシフトすることで、第２差
動増幅部２の入力ＭＯＳＦＥＴ９および１０は、オフす
ることなく正常動作が可能である。この結果、第１の差
動増幅部が動作しなくても、全体として演算増幅器は正
常に動作する。また同相入力信号がＶDD側にあるときに
は、第２差動増幅部２のレベルシフタ４および５の出力
が常にＶDDに張り付くため、第２差動増幅部２は正常な
動作ができない。しかし、このときには第１差動増幅部
１が正常に動作するため、演算増幅器としては正常に動
作する。
【００１５】ここで、図１で用いているレベルシフタ４
および５の動作について説明する。そのうちのひとつの
レベルシフタ４は、入力定電流源１４と入力ＰＭＯＳＦ
ＥＴ１２とからなり、入力信号は正の電源であるＶDD側
にシフトする。このシフト量はＰＭＯＳＦＥＴ１２のゲ
ート−ソース間電圧ＶGSであり、ＶGSは次の式で決ま
る。
および５の動作について説明する。そのうちのひとつの
レベルシフタ４は、入力定電流源１４と入力ＰＭＯＳＦ
ＥＴ１２とからなり、入力信号は正の電源であるＶDD側
にシフトする。このシフト量はＰＭＯＳＦＥＴ１２のゲ
ート−ソース間電圧ＶGSであり、ＶGSは次の式で決ま
る。
【００１６】
【数１】 ＩDS＝（Ｗ／Ｌ）・Ｋ′・（ＶGS−ＶTH）2 （１） ここで、ＩDSはＭＯＳ１２を流れるドレイン・ソース間
電流、ＶTHはしきい値、Ｗ、ＬはそれぞれＭＯＳのチャ
ネル幅、チャネル長、Ｋ′はゲインファクタと呼ばれる
定数である。
電流、ＶTHはしきい値、Ｗ、ＬはそれぞれＭＯＳのチャ
ネル幅、チャネル長、Ｋ′はゲインファクタと呼ばれる
定数である。
【００１７】このレベルシフト量は、同相入力信号がＶ
SSの時にも差動増幅部２が動作するするように定める必
要がある。ＮＭＯＳＦＥＴ対９および１０が正常に動作
するためにはＮＭＯＳＦＥＴ対９および１０ならびに定
電流源として用いているＭＯＳＦＥＴ１１が飽和領域で
動作しなくてはいけない。このためにはＮＭＯＳＦＥＴ
対９および１０のゲートに印加するべく動作点電圧は
SSの時にも差動増幅部２が動作するするように定める必
要がある。ＮＭＯＳＦＥＴ対９および１０が正常に動作
するためにはＮＭＯＳＦＥＴ対９および１０ならびに定
電流源として用いているＭＯＳＦＥＴ１１が飽和領域で
動作しなくてはいけない。このためにはＮＭＯＳＦＥＴ
対９および１０のゲートに印加するべく動作点電圧は
【００１８】
【数２】 ＶON1 ＋ＶON2 ＋ＶTH2 （２） 以上なくてはいけない。ここで、ＶON1 ，ＶON2 はそれ
ぞれＮＭＯＳＦＥＴ１１の（ＶGS−ＶTH1 ）、ＮＭＯＳ
ＦＥＴ対９および１０の（ＶGS−ＶTH2 ）、ＶTH1 、Ｖ
TH2 はそれぞれＮＭＯＳＦＥＴ１１のしきい値電圧、Ｎ
ＭＯＳＦＥＴ対９および１０のしきい値電圧である。
ぞれＮＭＯＳＦＥＴ１１の（ＶGS−ＶTH1 ）、ＮＭＯＳ
ＦＥＴ対９および１０の（ＶGS−ＶTH2 ）、ＶTH1 、Ｖ
TH2 はそれぞれＮＭＯＳＦＥＴ１１のしきい値電圧、Ｎ
ＭＯＳＦＥＴ対９および１０のしきい値電圧である。
【００１９】この演算増幅器では、第１および第２差動
増幅部１および２の構成は同一でよいので、設計が非常
に容易になる。
増幅部１および２の構成は同一でよいので、設計が非常
に容易になる。
【００２０】同相入力信号をＶSS付近、中央付近、ＶDD
付近と区分けしたときに、ＶSS付近で差動増幅部１内の
入力ＭＯＳＦＥＴ６，７はオフするために、ロードＭＯ
ＳＦＥＴ２２および２３に流れる電流はＩ3 ＋Ｉ1 であ
る。中央付近では、第１および第２差動増幅部１および
２はいずれも動作しているため、ロードＭＯＳＦＥＴ２
２および２３に流れる電流はＩ3 である。ＶDD付近で
は、レベルシフタ４および５の出力はいずれもＶDDとな
り飽和しているが、第２差動増幅部２内の入力ＭＯＳＦ
ＥＴ対９および１０はＯＮのままなので、ロードＭＯＳ
ＦＥＴ２２，２３に流れる電流はＩ3 となる。この結
果、図５に示した従来の回路よりも、ロードＭＯＳＦＥ
Ｔでの各領域に対しての変動が少なくなり、結果として
入出力特性に対して歪が減少する。
付近と区分けしたときに、ＶSS付近で差動増幅部１内の
入力ＭＯＳＦＥＴ６，７はオフするために、ロードＭＯ
ＳＦＥＴ２２および２３に流れる電流はＩ3 ＋Ｉ1 であ
る。中央付近では、第１および第２差動増幅部１および
２はいずれも動作しているため、ロードＭＯＳＦＥＴ２
２および２３に流れる電流はＩ3 である。ＶDD付近で
は、レベルシフタ４および５の出力はいずれもＶDDとな
り飽和しているが、第２差動増幅部２内の入力ＭＯＳＦ
ＥＴ対９および１０はＯＮのままなので、ロードＭＯＳ
ＦＥＴ２２，２３に流れる電流はＩ3 となる。この結
果、図５に示した従来の回路よりも、ロードＭＯＳＦＥ
Ｔでの各領域に対しての変動が少なくなり、結果として
入出力特性に対して歪が減少する。
【００２１】また図１の説明では、ＮＭＯＳＦＥＴを入
力ＭＯＳＦＥＴとして例に挙げたが、ＰＭＯＳＦＥＴの
場合でも、同様の手法に基づいて設計すれば同じ効果が
得られるのは明らかである。
力ＭＯＳＦＥＴとして例に挙げたが、ＰＭＯＳＦＥＴの
場合でも、同様の手法に基づいて設計すれば同じ効果が
得られるのは明らかである。
【００２２】図１の説明においては、レベルシフタ４お
よび５はソースフォロワ回路を用いたが、例えばバイポ
ーラ回路を使用したエミッタフォロワ等、入力信号が所
望量だけシフトできればなんでも良い。
よび５はソースフォロワ回路を用いたが、例えばバイポ
ーラ回路を使用したエミッタフォロワ等、入力信号が所
望量だけシフトできればなんでも良い。
【００２３】また、第２差動増幅部２にレベルシフタを
用いない、本発明の一実施例の回路構成を、図２に示
す。図２において、３１は第１差動増幅部、３２は第２
差動増幅部そして３３は信号出力回路である。
用いない、本発明の一実施例の回路構成を、図２に示
す。図２において、３１は第１差動増幅部、３２は第２
差動増幅部そして３３は信号出力回路である。
【００２４】第１差動増幅部３１において、入力ＭＯＳ
ＦＥＴ対３６および３７の入力がＶGSのときにおいても
動作が可能になるように、エンハンスメント型のＭＯＳ
ＦＥＴを入力ＭＯＳＦＥＴとして使用している。
ＦＥＴ対３６および３７の入力がＶGSのときにおいても
動作が可能になるように、エンハンスメント型のＭＯＳ
ＦＥＴを入力ＭＯＳＦＥＴとして使用している。
【００２５】第２差動増幅部３２において、入力ＭＯＳ
ＦＥＴ対３９および４０の入力がＶSSのときにおいても
動作が可能になるように、デプリーション型のＮＭＯＳ
ＦＥＴを入力ＭＯＳＦＥＴとして使用している。
ＦＥＴ対３９および４０の入力がＶSSのときにおいても
動作が可能になるように、デプリーション型のＮＭＯＳ
ＦＥＴを入力ＭＯＳＦＥＴとして使用している。
【００２６】デプリーション型ＮＭＯＳＦＥＴとエンハ
ンスメント型ＮＭＯＳＦＥＴの性能の主な違いは、しき
い値電圧だけでその他の基本的な性能はほとんど同じで
ある。エンハスメント型もデプリーション型もしきい値
以外同じものとして設計ができる。そこで、第２差動増
幅部３２の入力ＭＯＳＦＥＴ３９および４０のしきい値
を、ＶSSのときにおいても動作が可能になるように設定
している。このため、図１におけるレベルシフタ４およ
び５がなくても図１に示した回路構成と同様の動作を行
うことができる。
ンスメント型ＮＭＯＳＦＥＴの性能の主な違いは、しき
い値電圧だけでその他の基本的な性能はほとんど同じで
ある。エンハスメント型もデプリーション型もしきい値
以外同じものとして設計ができる。そこで、第２差動増
幅部３２の入力ＭＯＳＦＥＴ３９および４０のしきい値
を、ＶSSのときにおいても動作が可能になるように設定
している。このため、図１におけるレベルシフタ４およ
び５がなくても図１に示した回路構成と同様の動作を行
うことができる。
【００２７】また、信号出力回路を単一出力が取り出せ
るものとした本発明の一実施例の回路構成を、図３に示
す。図３において、６１は第１差動増幅部、６２は第２
差動増幅部そして６３は信号出力回路である。第１差動
増幅部および第２差動増幅部の構成・動作は、図１に示
した演算増幅器と同じであるので、説明を省略する。
るものとした本発明の一実施例の回路構成を、図３に示
す。図３において、６１は第１差動増幅部、６２は第２
差動増幅部そして６３は信号出力回路である。第１差動
増幅部および第２差動増幅部の構成・動作は、図１に示
した演算増幅器と同じであるので、説明を省略する。
【００２８】さて、信号出力回路６３において、ＭＯＳ
ＦＥＴ７８および７９は、カスコードＭＯＳＦＥＴで信
号の増幅を行う。図１に示した信号出力回路３が、カス
コード回路でしかも全差動出力が得られるように構成さ
れているのに対して、信号出力回路６３は、単一のロー
ドＭＯＳＦＥＴ対で、しかも片側のロードＭＯＳＦＥＴ
のゲート、ドレインが接続されており、２つの差動出力
ではなく、１つの合成された出力、すなわち不平衡出力
が得られる。したがって、信号出力回路６３は、平衡・
不平衡変換回路ということができる。このため、合成さ
れた後の信号をレベルシフトさせたり、また増幅させた
りするのに、従来の増幅回路の取り扱いと全く同じで済
むという点でも設計が容易である。
ＦＥＴ７８および７９は、カスコードＭＯＳＦＥＴで信
号の増幅を行う。図１に示した信号出力回路３が、カス
コード回路でしかも全差動出力が得られるように構成さ
れているのに対して、信号出力回路６３は、単一のロー
ドＭＯＳＦＥＴ対で、しかも片側のロードＭＯＳＦＥＴ
のゲート、ドレインが接続されており、２つの差動出力
ではなく、１つの合成された出力、すなわち不平衡出力
が得られる。したがって、信号出力回路６３は、平衡・
不平衡変換回路ということができる。このため、合成さ
れた後の信号をレベルシフトさせたり、また増幅させた
りするのに、従来の増幅回路の取り扱いと全く同じで済
むという点でも設計が容易である。
【００２９】図３の回路に対してさらに性能を上げるた
めに、図４に示すような出力用増幅部とか単位ゲインバ
ッファを追加するなどしてもよい。図４において、９１
は第１差動増幅部、９２は第２差動増幅部、９３は平衡
・不平衡変換回路である。これらの回路は図３に示した
回路と同じの構成・動作であるので、説明を省略する。
また、１１８は出力増幅回路である。
めに、図４に示すような出力用増幅部とか単位ゲインバ
ッファを追加するなどしてもよい。図４において、９１
は第１差動増幅部、９２は第２差動増幅部、９３は平衡
・不平衡変換回路である。これらの回路は図３に示した
回路と同じの構成・動作であるので、説明を省略する。
また、１１８は出力増幅回路である。
【００３０】出力増幅回路１１８は、ＭＯＳＦＥＴ１１
９および１２０で構成され、平衡・不平衡変換回路９３
の出力信号の増幅と出力電流能力を向上する。また、抵
抗１２１，コンデンサ１２２は、位相余裕を十分保つた
めに用いている。
９および１２０で構成され、平衡・不平衡変換回路９３
の出力信号の増幅と出力電流能力を向上する。また、抵
抗１２１，コンデンサ１２２は、位相余裕を十分保つた
めに用いている。
【００３１】
【発明の効果】以上説明したように請求項１に記載の発
明によれば、差動対を構成するトランジスタであって、
２つの差動対の一方の差動対のトランジスタをエンハン
スメント型とし、他方の差動対のトランジスタをデプレ
ション型とし、それぞれのトランジスタの極性を同一と
した演算増幅器としているので、入力信号のレベル・シ
フトをするレベル・シフタを不要としながらも、２つの
差動増幅器の合成特性として、同相入力信号範囲が広
く、歪みが少ない演算増幅器とすることができ、しかも
設計が容易であるという効果がある。
明によれば、差動対を構成するトランジスタであって、
２つの差動対の一方の差動対のトランジスタをエンハン
スメント型とし、他方の差動対のトランジスタをデプレ
ション型とし、それぞれのトランジスタの極性を同一と
した演算増幅器としているので、入力信号のレベル・シ
フトをするレベル・シフタを不要としながらも、２つの
差動増幅器の合成特性として、同相入力信号範囲が広
く、歪みが少ない演算増幅器とすることができ、しかも
設計が容易であるという効果がある。
【図１】本発明の実施例である演算増幅器の回路図であ
る。
る。
【図２】本発明の実施例である演算増幅器の回路図であ
る。
る。
【図３】他の信号合成回路を用いた本発明の演算増幅器
の回路図である。
の回路図である。
【図４】出力増幅回路を付加した本発明の演算増幅器の
回路図である。
回路図である。
【図５】従来の演算増幅器の回路図である。
【図６】従来の演算増幅器の入出力特性を説明する図で
ある。
ある。
１ 第１差動増幅部 ２ 第２差動増幅部 ３ 信号出力回路 ４，５ レベルシフタ ３１ 第１差動増幅部 ３２ 第２差動増幅部 ３３ 信号出力回路 ６１ 第１差動増幅部 ６２ 第２差動増幅部 ６３ 信号出力回路 ９１ 第１差動増幅部 ９２ 第２差動増幅部 ９３ 信号出力回路 １１８ 出力増幅回路 １３１ 第１差動増幅部 １３２ 第２差動増幅部 １３３ 信号合成回路
Claims (1)
- 【請求項１】 差動入力を入力する差動入力端子と、 前記差動入力端子からのそれぞれの入力信号が直接ゲー
トに入力されるエンハンスメント型の第１の入力ＭＯＳ
ＦＥＴ対と、該ＭＯＳＦＥＴ対の各ソースの接続点に結
合した第１の定電流源とを有する第１の差動増幅部と、 前記差動入力端子からのそれぞれの入力信号が直接ゲー
トに入力されるデプレション型で、前記第１の差動増幅
部の入力ＭＯＳＦＥＴ対と同じ極性の第２の入力ＭＯＳ
ＦＥＴ対と、該ＭＯＳＦＥＴ対の各ソースの接続点に結
合した第２の定電流源とを有する第２の差動増幅部と、 前記第１の差動増幅部の第１のＭＯＳＦＥＴ対および前
記第２の差動増幅部の第２のＭＯＳＦＥＴ対のそれぞれ
の同じ極性の出力信号を出力するＭＯＳＦＥＴのドレー
ンは結合されており、該ドレーンの結合点に接続された
負荷電流源と、 前記ドレーンの結合点からの差動出力を入力して出力す
る信号出力部と を備え、 前記第１と第２のＭＯＳＦＥＴ対および前記第１と第２
の定電流源は同様の構成であることを特徴とする演算増
幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15236994A JP3341945B2 (ja) | 1994-07-04 | 1994-07-04 | 演算増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15236994A JP3341945B2 (ja) | 1994-07-04 | 1994-07-04 | 演算増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0818355A JPH0818355A (ja) | 1996-01-19 |
| JP3341945B2 true JP3341945B2 (ja) | 2002-11-05 |
Family
ID=15539028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15236994A Expired - Lifetime JP3341945B2 (ja) | 1994-07-04 | 1994-07-04 | 演算増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3341945B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009201119A (ja) * | 1996-03-19 | 2009-09-03 | Semiconductor Components Industries Llc | 低電圧演算増幅器とその方法 |
| JP4036506B2 (ja) * | 1997-10-21 | 2008-01-23 | 日本テキサス・インスツルメンツ株式会社 | 差動増幅器 |
| JP3990966B2 (ja) | 2002-10-08 | 2007-10-17 | 松下電器産業株式会社 | 差動増幅器 |
| JP2008015875A (ja) * | 2006-07-07 | 2008-01-24 | Matsushita Electric Ind Co Ltd | 電源回路 |
-
1994
- 1994-07-04 JP JP15236994A patent/JP3341945B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0818355A (ja) | 1996-01-19 |
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