JPH09167928A - オペアンプ - Google Patents
オペアンプInfo
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- JPH09167928A JPH09167928A JP7277802A JP27780295A JPH09167928A JP H09167928 A JPH09167928 A JP H09167928A JP 7277802 A JP7277802 A JP 7277802A JP 27780295 A JP27780295 A JP 27780295A JP H09167928 A JPH09167928 A JP H09167928A
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- JP
- Japan
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- operational amplifier
- differential
- constant current
- mosfet
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Abstract
(57)【要約】
【課題】 １Ｖ以下の電源電圧でも動作可能なオペアン
プを提供する。 【解決手段】 一方をダイオード形としてゲートを共通
にした１対のＭＯＳＦＥＴ１１，１２を使用し、その各
ソース側を差動入力端子に使用すると共に各ドレイン側
に定電流源１３，１４を接続した差動ステージＤＳを設
け、そして、差動ステージＤＳの出力により、ＭＯＳＦ
ＥＴ１６及び定電流源１７を直列接続した出力ステージ
ＯＳを制御するようにしたＭＯＳオペアンプ１０を提供
する。定電流源としてはＮＭＯＳＦＥＴのカレントミラ
ー回路を使用する。このオペアンプ１０では、差動ステ
ージＤＳにおけるＤＣバイアスのレベルには、１対のＭ
ＯＳＦＥＴ１１，１２のしきい値電圧とその若干のマー
ジンのみが関係するだけになる。
プを提供する。 【解決手段】 一方をダイオード形としてゲートを共通
にした１対のＭＯＳＦＥＴ１１，１２を使用し、その各
ソース側を差動入力端子に使用すると共に各ドレイン側
に定電流源１３，１４を接続した差動ステージＤＳを設
け、そして、差動ステージＤＳの出力により、ＭＯＳＦ
ＥＴ１６及び定電流源１７を直列接続した出力ステージ
ＯＳを制御するようにしたＭＯＳオペアンプ１０を提供
する。定電流源としてはＮＭＯＳＦＥＴのカレントミラ
ー回路を使用する。このオペアンプ１０では、差動ステ
ージＤＳにおけるＤＣバイアスのレベルには、１対のＭ
ＯＳＦＥＴ１１，１２のしきい値電圧とその若干のマー
ジンのみが関係するだけになる。
Description
【０００１】
【発明の属する技術分野】本発明は演算増幅器すなわち
オペアンプに関し、中でも特に、ＭＯＳオペアンプに関
する。
オペアンプに関し、中でも特に、ＭＯＳオペアンプに関
する。
【０００２】
【従来の技術】現在使用されているオペアンプの代表例
を図４、図５に示す。この回路は共通ソース差動増幅形
のＣＭＯＳオペアンプで、例えば、『Analog MOS Integ
ratedCircuits for Signal Processing』; R.Gregoroa
n,et.al; John Wiley & Sons;1986の１２１〜２６４頁
や、或いは、『Biasing Circuit for High Input Swing
Operational Amplifters 』; J.F.Duque-Carrillo; IEE
E Journal of Solid-State Circuits,VOL30,NO.2,Feb.1
995,PP156-159に開示されている。また、図６には、図
５の回路についての小信号等価回路が示してある。
を図４、図５に示す。この回路は共通ソース差動増幅形
のＣＭＯＳオペアンプで、例えば、『Analog MOS Integ
ratedCircuits for Signal Processing』; R.Gregoroa
n,et.al; John Wiley & Sons;1986の１２１〜２６４頁
や、或いは、『Biasing Circuit for High Input Swing
Operational Amplifters 』; J.F.Duque-Carrillo; IEE
E Journal of Solid-State Circuits,VOL30,NO.2,Feb.1
995,PP156-159に開示されている。また、図６には、図
５の回路についての小信号等価回路が示してある。
【０００３】図４及び図５の差動増幅器１では、ＮＭＯ
ＳＦＥＴ２，３のゲートがそれぞれ差動入力端子とさ
れ、そのソースは共通に定電流源４に接続されている。
そして、これらＮＭＯＳＦＥＴ２，３のドレインに対す
る能動負荷として、ソースを電源電圧ＶＤＤにつないだ
カレントミラー形のＰＭＯＳＦＥＴ５，６が接続されて
いる。更に図５の場合には、出力ステージ７として、電
源電圧ＶＤＤにソースがつながれ、差動増幅器１の出力
によりゲート制御されて出力信号Ｖｏｕｔをドレインか
ら発生するＰＭＯＳＦＥＴ８と、このＰＭＯＳＦＥＴ８
の定電流源９と、が設けられている。
ＳＦＥＴ２，３のゲートがそれぞれ差動入力端子とさ
れ、そのソースは共通に定電流源４に接続されている。
そして、これらＮＭＯＳＦＥＴ２，３のドレインに対す
る能動負荷として、ソースを電源電圧ＶＤＤにつないだ
カレントミラー形のＰＭＯＳＦＥＴ５，６が接続されて
いる。更に図５の場合には、出力ステージ７として、電
源電圧ＶＤＤにソースがつながれ、差動増幅器１の出力
によりゲート制御されて出力信号Ｖｏｕｔをドレインか
ら発生するＰＭＯＳＦＥＴ８と、このＰＭＯＳＦＥＴ８
の定電流源９と、が設けられている。
【０００４】これら回路における差動増幅器１では、全
てのトランジスタが飽和領域で動作するので、差動入力
Ｖｉｎ１，Ｖｉｎ２のＤＣレベルに、最低でも次の数式
１の条件が要求される。
てのトランジスタが飽和領域で動作するので、差動入力
Ｖｉｎ１，Ｖｉｎ２のＤＣレベルに、最低でも次の数式
１の条件が要求される。
【数１】Ｖｉｎ＞Ｖｔｎ（ＶｔｎはＮＭＯＳＦＥＴのし
きい値電圧）
きい値電圧）
【０００５】また、ＰＭＯＳＦＥＴ５，６の飽和領域動
作のため、そのゲート−ソース間電圧ＶｇｓにはＶｇｓ
＞｜Ｖｔｐ｜（ＶｔｐはＰＭＯＳＦＥＴのしきい値電
圧）が要求され、従ってＮＭＯＳＦＥＴ２のドレイン電
圧Ｖａは、次の数式２を満足しなければならない。
作のため、そのゲート−ソース間電圧ＶｇｓにはＶｇｓ
＞｜Ｖｔｐ｜（ＶｔｐはＰＭＯＳＦＥＴのしきい値電
圧）が要求され、従ってＮＭＯＳＦＥＴ２のドレイン電
圧Ｖａは、次の数式２を満足しなければならない。
【数２】Ｖａ＜ＶＤＤ−｜Ｖｔｐ｜
【０００６】更に、ＮＭＯＳＦＥＴ２，３の飽和領域動
作のため、次の数式３の条件が要求される。
作のため、次の数式３の条件が要求される。
【数３】Ｖｉｎ１−Ｖａ＜Ｖｔｎ
【０００７】これらの数式１〜３から、この差動増幅器
１の動作条件として次の数式４が得られる。
１の動作条件として次の数式４が得られる。
【数４】Ｖｔｎ＜Ｖｉｎ＜ＶＤＤ−｜Ｖｔｐ｜＋Ｖｔｎ
【０００８】この数式４から分かるように、電源電圧Ｖ
ＤＤが低く、例えば１Ｖになると、差動入力Ｖｉｎの動
作可能範囲が非常に厳しくなる。従って、通常、差動入
力Ｖｉｎ１，Ｖｉｎ２はＶＤＤ／２に決定されるので、
電源電圧ＶＤＤとしては、少なくとも３Ｖｔｎ程度、即
ち約１．５Ｖ以上が設定される。つまり、現状の電源電
圧ＶＤＤは、次の数式５を結果的に満足するものでなけ
ればならない。尚、式中のαはマージンを示す。
ＤＤが低く、例えば１Ｖになると、差動入力Ｖｉｎの動
作可能範囲が非常に厳しくなる。従って、通常、差動入
力Ｖｉｎ１，Ｖｉｎ２はＶＤＤ／２に決定されるので、
電源電圧ＶＤＤとしては、少なくとも３Ｖｔｎ程度、即
ち約１．５Ｖ以上が設定される。つまり、現状の電源電
圧ＶＤＤは、次の数式５を結果的に満足するものでなけ
ればならない。尚、式中のαはマージンを示す。
【数５】 ＶＤＤ≒Ｖｔｎ＋｜Ｖｔｐ｜＋α ≒Ｖｔｎ＋Ｖｔｎ／２＋｜Ｖｔｐ｜＋｜Ｖｔｐ｜／２ ＝１．５（Ｖｔｎ＋｜Ｖｔｐ｜）
【０００９】一方、図５の回路の小信号等価回路図であ
る図６を参照すると、その開ループ利得は次の数式６で
表せる。尚、式中、ＡＶ0 はトータル開ループ利得、Ａ
Ｖ1は差動増幅利得、ＡＶ2 は増幅利得である。また、
ｇｍ，ｇｄはＭＯＳＦＥＴのチャネルコンダクタンス
で、ｇｍ＝∂ＩD ／∂Ｖgs，ｇｄ＝∂ＩD ／∂Ｖdsであ
る。
る図６を参照すると、その開ループ利得は次の数式６で
表せる。尚、式中、ＡＶ0 はトータル開ループ利得、Ａ
Ｖ1は差動増幅利得、ＡＶ2 は増幅利得である。また、
ｇｍ，ｇｄはＭＯＳＦＥＴのチャネルコンダクタンス
で、ｇｍ＝∂ＩD ／∂Ｖgs，ｇｄ＝∂ＩD ／∂Ｖdsであ
る。
【数６】 Ａｖ0 ＝Ａｖ1 ・Ａｖ2 ＝〔ｇｍ1 ／（ｇｄ2 ＋ｇｄ4 ）〕・〔ｇｍ4 ／（ｇｄ5 ＋ｇｏ5 ）〕
【００１０】また、その周波数利得は、図７を参照する
と次の数式７で表せる。尚、式中、Ｓ＝ｊω、Ｓｐ1 は
第１の極(first pole)、Ｓｐ2 は第２の極(second pol
e) である。
と次の数式７で表せる。尚、式中、Ｓ＝ｊω、Ｓｐ1 は
第１の極(first pole)、Ｓｐ2 は第２の極(second pol
e) である。
【数７】 Ａｖ＝Ａｖ0 ・１／〔（１−Ｓ／Ｓｐ1 ）（１−Ｓ／Ｓｐ2 ）〕 ……Ｓｐ1 ＝（ｇｄ2 ＋ｇｄ4 ）／ＣＡ，Ｓｐ2 ＝（ｇｄ5 ＋ｇｏ5 ）／ＣＬ
【００１１】
【発明が解決しようとする課題】ところで、最近におけ
る電子製品の携帯化等に伴って、その携帯性の向上や使
用時間の長期化の点から、より低電力化が求められるよ
うになってきている。従って、上記の単一電源用のＣＭ
ＯＳオペアンプのようなアナログ回路についても、より
低電圧下で動作できることが必要になっている。しかし
ながら従来では上述のように電源電圧の低下に限界があ
り、更なる低消費電力型のオペアンプの開発が望まれて
いる。即ち具体的には、できれば数式６、７で示すよう
な利得はそのままで、１．０Ｖ以下の電源電圧、或いは
ＭＯＳトランジスタのしきい値電圧よりも若干大きい程
度の電源電圧で動作可能なＣＭＯＳオペアンプが必要と
されている。
る電子製品の携帯化等に伴って、その携帯性の向上や使
用時間の長期化の点から、より低電力化が求められるよ
うになってきている。従って、上記の単一電源用のＣＭ
ＯＳオペアンプのようなアナログ回路についても、より
低電圧下で動作できることが必要になっている。しかし
ながら従来では上述のように電源電圧の低下に限界があ
り、更なる低消費電力型のオペアンプの開発が望まれて
いる。即ち具体的には、できれば数式６、７で示すよう
な利得はそのままで、１．０Ｖ以下の電源電圧、或いは
ＭＯＳトランジスタのしきい値電圧よりも若干大きい程
度の電源電圧で動作可能なＣＭＯＳオペアンプが必要と
されている。
【００１２】
【課題を解決するための手段】このような目的のために
本発明では、ダイオード形としたＭＯＳＦＥＴ及び該Ｍ
ＯＳＦＥＴとゲート接続したＭＯＳＦＥＴからなる１対
のＭＯＳＦＥＴを用い、その各ソース側を差動入力端子
に使用すると共にその各ドレイン側へ定電流源を接続し
て出力端子に使用する差動ステージを設け、そして、該
差動ステージの出力により、ＭＯＳＦＥＴ及び定電流源
を直列接続してなる出力ステージを制御するようになっ
たＭＯＳオペアンプを提供する。この場合、ＭＯＳＦＥ
ＴとしてＰＭＯＳＦＥＴを用いるようにし、また、定電
流源としてＮＭＯＳＦＥＴのカレントミラー回路を用い
たＣＭＯＳオペアンプとするのが適している。即ち、Ｐ
ＭＯＳＥＴは素子間分離の容易性や経済性に優れ、ま
た、ＰＭＯＳカレントミラーでは電源電圧（ＶＤＤ）へ
直接接続しなければならないが、ＮＭＯＳカレントミラ
ーであれば接地（ＧＮＤ）接続可能であるから、低電圧
設計に有利であるためである。
本発明では、ダイオード形としたＭＯＳＦＥＴ及び該Ｍ
ＯＳＦＥＴとゲート接続したＭＯＳＦＥＴからなる１対
のＭＯＳＦＥＴを用い、その各ソース側を差動入力端子
に使用すると共にその各ドレイン側へ定電流源を接続し
て出力端子に使用する差動ステージを設け、そして、該
差動ステージの出力により、ＭＯＳＦＥＴ及び定電流源
を直列接続してなる出力ステージを制御するようになっ
たＭＯＳオペアンプを提供する。この場合、ＭＯＳＦＥ
ＴとしてＰＭＯＳＦＥＴを用いるようにし、また、定電
流源としてＮＭＯＳＦＥＴのカレントミラー回路を用い
たＣＭＯＳオペアンプとするのが適している。即ち、Ｐ
ＭＯＳＥＴは素子間分離の容易性や経済性に優れ、ま
た、ＰＭＯＳカレントミラーでは電源電圧（ＶＤＤ）へ
直接接続しなければならないが、ＮＭＯＳカレントミラ
ーであれば接地（ＧＮＤ）接続可能であるから、低電圧
設計に有利であるためである。
【００１３】この回路によれば、差動ステージにおける
ＤＣバイアスのレベルには、１対のＭＯＳＦＥＴのしき
い値電圧とその若干のマージンのみが関係することにな
るので、当該オペアンプの電源電圧として従来より低い
電圧のものを使用可能になる。その一方で、当該回路の
開ループ利得や周波数利得、或いは差動ステージのＣＭ
ＲＲ（同相信号除去比）については、従来に比べても遜
色のないものを得ることができる。
ＤＣバイアスのレベルには、１対のＭＯＳＦＥＴのしき
い値電圧とその若干のマージンのみが関係することにな
るので、当該オペアンプの電源電圧として従来より低い
電圧のものを使用可能になる。その一方で、当該回路の
開ループ利得や周波数利得、或いは差動ステージのＣＭ
ＲＲ（同相信号除去比）については、従来に比べても遜
色のないものを得ることができる。
【００１４】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態について説明する。
施形態について説明する。
【００１５】図１に示すように、この例のＣＭＯＳオペ
アンプ１０は、差動ステージＤＳと出力ステージＯＳと
から構成されている。差動ステージＤＳは、各ソースを
差動入力Ｖｉｎ１，Ｖｉｎ２にそれぞれつなげた１対の
ＰＭＯＳＦＥＴ１１，１２を備えている。ＰＭＯＳＦＥ
Ｔ１１はダイオード形とされ、そしてＰＭＯＳＦＥＴ１
２がＰＭＯＳＦＥＴ１１とゲート接続されている。即
ち、ＰＭＯＳＦＥＴ１１，１２の各ゲートは共通にして
ＰＭＯＳＦＥＴ１１のドレインへ接続され、定電流源１
３を介して接地（ＧＮＤ）されている。ＰＭＯＳＦＥＴ
１２のドレインは定電流源１４に接続され、これらＰＭ
ＯＳＦＥＴ１２と定電流源１４の接続点１５が出力端子
とされて差動ステージＤＳの出力（電圧Ｖｂ）がとられ
ている。
アンプ１０は、差動ステージＤＳと出力ステージＯＳと
から構成されている。差動ステージＤＳは、各ソースを
差動入力Ｖｉｎ１，Ｖｉｎ２にそれぞれつなげた１対の
ＰＭＯＳＦＥＴ１１，１２を備えている。ＰＭＯＳＦＥ
Ｔ１１はダイオード形とされ、そしてＰＭＯＳＦＥＴ１
２がＰＭＯＳＦＥＴ１１とゲート接続されている。即
ち、ＰＭＯＳＦＥＴ１１，１２の各ゲートは共通にして
ＰＭＯＳＦＥＴ１１のドレインへ接続され、定電流源１
３を介して接地（ＧＮＤ）されている。ＰＭＯＳＦＥＴ
１２のドレインは定電流源１４に接続され、これらＰＭ
ＯＳＦＥＴ１２と定電流源１４の接続点１５が出力端子
とされて差動ステージＤＳの出力（電圧Ｖｂ）がとられ
ている。
【００１６】出力ステージＯＳは、電源電圧ＶＤＤにソ
ースをつないだＰＭＯＳＦＥＴ１６と、このＰＭＯＳＦ
ＥＴ１６のドレインに接続した定電流源１７との直列接
続からなり、ＰＭＯＳＦＥＴ１６及び定電流源１７の接
続点１８からオペアンプ出力Ｖｏｕｔを発生する構成で
ある。ＰＭＯＳＦＥＴ１６のゲートに差動ステージＤＳ
の出力を受けてその導通性が制御されるので、差動入力
Ｖｉｎ１，Ｖｉｎ２に応じた出力Ｖｏｕｔが得られる。
ースをつないだＰＭＯＳＦＥＴ１６と、このＰＭＯＳＦ
ＥＴ１６のドレインに接続した定電流源１７との直列接
続からなり、ＰＭＯＳＦＥＴ１６及び定電流源１７の接
続点１８からオペアンプ出力Ｖｏｕｔを発生する構成で
ある。ＰＭＯＳＦＥＴ１６のゲートに差動ステージＤＳ
の出力を受けてその導通性が制御されるので、差動入力
Ｖｉｎ１，Ｖｉｎ２に応じた出力Ｖｏｕｔが得られる。
【００１７】このオペアンプ１０の定電流源１３，１
４，１７としては、ＮＭＯＳＦＥＴのカレントミラー回
路を用いてある（図１Ｂ）。以下、この回路の性能につ
いて数式を用いて説明する。
４，１７としては、ＮＭＯＳＦＥＴのカレントミラー回
路を用いてある（図１Ｂ）。以下、この回路の性能につ
いて数式を用いて説明する。
【００１８】．ＤＣバイアス
【００１９】図１から明らかなように、このオペアンプ
１０の差動入力の電圧Ｖｉｎは次の数式８の条件を満足
するものでよい。尚、式中のＶｔｐはＰＭＯＳＦＥＴの
しきい値電圧、αはマージンを表す。
１０の差動入力の電圧Ｖｉｎは次の数式８の条件を満足
するものでよい。尚、式中のＶｔｐはＰＭＯＳＦＥＴの
しきい値電圧、αはマージンを表す。
【数８】Ｖｉｎ＞｜Ｖｔｐ｜＋α≒｜Ｖｔｐ｜＋｜Ｖｔ
ｐ｜／２＝１．５｜Ｖｔｐ｜
ｐ｜／２＝１．５｜Ｖｔｐ｜
【００２０】このオペアンプ１０では、Ｖｉｎ≒ＶＤＤ
が可能なので、数式８から電源電圧ＶＤＤを次の数式９
で表せるレベルまで下げることが可能となる。
が可能なので、数式８から電源電圧ＶＤＤを次の数式９
で表せるレベルまで下げることが可能となる。
【数９】ＶＤＤ≒１．５｜Ｖｔｐ｜
【００２１】即ち、従来のＣＭＯＳオペアンプの電源電
圧ＶＤＤに比べ、１／２程度のレベルでも動作可能であ
ることが分かる。
圧ＶＤＤに比べ、１／２程度のレベルでも動作可能であ
ることが分かる。
【００２２】．差動ステージＤＳの利得
【００２３】図２に、このオペアンプ１０の小信号等価
回路図を示す。同図より、次の数式１０が表せる。
回路図を示す。同図より、次の数式１０が表せる。
【数１０】 Ｖａ：（ノードＶａに対するキルヒホッフの法則から） ｇｏ1 Ｖａ＋ｇｄ1 （Ｖａ−Ｖｉｎ１）＋ｇｍ1 （Ｖａ
−Ｖｉｎ１）＝０ Ｖｂ：（ノードＶｂに対するキルヒホッフの法則から） ｇｏ2 Ｖｂ＋ｇｄ2 （Ｖｂ−Ｖｉｎ２）＋ｇｍ2 （Ｖａ
−Ｖｉｎ２）＝０
−Ｖｉｎ１）＝０ Ｖｂ：（ノードＶｂに対するキルヒホッフの法則から） ｇｏ2 Ｖｂ＋ｇｄ2 （Ｖｂ−Ｖｉｎ２）＋ｇｍ2 （Ｖａ
−Ｖｉｎ２）＝０
【００２４】この数式１０より、次の数式１１が得られ
る。
る。
【数１１】Ｖｂ＝[-gm1 ・gm2/(gm1+gd1+go1)(gd2+g
o2)]Vin1+[(gm2+gd2)/(gd2+go2)]Vin2
o2)]Vin1+[(gm2+gd2)/(gd2+go2)]Vin2
【００２５】Ｖｉｎ,d＝Ｖｉｎ１−Ｖｉｎ２、Ｖｉｎ,c
＝（Ｖｉｎ１＋Ｖｉｎ２）／２から、数式１１は次のよ
うに変形できる。
＝（Ｖｉｎ１＋Ｖｉｎ２）／２から、数式１１は次のよ
うに変形できる。
【数１２】Ｖｂ＝[-1/(gd2+go2)][gm1・gm2/(gm1+gd1+g
o1)+gm2+gd2]・Vin,d/2+[1/(gd2+go2)][gm2+gd2-gm1・g
m2/(gm1+gd1+go1)]・Vin,c
o1)+gm2+gd2]・Vin,d/2+[1/(gd2+go2)][gm2+gd2-gm1・g
m2/(gm1+gd1+go1)]・Vin,c
【００２６】ｇｍ1 ≫ｇｄ1 ＋ｇｏ1 、ｇｍ2 ≫ｇｄ2
＋ｇｏ2 から、数式１２は次の数式１３で表せる。
＋ｇｏ2 から、数式１２は次の数式１３で表せる。
【数１３】Ｖｂ＝−〔（ｇｍ2 ＋ｇｄ2 ／２）／（ｇｄ
2 ＋ｇｏ2 ）〕・Ｖｉｎ,d＋〔ｇｄ2 ／（ｇｄ2 ＋ｇｏ
2 ）〕・Ｖｉｎ,c
2 ＋ｇｏ2 ）〕・Ｖｉｎ,d＋〔ｇｄ2 ／（ｇｄ2 ＋ｇｏ
2 ）〕・Ｖｉｎ,c
【００２７】従って、数式１３より、次の数式１４、数
式１５が得られる。尚、Ａｄｍは差動モード利得(diffe
rential mode gain)、Ａｃｍは同相モード利得(common
modegain)である。
式１５が得られる。尚、Ａｄｍは差動モード利得(diffe
rential mode gain)、Ａｃｍは同相モード利得(common
modegain)である。
【数１４】｜Ａｄｍ｜＝（ｇｍ2 ＋ｇｄ2 ／２）／（ｇ
ｄ2 ＋ｇｏ2 ） Ａｃｍ ＝ｇｄ2 ／（ｇｄ2 ＋ｇｏ2 ）
ｄ2 ＋ｇｏ2 ） Ａｃｍ ＝ｇｄ2 ／（ｇｄ2 ＋ｇｏ2 ）
【数１５】ＣＭＲＲ＝（ｇｍ2 ＋ｇｄ2 ／２）／ｇｄ2
【００２８】．出力ステージＯＳの利得
【００２９】図２から、次式の数式１６を得る。
【数１６】 ｇｏ3 Ｖｏｕｔ＋ｇｍ3 Ｖｂ＋ｇｄ3 Ｖｏｕｔ＝０
【００３０】この数式１６から数式１７が得られる。
【数１７】 Ｖｏｕｔ＝〔−ｇｍ3 ／（ｇｏ3 ＋ｇｄ3 ）〕・Ｖｂ
【００３１】従って、数式１８が表せる。尚、Ａｖ2 は
出力ステージＯＳの利得となる。
出力ステージＯＳの利得となる。
【数１８】Ａｖ2 ＝Ｖｏｕｔ／Ｖｂ＝｜ｇｍ3 ／（ｇｏ
3 ＋ｇｄ3 ）｜
3 ＋ｇｄ3 ）｜
【００３２】以上より、この実施形態の回路のトータル
的な電圧利得は、次の数式１９のようになる。これは、
従来技術の数式６と比べてもほぼ同じ（若干大きい）程
度である。尚、Ａｖ1 は差動ステージＤＳの利得とな
る。
的な電圧利得は、次の数式１９のようになる。これは、
従来技術の数式６と比べてもほぼ同じ（若干大きい）程
度である。尚、Ａｖ1 は差動ステージＤＳの利得とな
る。
【数１９】 Ａｖ0 ＝Ａｖ1 ・Ａｖ2 ＝｜Ａｄｍ｜・Ａｖ2 ＝[(gm2+gd2/2)/(gd2+go2)] ・[gm3/(go3+gd3)]
【００３３】また、周波数利得は、図３を参照して次の
数式２０で表せる。即ち、従来技術の数式７と比べても
ほぼ同じ程度である。
数式２０で表せる。即ち、従来技術の数式７と比べても
ほぼ同じ程度である。
【数２０】 Ａｖ＝Ａｖ0 ・１／〔（１−Ｓ／Ｓｐ1 ）（１−Ｓ／Ｓｐ2 ）〕 ……Ｓｐ1 ＝（ｇｏ2 ＋ｇｄ2 ）／ＣＢ，Ｓｐ2 ＝（ｇｏ3 ＋ｇｄ3 ）／ＣＬ
【００３４】この実施形態ではＰＭＯＳＦＥＴを用いる
場合について説明しているが、ＮＭＯＳＦＥＴを用いる
場合でも同様の回路構成で実施可能である。即ち、図１
に示す構成で、ＰＭＯＳＦＥＴ１１，１２，１６をＮＭ
ＯＳＦＥＴとし、電源極性を逆にする、つまり差動入力
を含めて電源電圧側に負の電圧を用いるか、或いは接地
（ＧＮＤ）側を＋の電圧として使用するように構成すれ
ばよい。この場合にも上記同様の特性を得ることが可能
である。
場合について説明しているが、ＮＭＯＳＦＥＴを用いる
場合でも同様の回路構成で実施可能である。即ち、図１
に示す構成で、ＰＭＯＳＦＥＴ１１，１２，１６をＮＭ
ＯＳＦＥＴとし、電源極性を逆にする、つまり差動入力
を含めて電源電圧側に負の電圧を用いるか、或いは接地
（ＧＮＤ）側を＋の電圧として使用するように構成すれ
ばよい。この場合にも上記同様の特性を得ることが可能
である。
【００３５】
【発明の効果】以上説明したように本発明によれば、高
性能を維持しつつ１．０Ｖ以下の電源電圧でも動作可能
なＭＯＳオペアンプを提供できる。従って、更なる低電
力化を実現可能で、ダウンサイジングや携帯化の進めら
れる電子製品に有益である。また、本発明のＭＯＳオペ
アンプは、データ変換関係の回路にも有効に使用でき
る。
性能を維持しつつ１．０Ｖ以下の電源電圧でも動作可能
なＭＯＳオペアンプを提供できる。従って、更なる低電
力化を実現可能で、ダウンサイジングや携帯化の進めら
れる電子製品に有益である。また、本発明のＭＯＳオペ
アンプは、データ変換関係の回路にも有効に使用でき
る。
【図１】本発明によるＭＯＳオペアンプを示す回路図。
【図２】図１のオペアンプの開ループ利得についての等
価回路図。
価回路図。
【図３】図１のオペアンプの周波数利得についての等価
回路図。
回路図。
【図４】従来のＣＭＯＳオペアンプの一例を示す回路
図。
図。
【図５】従来のＣＭＯＳオペアンプの他の例を示す回路
図。
図。
【図６】図５の回路の開ループ利得についての等価回路
図。
図。
【図７】図５の回路の周波数利得についての等価回路
図。
図。
１０ ＭＯＳオペアンプ １１，１２，１６ ＰＭＯＳＦＥＴ １３，１４，１７ 定電流源 ＤＳ 差動ステージ ＯＳ 出力ステージ
Claims (3)
- 【請求項１】 ダイオード形としたＭＯＳＦＥＴ及び該
ＭＯＳＦＥＴとゲート接続したＭＯＳＦＥＴからなる１
対のＭＯＳＦＥＴを用い、その各ソース側を差動入力端
子に使用すると共にその各ドレイン側へ定電流源を接続
して出力端子に使用する差動ステージを設け、該差動ス
テージの出力により、ＭＯＳＦＥＴ及び定電流源を直列
接続してなる出力ステージを制御することを特徴とする
ＭＯＳオペアンプ。 - 【請求項２】 ＭＯＳＦＥＴとしてＰＭＯＳＦＥＴを用
いる請求項１記載のＭＯＳオペアンプ。 - 【請求項３】 差動ステージの定電流源として、ＮＭＯ
ＳＦＥＴのカレントミラー回路を使用する請求項２記載
のＭＯＳオペアンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7277802A JPH09167928A (ja) | 1995-10-11 | 1995-10-25 | オペアンプ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26261695 | 1995-10-11 | ||
| JP7-262616 | 1995-10-11 | ||
| JP7277802A JPH09167928A (ja) | 1995-10-11 | 1995-10-25 | オペアンプ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09167928A true JPH09167928A (ja) | 1997-06-24 |
Family
ID=26545623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7277802A Pending JPH09167928A (ja) | 1995-10-11 | 1995-10-25 | オペアンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09167928A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6359516B1 (en) * | 2000-07-21 | 2002-03-19 | Philips Electronics North America Corporation | High-frequency amplifier circuit with independent control of quiescent current and bias impedance |
| EP1708069A1 (en) * | 2004-01-22 | 2006-10-04 | Rohm Co., Ltd. | Overcurrent detecting circuit and regulator having the same |
-
1995
- 1995-10-25 JP JP7277802A patent/JPH09167928A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6359516B1 (en) * | 2000-07-21 | 2002-03-19 | Philips Electronics North America Corporation | High-frequency amplifier circuit with independent control of quiescent current and bias impedance |
| EP1708069A1 (en) * | 2004-01-22 | 2006-10-04 | Rohm Co., Ltd. | Overcurrent detecting circuit and regulator having the same |
| EP1708069A4 (en) * | 2004-01-22 | 2008-01-16 | Rohm Co Ltd | CURRENT SURCHARGE DETECTION CIRCUIT AND REGULATOR COMPRISING SUCH A CIRCUIT |
| US7573689B2 (en) | 2004-01-22 | 2009-08-11 | Rohm Co., Ltd. | Overcurrent detecting circuit and regulator having the same |
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