JP3069165B2 - 演算増幅回路 - Google Patents
演算増幅回路Info
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Description
【０００１】
【産業上の利用分野】本発明は演算増幅回路に係り、詳
しくはＭＯＳトランジスタを用いた演算増幅回路に関す
る。
しくはＭＯＳトランジスタを用いた演算増幅回路に関す
る。
【０００２】演算増幅回路は高入力インピーダンス、高
出力であることから、デジタル・アナログ変換器、例え
ばＲー２Ｒラダー抵抗型のデジタル・アナログ変換器の
出力段に使用されている。ところで、このデジタル・ア
ナログ変換器においては入力電圧の変化に対する出力の
保証範囲が大きいことが重要である。そのため、デジタ
ル・アナログ変換器に使用される演算増幅回路は入力電
圧に対する出力電圧の直線性の保証範囲の拡大が要求さ
れている。
出力であることから、デジタル・アナログ変換器、例え
ばＲー２Ｒラダー抵抗型のデジタル・アナログ変換器の
出力段に使用されている。ところで、このデジタル・ア
ナログ変換器においては入力電圧の変化に対する出力の
保証範囲が大きいことが重要である。そのため、デジタ
ル・アナログ変換器に使用される演算増幅回路は入力電
圧に対する出力電圧の直線性の保証範囲の拡大が要求さ
れている。
【０００３】
【従来の技術】従来、Ｒー２Ｒラダー抵抗型のデジタル
・アナログ変換器はその出力段に高入力インピーダン
ス、高出力電流に優れた演算増幅回路（以下、オペアン
プという）が使用されている。そして、デジタル・アナ
ログ変換器もＩＣ化及び低消費電力化に伴いオペアンプ
はＣＭＯＳトランジスタにて構成されている。このＣＭ
ＯＳタイプのオペアンプはその差動増幅回路部の入力ト
ランジスタをエンハンスメント型ＮチャネルＭＯＳトラ
ンジスタにて構成している。
・アナログ変換器はその出力段に高入力インピーダン
ス、高出力電流に優れた演算増幅回路（以下、オペアン
プという）が使用されている。そして、デジタル・アナ
ログ変換器もＩＣ化及び低消費電力化に伴いオペアンプ
はＣＭＯＳトランジスタにて構成されている。このＣＭ
ＯＳタイプのオペアンプはその差動増幅回路部の入力ト
ランジスタをエンハンスメント型ＮチャネルＭＯＳトラ
ンジスタにて構成している。
【０００４】
【発明が解決しようとする課題】しかしながら、エンハ
ンスメント型ＮチャネルＭＯＳトランジスタはゲート入
力がスレッシホールド電圧Ｖth以下の電圧のときにはオ
フする。従って、デジタル・アナログ変換器のアナログ
変換回路部が０ボルト〜基準電圧の範囲でアナログ出力
（以下、オペアンプに対してアナログ入力信号という）
を出力する場合、オペアンプは０ボルト〜スレッシホー
ルド電圧Ｖthのアナログ入力信号に対して入力トランジ
スタがオフするため、正常な入力電圧に対する出力電圧
を出力することができない。つまり、ＣＭＯＳタイプの
オペアンプにおいて、差動増幅回路部の入力トランジス
タにエンハンスメント型ＮチャネルＭＯＳトランジスタ
を使用している場合には、アナログ入力信号の電圧が低
い側では入力電圧に対する出力電圧の直線性は保証され
ない。その結果、デジタル・アナログ変換器において、
入力電圧が低い側では正確なアナログ変換ができず、入
力電圧に対する出力電圧の保証範囲が限定されていた。
ンスメント型ＮチャネルＭＯＳトランジスタはゲート入
力がスレッシホールド電圧Ｖth以下の電圧のときにはオ
フする。従って、デジタル・アナログ変換器のアナログ
変換回路部が０ボルト〜基準電圧の範囲でアナログ出力
（以下、オペアンプに対してアナログ入力信号という）
を出力する場合、オペアンプは０ボルト〜スレッシホー
ルド電圧Ｖthのアナログ入力信号に対して入力トランジ
スタがオフするため、正常な入力電圧に対する出力電圧
を出力することができない。つまり、ＣＭＯＳタイプの
オペアンプにおいて、差動増幅回路部の入力トランジス
タにエンハンスメント型ＮチャネルＭＯＳトランジスタ
を使用している場合には、アナログ入力信号の電圧が低
い側では入力電圧に対する出力電圧の直線性は保証され
ない。その結果、デジタル・アナログ変換器において、
入力電圧が低い側では正確なアナログ変換ができず、入
力電圧に対する出力電圧の保証範囲が限定されていた。
【０００５】また、ＣＭＯＳタイプのオペアンプにおい
ては差動増幅回路部の入力トランジスタをデプレッショ
ン型ＮチャネルＭＯＳトランジスタで構成したものがあ
る。このタイプのオペアンプにおいては、オペアンプの
電源電圧付近のレベルのアナログ入力信号が入力された
時、デプレッション型ＮチャネルＭＯＳトランジスタの
ソース・ドレイン間の電位がなくなる。従って、アナロ
グ出力電圧の高い側では飽和して入力電圧に対する出力
電圧の直線性は保証されなくなる。その結果、デジタル
・アナログ変換器において、入力電圧が高い側では正確
なアナログ変換ができず、入力電圧に対する出力電圧の
保証範囲が限定されていた。
ては差動増幅回路部の入力トランジスタをデプレッショ
ン型ＮチャネルＭＯＳトランジスタで構成したものがあ
る。このタイプのオペアンプにおいては、オペアンプの
電源電圧付近のレベルのアナログ入力信号が入力された
時、デプレッション型ＮチャネルＭＯＳトランジスタの
ソース・ドレイン間の電位がなくなる。従って、アナロ
グ出力電圧の高い側では飽和して入力電圧に対する出力
電圧の直線性は保証されなくなる。その結果、デジタル
・アナログ変換器において、入力電圧が高い側では正確
なアナログ変換ができず、入力電圧に対する出力電圧の
保証範囲が限定されていた。
【０００６】本発明は上記問題点を解消するためになさ
れたものであって、その目的は入力電圧に対する出力電
圧の直線性を良好にし、入力電圧の変化に対する出力電
圧の保証範囲を拡大することができ、例えばデジタル・
アナログ変換器等に使用した場合に精度の高いアナログ
変換を可能にすることができる演算増幅回路を提供する
ことにある。
れたものであって、その目的は入力電圧に対する出力電
圧の直線性を良好にし、入力電圧の変化に対する出力電
圧の保証範囲を拡大することができ、例えばデジタル・
アナログ変換器等に使用した場合に精度の高いアナログ
変換を可能にすることができる演算増幅回路を提供する
ことにある。
【０００７】
【課題を解決するための手段】図１は本発明の原理説明
図である。差動増幅回路部１はソース端子が互いに接続
された一対の第１導電型ＭＯＳトランジスタＴ２０，Ｔ
２１とで構成され、その一対の第１導電型ＭＯＳトラン
ジスタＴ２０，Ｔ２１のドレイン端子側はカレントミラ
ー回路部２を介して高圧電源側ＶCCに接続されている。
また、一対の第１導電型ＭＯＳトランジスタＴ２０，Ｔ
２１に対して低圧電源側には定電流回路部３が接続され
ている。
図である。差動増幅回路部１はソース端子が互いに接続
された一対の第１導電型ＭＯＳトランジスタＴ２０，Ｔ
２１とで構成され、その一対の第１導電型ＭＯＳトラン
ジスタＴ２０，Ｔ２１のドレイン端子側はカレントミラ
ー回路部２を介して高圧電源側ＶCCに接続されている。
また、一対の第１導電型ＭＯＳトランジスタＴ２０，Ｔ
２１に対して低圧電源側には定電流回路部３が接続され
ている。
【０００８】出力回路部４は第２導電型ＭＯＳトランジ
スタＴ２２とその第２導電型ＭＯＳトランジスタＴ２２
のドレイン出力端子に接続された定電流回路５とから構
成されている。第２導電型ＭＯＳトランジスタＴ２２の
ゲート入力端子は前記一方の第１導電型ＭＯＳトランジ
スタＴ２０のドレイン出力端子に接続されている。
スタＴ２２とその第２導電型ＭＯＳトランジスタＴ２２
のドレイン出力端子に接続された定電流回路５とから構
成されている。第２導電型ＭＯＳトランジスタＴ２２の
ゲート入力端子は前記一方の第１導電型ＭＯＳトランジ
スタＴ２０のドレイン出力端子に接続されている。
【０００９】第１の電圧変換回路６は前記一方の第１導
電型ＭＯＳトランジスタＴ２０のゲート入力端子に接続
され、アナログ入力電圧ＶINをその第１導電型ＭＯＳト
ランジスタＴ２０の線形動作可能な範囲に電圧変換す
る。第２の電圧変換回路７は前記他方の第１導電型ＭＯ
ＳトランジスタＴ２１のゲート入力端子に接続され、帰
還電圧ＶOUT をその他方の第１導電型ＭＯＳトランジス
タＴ２１の線形動作可能な範囲に電圧変換する。
電型ＭＯＳトランジスタＴ２０のゲート入力端子に接続
され、アナログ入力電圧ＶINをその第１導電型ＭＯＳト
ランジスタＴ２０の線形動作可能な範囲に電圧変換す
る。第２の電圧変換回路７は前記他方の第１導電型ＭＯ
ＳトランジスタＴ２１のゲート入力端子に接続され、帰
還電圧ＶOUT をその他方の第１導電型ＭＯＳトランジス
タＴ２１の線形動作可能な範囲に電圧変換する。
【００１０】
【作用】本発明によれば、差動増幅回路部１における一
方の第１導電型ＭＯＳトランジスタＴ２０のゲート入力
端子に入力されるアナログ入力電圧ＶINは、第１の電圧
変換回路６にてその第１導電型ＭＯＳトランジスタＴ２
０の線形動作可能な範囲に電圧変換されて入力される。
従って、差動増幅回路部１の一方の第１導電型ＭＯＳト
ランジスタＴ２０はアナログ入力電圧ＶINの全範囲にお
いて線形動作可能となる。
方の第１導電型ＭＯＳトランジスタＴ２０のゲート入力
端子に入力されるアナログ入力電圧ＶINは、第１の電圧
変換回路６にてその第１導電型ＭＯＳトランジスタＴ２
０の線形動作可能な範囲に電圧変換されて入力される。
従って、差動増幅回路部１の一方の第１導電型ＭＯＳト
ランジスタＴ２０はアナログ入力電圧ＶINの全範囲にお
いて線形動作可能となる。
【００１１】一方、他方の第１導電型ＭＯＳトランジス
タＴ２１のゲート入力端子に入力される帰還電圧ＶOUT
は、第２の電圧変換回路７にてその第１導電型ＭＯＳト
ランジスタＴ２１の線形動作可能な範囲に電圧変換され
て入力される。従って、この他方の第１導電型ＭＯＳト
ランジスタＴ２１は帰還電圧ＶOUT の全範囲において線
形動作可能となる。
タＴ２１のゲート入力端子に入力される帰還電圧ＶOUT
は、第２の電圧変換回路７にてその第１導電型ＭＯＳト
ランジスタＴ２１の線形動作可能な範囲に電圧変換され
て入力される。従って、この他方の第１導電型ＭＯＳト
ランジスタＴ２１は帰還電圧ＶOUT の全範囲において線
形動作可能となる。
【００１２】その結果、アナログ入力電圧ＶINの全範囲
において、演算増幅回路はその入力電圧ＶINに対する出
力電圧ＶOUT の直線性が保たれる。
において、演算増幅回路はその入力電圧ＶINに対する出
力電圧ＶOUT の直線性が保たれる。
【００１３】
【実施例】以下、本発明を具体化した一実施例を図２に
従って説明する。差動増幅回路部１１は非反転側のＮチ
ャネルＭＯＳトランジスタ（以下ＮＭＯＳトランジスタ
という）Ｔ１と反転側ＮＭＯＳトランジスタＴ２は互い
にソース端子を結合して構成されている。両ＮＭＯＳト
ランジスタＴ１，Ｔ２はともにエンハンスメント型（以
下、Ｅnh型という）のＮＭＯＳトランジスタであって、
両ＮＭＯＳトランジスタＴ１，Ｔ２のソース端子にはＥ
nh型ＮＭＯＳトランジスタＴ３，Ｔ４のバイアス回路と
ともに定電流回路部１２を構成するＥnh型ＮＭＯＳトラ
ンジスタＴ５のドレイン端子が接続されている。また、
Ｅnh型ＮＭＯＳトランジスタＴ５のソース端子はグラン
ドに接続されている。
従って説明する。差動増幅回路部１１は非反転側のＮチ
ャネルＭＯＳトランジスタ（以下ＮＭＯＳトランジスタ
という）Ｔ１と反転側ＮＭＯＳトランジスタＴ２は互い
にソース端子を結合して構成されている。両ＮＭＯＳト
ランジスタＴ１，Ｔ２はともにエンハンスメント型（以
下、Ｅnh型という）のＮＭＯＳトランジスタであって、
両ＮＭＯＳトランジスタＴ１，Ｔ２のソース端子にはＥ
nh型ＮＭＯＳトランジスタＴ３，Ｔ４のバイアス回路と
ともに定電流回路部１２を構成するＥnh型ＮＭＯＳトラ
ンジスタＴ５のドレイン端子が接続されている。また、
Ｅnh型ＮＭＯＳトランジスタＴ５のソース端子はグラン
ドに接続されている。
【００１４】前記Ｅnh型ＮＭＯＳトランジスタＴ１，Ｔ
２はそのドレイン端子にカレントミラー回路部１３を介
して電源ＶCCに接続されている。カレントミラー回路部
１３はＥnh型のＰチャネルＭＯＳトランジスタ（以下、
ＰＭＯＳトランジスタという）Ｔ６，Ｔ７とから構成さ
れ、両Ｅnh型ＰＭＯＳトランジスタＴ６，Ｔ７のドレイ
ン端子はそれぞれ対応するＥnh型ＮＭＯＳトランジスタ
Ｔ１，Ｔ２のドレイン端子に接続されているとともに、
両Ｅnh型ＰＭＯＳトランジスタＴ６，Ｔ７のゲート端子
は互いに接続されている。また、反転側のＥnh型ＰＭＯ
ＳトランジスタＴ７のゲート端子は反転側Ｅnh型ＮＭＯ
ＳトランジスタＴ２のドレイン端子に接続されている。
２はそのドレイン端子にカレントミラー回路部１３を介
して電源ＶCCに接続されている。カレントミラー回路部
１３はＥnh型のＰチャネルＭＯＳトランジスタ（以下、
ＰＭＯＳトランジスタという）Ｔ６，Ｔ７とから構成さ
れ、両Ｅnh型ＰＭＯＳトランジスタＴ６，Ｔ７のドレイ
ン端子はそれぞれ対応するＥnh型ＮＭＯＳトランジスタ
Ｔ１，Ｔ２のドレイン端子に接続されているとともに、
両Ｅnh型ＰＭＯＳトランジスタＴ６，Ｔ７のゲート端子
は互いに接続されている。また、反転側のＥnh型ＰＭＯ
ＳトランジスタＴ７のゲート端子は反転側Ｅnh型ＮＭＯ
ＳトランジスタＴ２のドレイン端子に接続されている。
【００１５】前記非反転側Ｅnh型ＮＭＯＳトランジスタ
Ｔ１はそのドレイン端子が出力回路部１４に接続されて
いる。出力回路部１４はＥnh型ＰＭＯＳトランジスタＴ
８と定電流回路を構成するＥnh型ＮＭＯＳトランジスタ
Ｔ９及び位相補償用のコンデンサＣとから構成されてい
る。Ｅnh型ＰＭＯＳトランジスタＴ８はそのソース端子
が電源ＶCCに接続され、ドレイン端子がＥnh型ＮＭＯＳ
トランジスタＴ９のドレイン端子に接続されている。ま
た、Ｅnh型ＰＭＯＳトランジスタＴ８のゲート端子は前
記非反転側Ｅnh型ＮＭＯＳトランジスタＴ１のドレイン
端子に接続され、差動増幅回路部１１からの出力電圧Ｖ
out1を入力し、Ｅnh型ＰＭＯＳトランジスタＴ８のドレ
イン端子からその出力電圧ＶOUT を出力するようになっ
ている。そして、本実施例では、非反転側Ｅnh型ＮＭＯ
ＳトランジスタＴ１のゲート端子に後記するスレッシホ
ールド電圧Ｖthに相当する入力電圧Ｖin1 が入力された
ときの出力電圧Ｖout1でＥnh型ＰＭＯＳトランジスタＴ
８はカットオフ状態で、以後、出力電圧Ｖout1が減少す
るにつれて（即ち、入力電圧Ｖin1 がスレッシホールド
電圧Ｖthから上昇するにつれて）オンしドレイン電流は
線形に増加するようになっている。従って、Ｅnh型ＰＭ
ＯＳトランジスタＴ８のドレイン端子から出力される出
力電圧ＶOUT はゲート端子に入力される出力電圧Ｖout1
に対して０〜ＶCCボルトの間で線形に変化するようにな
っている。
Ｔ１はそのドレイン端子が出力回路部１４に接続されて
いる。出力回路部１４はＥnh型ＰＭＯＳトランジスタＴ
８と定電流回路を構成するＥnh型ＮＭＯＳトランジスタ
Ｔ９及び位相補償用のコンデンサＣとから構成されてい
る。Ｅnh型ＰＭＯＳトランジスタＴ８はそのソース端子
が電源ＶCCに接続され、ドレイン端子がＥnh型ＮＭＯＳ
トランジスタＴ９のドレイン端子に接続されている。ま
た、Ｅnh型ＰＭＯＳトランジスタＴ８のゲート端子は前
記非反転側Ｅnh型ＮＭＯＳトランジスタＴ１のドレイン
端子に接続され、差動増幅回路部１１からの出力電圧Ｖ
out1を入力し、Ｅnh型ＰＭＯＳトランジスタＴ８のドレ
イン端子からその出力電圧ＶOUT を出力するようになっ
ている。そして、本実施例では、非反転側Ｅnh型ＮＭＯ
ＳトランジスタＴ１のゲート端子に後記するスレッシホ
ールド電圧Ｖthに相当する入力電圧Ｖin1 が入力された
ときの出力電圧Ｖout1でＥnh型ＰＭＯＳトランジスタＴ
８はカットオフ状態で、以後、出力電圧Ｖout1が減少す
るにつれて（即ち、入力電圧Ｖin1 がスレッシホールド
電圧Ｖthから上昇するにつれて）オンしドレイン電流は
線形に増加するようになっている。従って、Ｅnh型ＰＭ
ＯＳトランジスタＴ８のドレイン端子から出力される出
力電圧ＶOUT はゲート端子に入力される出力電圧Ｖout1
に対して０〜ＶCCボルトの間で線形に変化するようにな
っている。
【００１６】前記Ｅnh型ＮＭＯＳトランジスタＴ９はそ
のソース端子がグランドに接続され、ゲート端子が前記
Ｅnh型ＮＭＯＳトランジスタＴ３，Ｔ４の接続点に接続
されて定電流回路を構成している。コンデンサＣはＥnh
型ＰＭＯＳトランジスタＴ８のケード・ドレイン端子間
に接続され、差動増幅回路部１１の非反転側Ｅnh型ＮＭ
ＯＳトランジスタＴ１のゲート端子に入力される入力電
圧Ｖin1 に対する出力電圧（帰還電圧）ＶOUT の位相を
補償している。
のソース端子がグランドに接続され、ゲート端子が前記
Ｅnh型ＮＭＯＳトランジスタＴ３，Ｔ４の接続点に接続
されて定電流回路を構成している。コンデンサＣはＥnh
型ＰＭＯＳトランジスタＴ８のケード・ドレイン端子間
に接続され、差動増幅回路部１１の非反転側Ｅnh型ＮＭ
ＯＳトランジスタＴ１のゲート端子に入力される入力電
圧Ｖin1 に対する出力電圧（帰還電圧）ＶOUT の位相を
補償している。
【００１７】前記非反転側Ｅnh型ＮＭＯＳトランジスタ
Ｔ１のゲート端子は第１の電圧変換回路部１５を介して
アナログ入力電圧ＶINを入力する。第１の電圧変換回路
部１５はディプレッション型（以下、Ｄep型という）の
ＮＭＯＳトランジスタＴ１０とＥnh型ＮＭＯＳトランジ
スタＴ１１とから構成され、Ｄep型ＮＭＯＳトランジス
タＴ１０のゲート端子からアナログ入力電圧ＶINを入力
する。このＤep型ＮＭＯＳトランジスタＴ１０はそのド
レイン端子が電源ＶCCに接続され、ソース端子がＥnh型
ＮＭＯＳトランジスタＴ１１のドレイン端子及びゲート
端子並びに非反転側Ｅnh型ＮＭＯＳトランジスタＴ１の
ゲート端子に接続されている。また、Ｅnh型ＮＭＯＳト
ランジスタＴ１１はそのソース端子がグランドに接続さ
れている。
Ｔ１のゲート端子は第１の電圧変換回路部１５を介して
アナログ入力電圧ＶINを入力する。第１の電圧変換回路
部１５はディプレッション型（以下、Ｄep型という）の
ＮＭＯＳトランジスタＴ１０とＥnh型ＮＭＯＳトランジ
スタＴ１１とから構成され、Ｄep型ＮＭＯＳトランジス
タＴ１０のゲート端子からアナログ入力電圧ＶINを入力
する。このＤep型ＮＭＯＳトランジスタＴ１０はそのド
レイン端子が電源ＶCCに接続され、ソース端子がＥnh型
ＮＭＯＳトランジスタＴ１１のドレイン端子及びゲート
端子並びに非反転側Ｅnh型ＮＭＯＳトランジスタＴ１の
ゲート端子に接続されている。また、Ｅnh型ＮＭＯＳト
ランジスタＴ１１はそのソース端子がグランドに接続さ
れている。
【００１８】このＤep型ＮＭＯＳトランジスタＴ１０と
Ｅnh型ＮＭＯＳトランジスタＴ１１とは分圧回路を構成
していて、アナログ入力電圧ＶINが０ボルト〜ＶCCの範
囲で変動する場合において、そのアナログ入力電圧ＶIN
が０ボルトのとき、Ｄep型ＮＭＯＳトランジスタＴ１０
とＥnh型ＮＭＯＳトランジスタＴ１１の接続点の分圧電
圧（非反転側Ｅnh型ＮＭＯＳトランジスタＴ１のゲート
端子に入力される入力電圧Ｖin1 ）が非反転側Ｅnh型Ｎ
ＭＯＳトランジスタＴ１のスレッシホールド電圧Ｖthよ
り少し高い電圧となるように予め設計されている。従っ
て、アナログ入力電圧ＶINに対する第１の電圧変換回路
部１５の出力電圧、即ち入力電圧Ｖin1は図３に実線で
示すようにアナログ入力電圧ＶINの低い電圧側で大きく
圧縮された形となって、アナログ入力電圧ＶINの０〜Ｖ
CCボルトの範囲で直線的に変化する。その結果、入力電
圧Ｖin1 がＶthより少し高い電圧からＶCCの範囲で直線
的に変化するため、非反転側Ｅnh型ＮＭＯＳトランジス
タＴ１はカットオフすることなくＶthより少し高い電圧
からＶCCの範囲（即ち、アナログ入力電圧ＶINの０〜Ｖ
CCボルトの範囲）で直線的に動作することになる。
Ｅnh型ＮＭＯＳトランジスタＴ１１とは分圧回路を構成
していて、アナログ入力電圧ＶINが０ボルト〜ＶCCの範
囲で変動する場合において、そのアナログ入力電圧ＶIN
が０ボルトのとき、Ｄep型ＮＭＯＳトランジスタＴ１０
とＥnh型ＮＭＯＳトランジスタＴ１１の接続点の分圧電
圧（非反転側Ｅnh型ＮＭＯＳトランジスタＴ１のゲート
端子に入力される入力電圧Ｖin1 ）が非反転側Ｅnh型Ｎ
ＭＯＳトランジスタＴ１のスレッシホールド電圧Ｖthよ
り少し高い電圧となるように予め設計されている。従っ
て、アナログ入力電圧ＶINに対する第１の電圧変換回路
部１５の出力電圧、即ち入力電圧Ｖin1は図３に実線で
示すようにアナログ入力電圧ＶINの低い電圧側で大きく
圧縮された形となって、アナログ入力電圧ＶINの０〜Ｖ
CCボルトの範囲で直線的に変化する。その結果、入力電
圧Ｖin1 がＶthより少し高い電圧からＶCCの範囲で直線
的に変化するため、非反転側Ｅnh型ＮＭＯＳトランジス
タＴ１はカットオフすることなくＶthより少し高い電圧
からＶCCの範囲（即ち、アナログ入力電圧ＶINの０〜Ｖ
CCボルトの範囲）で直線的に動作することになる。
【００１９】一方、前記反転側ＮＭＯＳトランジスタＴ
２のゲート端子は第２の電圧変換回路部１６を介して出
力回路部１４のＥnh型ＰＭＯＳトランジスタＴ８のドレ
イン端子に接続され、出力回路部１４の出力電圧（帰還
電圧）ＶOUT 入力する。第２の電圧変換回路部１６は第
１の電圧変換回路部１５と全く同一サイズの同一回路構
成であって、Ｄep型ＮＭＯＳトランジスタＴ１２とＥnh
型ＮＭＯＳトランジスタＴ１３とから構成されている。
Ｄep型ＮＭＯＳトランジスタＴ１２はそのゲート端子に
帰還電圧ＶOUT が入力されるともに、そのドレイン端子
に電源ＶCCが印加されるようになっている。また、Ｄep
型ＮＭＯＳトランジスタＴ１２はそのソース端子がＥnh
型ＮＭＯＳトランジスタＴ１３のドレイン端子及びゲー
ト端子並びに反転側Ｅnh型ＮＭＯＳトランジスタＴ２の
ゲート端子に接続されている。Ｅnh型ＮＭＯＳトランジ
スタＴ１３はそのソース端子がグランドに接続されてい
る。
２のゲート端子は第２の電圧変換回路部１６を介して出
力回路部１４のＥnh型ＰＭＯＳトランジスタＴ８のドレ
イン端子に接続され、出力回路部１４の出力電圧（帰還
電圧）ＶOUT 入力する。第２の電圧変換回路部１６は第
１の電圧変換回路部１５と全く同一サイズの同一回路構
成であって、Ｄep型ＮＭＯＳトランジスタＴ１２とＥnh
型ＮＭＯＳトランジスタＴ１３とから構成されている。
Ｄep型ＮＭＯＳトランジスタＴ１２はそのゲート端子に
帰還電圧ＶOUT が入力されるともに、そのドレイン端子
に電源ＶCCが印加されるようになっている。また、Ｄep
型ＮＭＯＳトランジスタＴ１２はそのソース端子がＥnh
型ＮＭＯＳトランジスタＴ１３のドレイン端子及びゲー
ト端子並びに反転側Ｅnh型ＮＭＯＳトランジスタＴ２の
ゲート端子に接続されている。Ｅnh型ＮＭＯＳトランジ
スタＴ１３はそのソース端子がグランドに接続されてい
る。
【００２０】このＤep型ＮＭＯＳトランジスタＴ１２と
Ｅnh型ＮＭＯＳトランジスタＴ１３とは前記と第１の電
圧変換回路部１５と同様に分圧回路を構成していて、帰
還電圧ＶOUT が０〜ＶCCボルトの範囲で変動する場合に
おいて、帰還電圧ＶOUT が０ボルトのとき、Ｄep型ＮＭ
ＯＳトランジスタＴ１２とＥnh型ＮＭＯＳトランジスタ
Ｔ１３の接続点の分圧電圧（反転側Ｅnh型ＮＭＯＳトラ
ンジスタＴ２のゲート端子に入力される入力電圧Ｖin2
）が反転側Ｅnh型ＮＭＯＳトランジスタＴ２のスレッ
シホールド電圧Ｖthより少し高い電圧となるように予め
設計されている。そして、帰還電圧ＶOUT に対する第２
の電圧変換回路部１６の出力電圧、即ち入力電圧Ｖin2
は前記図３で示した実線と同じとなり帰還電圧ＶOUT の
低い電圧側で大きく圧縮された形となって、帰還電圧Ｖ
OUT の０〜ＶCCボルトの範囲で直線的に変化する。その
結果、帰還電圧ＶOUT がＶthより少し高い電圧からＶCC
の範囲で直線的に変化するため、反転側Ｅnh型ＮＭＯＳ
トランジスタＴ２はカットオフすることなくＶthより少
し高い電圧からＶCCの範囲（即ち、帰還電圧ＶOUT の０
〜ＶCCボルトの範囲）で線形的に動作することになる。
Ｅnh型ＮＭＯＳトランジスタＴ１３とは前記と第１の電
圧変換回路部１５と同様に分圧回路を構成していて、帰
還電圧ＶOUT が０〜ＶCCボルトの範囲で変動する場合に
おいて、帰還電圧ＶOUT が０ボルトのとき、Ｄep型ＮＭ
ＯＳトランジスタＴ１２とＥnh型ＮＭＯＳトランジスタ
Ｔ１３の接続点の分圧電圧（反転側Ｅnh型ＮＭＯＳトラ
ンジスタＴ２のゲート端子に入力される入力電圧Ｖin2
）が反転側Ｅnh型ＮＭＯＳトランジスタＴ２のスレッ
シホールド電圧Ｖthより少し高い電圧となるように予め
設計されている。そして、帰還電圧ＶOUT に対する第２
の電圧変換回路部１６の出力電圧、即ち入力電圧Ｖin2
は前記図３で示した実線と同じとなり帰還電圧ＶOUT の
低い電圧側で大きく圧縮された形となって、帰還電圧Ｖ
OUT の０〜ＶCCボルトの範囲で直線的に変化する。その
結果、帰還電圧ＶOUT がＶthより少し高い電圧からＶCC
の範囲で直線的に変化するため、反転側Ｅnh型ＮＭＯＳ
トランジスタＴ２はカットオフすることなくＶthより少
し高い電圧からＶCCの範囲（即ち、帰還電圧ＶOUT の０
〜ＶCCボルトの範囲）で線形的に動作することになる。
【００２１】次に、上記のように構成した演算増幅回路
の作用について説明する。いま、第１の電圧変換回路部
１５に０ボルトのアナログ入力電圧ＶINが入力されてい
るとき、Ｄep型ＮＭＯＳトランジスタＴ１０は動作状態
にあり、Ｅnh型ＮＭＯＳトランジスタＴ１１との分圧電
圧（入力電圧Ｖin1 ）は非反転側Ｅnh型ＮＭＯＳトラン
ジスタＴ１のスレッシホールド電圧Ｖthより少し高い電
圧となる。従って、非反転側Ｅnh型ＮＭＯＳトランジス
タＴ１はオン状態にあり、このとき同トランジスタＴ１
には最小のドレイン電流が流れる。そして、アナログ入
力電圧ＶINを０ボルトから上昇させると、Ｄep型ＮＭＯ
ＳトランジスタＴ１０のドレイン電流は増加し、前記分
圧電圧（入力電圧Ｖin1 ）も線形的に増大する。この線
形的に増大する入力電圧Ｖin1 に対して非反転側Ｅnh型
ＮＭＯＳトランジスタＴ１のドレイン電流は線形的に流
れることになり、そのドレインの端子電圧（出力電圧Ｖ
in1 ）は線形的に減少する。従って、差動増幅回路部１
１の非反転側Ｅnh型ＮＭＯＳトランジスタＴ１は第１の
電圧変換回路部１５によって入力電圧Ｖin1 に対して、
即ちアナログ入力電圧ＶINの０〜ＶCCボルトの全範囲に
おいて線形に動作する。そして、アナログ入力電圧ＶIN
の変化に対して線形的に出力される出力電圧Ｖout1は出
力回路部１４のＥnh型ＰＭＯＳトランジスタＴ８のゲー
ト端子に入力される。従って、出力回路部１４のＥnh型
ＰＭＯＳトランジスタＴ８のドレイン端子から出力され
る出力電圧ＶOUT はアナログ入力電圧ＶINに相対した０
〜ＶCCボルトの範囲の電圧を出力する。
の作用について説明する。いま、第１の電圧変換回路部
１５に０ボルトのアナログ入力電圧ＶINが入力されてい
るとき、Ｄep型ＮＭＯＳトランジスタＴ１０は動作状態
にあり、Ｅnh型ＮＭＯＳトランジスタＴ１１との分圧電
圧（入力電圧Ｖin1 ）は非反転側Ｅnh型ＮＭＯＳトラン
ジスタＴ１のスレッシホールド電圧Ｖthより少し高い電
圧となる。従って、非反転側Ｅnh型ＮＭＯＳトランジス
タＴ１はオン状態にあり、このとき同トランジスタＴ１
には最小のドレイン電流が流れる。そして、アナログ入
力電圧ＶINを０ボルトから上昇させると、Ｄep型ＮＭＯ
ＳトランジスタＴ１０のドレイン電流は増加し、前記分
圧電圧（入力電圧Ｖin1 ）も線形的に増大する。この線
形的に増大する入力電圧Ｖin1 に対して非反転側Ｅnh型
ＮＭＯＳトランジスタＴ１のドレイン電流は線形的に流
れることになり、そのドレインの端子電圧（出力電圧Ｖ
in1 ）は線形的に減少する。従って、差動増幅回路部１
１の非反転側Ｅnh型ＮＭＯＳトランジスタＴ１は第１の
電圧変換回路部１５によって入力電圧Ｖin1 に対して、
即ちアナログ入力電圧ＶINの０〜ＶCCボルトの全範囲に
おいて線形に動作する。そして、アナログ入力電圧ＶIN
の変化に対して線形的に出力される出力電圧Ｖout1は出
力回路部１４のＥnh型ＰＭＯＳトランジスタＴ８のゲー
ト端子に入力される。従って、出力回路部１４のＥnh型
ＰＭＯＳトランジスタＴ８のドレイン端子から出力され
る出力電圧ＶOUT はアナログ入力電圧ＶINに相対した０
〜ＶCCボルトの範囲の電圧を出力する。
【００２２】一方、第２の電圧変換回路部１６に０ボル
トの帰還電圧（出力電圧ＶOUT ）が入力されるとき、Ｄ
ep型ＮＭＯＳトランジスタＴ１２は動作状態にあり、Ｅ
nh型ＮＭＯＳトランジスタＴ１３との分圧電圧（入力電
圧Ｖin2 ）は反転側Ｅnh型ＮＭＯＳトランジスタＴ２の
スレッシホールド電圧Ｖthより少し高い電圧となる。従
って、反転側Ｅnh型ＮＭＯＳトランジスタＴ２はオン状
態にあり、このとき同トランジスタＴ２には最小のドレ
イン電流が流れる。そして、帰還電圧（出力電圧ＶOUT
）が０ボルトから上昇するとＤep型ＮＭＯＳトランジ
スタＴ１２のドレイン電流は増加し、前記入力電圧Ｖin
2 も線形的に増大する。この線形的に増大する入力電圧
Ｖin2 に対して、反転側Ｅnh型ＮＭＯＳトランジスタＴ
２のドレイン電流は線形的に流れ、そのドレインの端子
電圧は線形的に減少して前記出力電圧Ｖin1 に近づく。
従って、差動増幅回路部１１の反転側Ｅnh型ＮＭＯＳト
ランジスタＴ２は第２の電圧変換回路部１６によって入
力電圧Ｖin2 に対して、即ち帰還電圧（出力電圧ＶOUT
）の０ボルト〜ＶCCの全範囲において線形に動作す
る。
トの帰還電圧（出力電圧ＶOUT ）が入力されるとき、Ｄ
ep型ＮＭＯＳトランジスタＴ１２は動作状態にあり、Ｅ
nh型ＮＭＯＳトランジスタＴ１３との分圧電圧（入力電
圧Ｖin2 ）は反転側Ｅnh型ＮＭＯＳトランジスタＴ２の
スレッシホールド電圧Ｖthより少し高い電圧となる。従
って、反転側Ｅnh型ＮＭＯＳトランジスタＴ２はオン状
態にあり、このとき同トランジスタＴ２には最小のドレ
イン電流が流れる。そして、帰還電圧（出力電圧ＶOUT
）が０ボルトから上昇するとＤep型ＮＭＯＳトランジ
スタＴ１２のドレイン電流は増加し、前記入力電圧Ｖin
2 も線形的に増大する。この線形的に増大する入力電圧
Ｖin2 に対して、反転側Ｅnh型ＮＭＯＳトランジスタＴ
２のドレイン電流は線形的に流れ、そのドレインの端子
電圧は線形的に減少して前記出力電圧Ｖin1 に近づく。
従って、差動増幅回路部１１の反転側Ｅnh型ＮＭＯＳト
ランジスタＴ２は第２の電圧変換回路部１６によって入
力電圧Ｖin2 に対して、即ち帰還電圧（出力電圧ＶOUT
）の０ボルト〜ＶCCの全範囲において線形に動作す
る。
【００２３】そして、帰還電圧（出力電圧ＶOUT ）の変
化に対して線形的に出力されるそのドレインの端子電圧
はその時の前記出力電圧Ｖout1の値になる。つまり、こ
の演算増幅回路における差動増幅回路部１１は増幅率１
の出力電圧Ｖout1を出力回路部１４に出力する。
化に対して線形的に出力されるそのドレインの端子電圧
はその時の前記出力電圧Ｖout1の値になる。つまり、こ
の演算増幅回路における差動増幅回路部１１は増幅率１
の出力電圧Ｖout1を出力回路部１４に出力する。
【００２４】このように本実施例によれば、第１及び第
２の電圧変換回路１５，１６によって、差動増幅回路部
１１の非反転及び反転側Ｅnh型ＮＭＯＳトランジスタＴ
１，Ｔ２はそれぞれのアナログ入力電圧ＶINまたは出力
電圧ＶOUT に対して全範囲において線形動作する。従っ
て、この演算増幅回路はアナログ入力電圧ＶINの全範囲
においてその入力電圧ＶINに対する出力電圧ＶOUT の直
線性が保たれる。その結果、例えばこの演算増幅回路を
Ｒ−２Ｒラダー抵抗型のデジタル・アナログ変換器等に
使用した場合に精度の高いアナログ変換を可能にするこ
とができる。
２の電圧変換回路１５，１６によって、差動増幅回路部
１１の非反転及び反転側Ｅnh型ＮＭＯＳトランジスタＴ
１，Ｔ２はそれぞれのアナログ入力電圧ＶINまたは出力
電圧ＶOUT に対して全範囲において線形動作する。従っ
て、この演算増幅回路はアナログ入力電圧ＶINの全範囲
においてその入力電圧ＶINに対する出力電圧ＶOUT の直
線性が保たれる。その結果、例えばこの演算増幅回路を
Ｒ−２Ｒラダー抵抗型のデジタル・アナログ変換器等に
使用した場合に精度の高いアナログ変換を可能にするこ
とができる。
【００２５】なお、本発明は前記実施例に限定されるも
のではなく、例えば第１及び第２の電圧変換回路部１
５，１６において使用されているＥnh型ＮＭＯＳトラン
ジスタＴ１１，Ｔ１３を抵抗にして実施してもよい。
のではなく、例えば第１及び第２の電圧変換回路部１
５，１６において使用されているＥnh型ＮＭＯＳトラン
ジスタＴ１１，Ｔ１３を抵抗にして実施してもよい。
【００２６】また、前記実施例では差動増幅回路部１１
の非反転及び反転側ＮＭＯＳトランジスタＴ１，Ｔ２を
Ｅnh型ＮＭＯＳトランジスタとしたが、これをＤep型の
ＮＭＯＳトランジスタに代えて実施してもよい。この場
合、第１及び第２の電圧変換回路１５，１６は図４に示
すようにＥnh型ＰＭＯＳトランジスタＴ１５とＤep型Ｎ
ＭＯＳトランジスタＴ１６とで構成し、Ｄep型ＮＭＯＳ
トランジスタＴ１６のゲート端子からアナログ入力電圧
ＶIN（帰還電圧ＶOUT ）を入力し、Ｅnh型ＰＭＯＳトラ
ンジスタＴ１５とＤep型ＮＭＯＳトランジスタＴ１６の
接続点の分圧電圧を入力電圧Ｖin1 （Ｖin2 ）として出
力する。従って、入力電圧Ｖin1 （Ｖin2 ）はアナログ
入力電圧ＶIN（帰還電圧ＶOUT ）の０〜ＶCCボルトに対
して高い電圧側で大きく圧縮された形となって直線的に
変化する。その結果、入力電圧Ｖin1 （Ｖin2 ）は０ボ
ルトからＶCCより少し低い電圧の範囲で直線的に変化す
るため、差動増幅回路部１１の非反転及び反転側Ｄep型
ＮＭＯＳトランジスタをアナログ入力電圧ＶIN（帰還電
圧ＶOUT ）で線形的に動作させることができる。
の非反転及び反転側ＮＭＯＳトランジスタＴ１，Ｔ２を
Ｅnh型ＮＭＯＳトランジスタとしたが、これをＤep型の
ＮＭＯＳトランジスタに代えて実施してもよい。この場
合、第１及び第２の電圧変換回路１５，１６は図４に示
すようにＥnh型ＰＭＯＳトランジスタＴ１５とＤep型Ｎ
ＭＯＳトランジスタＴ１６とで構成し、Ｄep型ＮＭＯＳ
トランジスタＴ１６のゲート端子からアナログ入力電圧
ＶIN（帰還電圧ＶOUT ）を入力し、Ｅnh型ＰＭＯＳトラ
ンジスタＴ１５とＤep型ＮＭＯＳトランジスタＴ１６の
接続点の分圧電圧を入力電圧Ｖin1 （Ｖin2 ）として出
力する。従って、入力電圧Ｖin1 （Ｖin2 ）はアナログ
入力電圧ＶIN（帰還電圧ＶOUT ）の０〜ＶCCボルトに対
して高い電圧側で大きく圧縮された形となって直線的に
変化する。その結果、入力電圧Ｖin1 （Ｖin2 ）は０ボ
ルトからＶCCより少し低い電圧の範囲で直線的に変化す
るため、差動増幅回路部１１の非反転及び反転側Ｄep型
ＮＭＯＳトランジスタをアナログ入力電圧ＶIN（帰還電
圧ＶOUT ）で線形的に動作させることができる。
【００２７】
【発明の効果】以上詳述したように本発明によれば、入
力電圧に対する出力電圧の直線性を良好にし、入力電圧
の変化に対する出力電圧の保証範囲を拡大することがで
き、例えばデジタル・アナログ変換器等に使用した場合
に精度の高いアナログ変換を可能にすることができる優
れた効果がある。
力電圧に対する出力電圧の直線性を良好にし、入力電圧
の変化に対する出力電圧の保証範囲を拡大することがで
き、例えばデジタル・アナログ変換器等に使用した場合
に精度の高いアナログ変換を可能にすることができる優
れた効果がある。
【図１】本発明の原理説明図である。
【図２】本発明の一実施例を示す演算増幅回路図であ
る。
る。
【図３】アナログ入力電圧に対する入力電圧の関係を示
す図である。
す図である。
【図４】ディプレッション型ＭＯＳトランジスタの演算
増幅回路に使用される第１及び第２の電圧変換回路の回
路図である。
増幅回路に使用される第１及び第２の電圧変換回路の回
路図である。
１ 差動増幅回路部 ２ カレントミラー回路部 ３ 定電流回路部 ４ 出力回路部 ６ 第１の電圧変換回路 ７ 第２の電圧変換回路 Ｔ２０〜Ｔ２２ ＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 1/30 - 1/40
Claims (1)
- 【請求項１】 一対の第１導電型ＭＯＳトランジスタ
（Ｔ２０，Ｔ２１）が差動接続され、入力電圧を差動増
幅する差動増幅回路部（１）と、 前記一対の第１導電型ＭＯＳトランジスタ（Ｔ２０，Ｔ
２１）に対して高圧電源側（ＶCC）に接続されたカレン
トミラー回路部（２）と、 前記一対の第１導電型ＭＯＳトランジスタ（Ｔ２０，Ｔ
２１）に対して低圧電源側に接続された定電流回路部
（３）と、 第２導電型ＭＯＳトランジスタ（Ｔ２２）とその第２導
電型ＭＯＳトランジスタ（Ｔ２２）のドレイン出力端子
に接続された定電流回路（５）とからなり、第２導電型
ＭＯＳトランジスタ（Ｔ２２）のゲート入力端子に対し
て前記一対の第１導電型ＭＯＳトランジスタ（Ｔ２０，
Ｔ２１）の一方の第１導電型ＭＯＳトランジスタ（Ｔ２
０）のドレイン出力端子が接続され、第２導電型ＭＯＳ
トランジスタ（Ｔ２２）のドレイン出力端子に対して前
記一対の第１導電型ＭＯＳトランジスタ（Ｔ２０，Ｔ２
１）の他方の第１導電型ＭＯＳトランジスタ（Ｔ２１）
のゲート入力端子が接続された出力回路部（４）とから
なり、前記一対の第１導電型ＭＯＳトランジスタ（Ｔ２
０，Ｔ２１）の一方の第１導電型ＭＯＳトランジスタ
（Ｔ２０）のゲート入力端子にアナログ入力電圧（ＶI
N）を入力するとともに他方の第１導電型ＭＯＳトラン
ジスタ（Ｔ２１）のゲート入力端子に帰還電圧（ＶOUT
）を入力し、第２導電型ＭＯＳトランジスタ（Ｔ２
２）のドレイン出力端子から出力電圧（ＶOUT ）を出力
する演算増幅回路において、 前記一方の第１導電型ＭＯＳトランジスタ（Ｔ２０）の
ゲート入力端子に接続され、前記アナログ入力電圧（Ｖ
IN）をその第１導電型ＭＯＳトランジスタ（Ｔ２０）の
線形動作可能な範囲に電圧変換する第１の電圧変換回路
部（６）と、 前記他方の第１導電型ＭＯＳトランジスタ（Ｔ２１）の
ゲート入力端子に接続され、帰還電圧（ＶOUT ）をその
他方の第１導電型ＭＯＳトランジスタ（Ｔ２１）の線形
動作可能な範囲に電圧変換する第２の電圧変換回路部
（７）とを設けたことを特徴とする演算増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3219518A JP3069165B2 (ja) | 1991-08-30 | 1991-08-30 | 演算増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3219518A JP3069165B2 (ja) | 1991-08-30 | 1991-08-30 | 演算増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0563455A JPH0563455A (ja) | 1993-03-12 |
| JP3069165B2 true JP3069165B2 (ja) | 2000-07-24 |
Family
ID=16736727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3219518A Expired - Fee Related JP3069165B2 (ja) | 1991-08-30 | 1991-08-30 | 演算増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3069165B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010278733A (ja) | 2009-05-28 | 2010-12-09 | Alps Electric Co Ltd | 演算増幅回路 |
-
1991
- 1991-08-30 JP JP3219518A patent/JP3069165B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0563455A (ja) | 1993-03-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000509 |
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