JP2001185964A - カレントミラー回路および演算増幅器 - Google Patents

Abstract

(57)【要約】 【課題】低い電源電圧でも動作可能でかつ、高精度な演
算増幅器を提供する。 【解決手段】演算増幅器の差動入力段をバイアスする電
流源として、特性の揃ったトランジスタ１０５，１０６
と差動増幅器１０７で構成するカレントミラー回路を用
いる。差動増幅器の非反転入力端子をトランジスタ１０
６のドレインに、反転入力端子を上記差動入力段の共通
ソースに接続し、トランジスタ１０５，１０６の共通ゲ
ートを差動増幅器の出力で駆動する。カレントミラー回
路の出力側トランジスタ１０５のドレイン・ソース間電
圧をカレントミラー回路の入力側トランジスタ１０６の
ドレイン・ソース間電圧と常に等しく保ち、出力側トラ
ンジスタが非飽和となってもカレントミラー回路の出力
電流がほぼ一定に保たれる。 【効果】同相入力レベルを下げることを可能にし、低い
電源電圧でも信号振幅を低減する必要が無くなる結果、
低電圧で高精度な演算増幅器を構成できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、カレントミラー回
路および演算増幅器に係り、特に低電源電圧下で動作す
る半導体集積回路装置に好適なカレントミラー回路およ
び演算増幅器に関する。

【０００２】

【従来の技術】近年、プリント基板上で実現していたシ
ステムを１つのチップに集約するシステムオンチップが
盛んになり、最近ではマイクロプロセッサなどの大規模
ディジタル回路とＡ／Ｄ変換器やフィルタ、基準電圧源
といったアナログ回路が同一チップに混載されることも
珍しくない。ここで、ほとんどの大規模ディジタル回路
はＣＭＯＳ技術で実現されるので、その高性能・多機能
化、小型化は主にデバイスの微細化によって推進されて
いる。しかし、この微細化に伴う素子の耐圧減少のた
め、使用する電源電圧は、携帯型用途でないものまでも
１．５Ｖ近辺あるいはさらに低いものへの対応を余儀な
くされつつある。従って、このようなディジタル回路と
同一チップ上での混載を可能とするためにアナログ回路
も電源電圧の低減が重要となる。

【０００３】図５に一般的な演算増幅器における差動入
力段の構成を示す。同図において、参照符号５０１およ
び５０２はソース結合の差動対として動作するｎＭＯＳ
トランジスタ、５０３および５０４は前記差動対のバイ
アス電流を供給するためのカレントミラー回路を構成す
るｎＭＯＳトランジスタである。このｎＭＯＳトランジ
スタ５０４のドレインは、差動対トランジスタ５０１，
５０２のソース接続点５０８に接続されている。電流Ｉ
ref を流す電流源５０５は、前記カレントミラー回路の
出力電流を決定する基準電流源であり、５１２および５
１３は前記差動対の能動負荷となるｐＭＯＳトランジス
タである。また、ｖｉｎ，ｖｉｐは演算増幅器の入力電
圧であり、Ｖｏは出力電圧である。なお、このような回
路構成に関しては、例えば、１９８４年発行のポール・
Ｒグレイ他著の「アナログ集積回路の解析及び設計（第
２版）」の７４１頁〜７４３頁(Paul R. Gray et.al, "
Analysis and Design of Analog Integrated Circuits,
Second Edition" , pp.741-743, 1984) に記載されて
いる。

【０００４】

【発明が解決しようとする課題】しかしながら、前述し
た演算増幅器における従来の差動入力段を構成する回路
を安定に動作させるためには、ｎＭＯＳトランジスタ５
０１および５０２からなる差動対をバイアスする電流Ｉ
biasを一定に保つ必要がある。そのためにはカレントミ
ラー回路の出力トランジスタ５０４は飽和領域で動作し
なければならず、そのドレイン・ソース間電圧には通常
少なくとも０．２〜０．４Ｖ程度が必要である。つま
り、演算増幅器の入力端子５０６，５０７にそれぞれ入
力される電圧ｖｉｎ，ｖｉｐの同相入力電圧範囲は、ト
ランジスタ５０４の動作のために確保すべきドレイン・
ソース間電圧の分だけ損なわれる。しかし、電源電圧が
２Ｖ程度まで低減されると、そのような入力振幅の損失
は、演算増幅器としての応用のしやすさや、信号対雑音
比（Ｓ／Ｎ比）の点で許容できなくなってくる。

【０００５】また、前記カレントミラー回路部分だけを
とってみても入力側のトランジスタ５０３の動作に必要
な電圧が高いために、１Ｖ近辺の電源電圧で動作が困難
になりやすい。例えば、前記基準電流源５０５をカスコ
ード回路等によって構成した場合、基準電流源５０５の
動作余裕確保のために必要な端子間電圧が０．３〜０．
６Ｖ程度必要となる。

【０００６】一方、トランジスタ５０３はゲートとドレ
インを短絡したダイオード接続となっているから、正常
な動作をするためには、そのゲート・ソース間電圧は閾
値電圧Ｖｔｈ＋０．２〜０．３Ｖ程度が必要である。通
常、特別な工程を加えない限り、閾値電圧Ｖｔｈは低く
ても０．６Ｖ近辺なので、結局０．８〜０．９Ｖとな
る。つまり、基準電流源５０５の動作確保に０．３〜
０．６Ｖ、カレントミラーの入力端子５１１の電位に
０．８〜０．９Ｖが必要ということから、合計でこのカ
レントミラー回路部分だけでも電源電圧に最悪１．５Ｖ
も必要となる。

【０００７】ところで、前記従来技術の演算増幅器につ
いて説明したように、差動対のバイアス電流源となるカ
レントミラー回路を低電圧で正常に動作できないという
問題点に対処するために、電流源５０５とトランジスタ
５０３，５０４からなるカレントミラー回路で構成した
差動対のバイアス電流源を、図６に示すように抵抗６０
１に置き換えたものもある。なお、これに類似する構成
は、前述したポールＲ．グレイ著の２０３頁と７００頁
に記載されている。しかし、図６に示す構成の場合、入
力端子５０６および５０７へ印加される入力電圧ｖｉｐ
およびｖｉｎの同相成分によって差動対のバイアス電流
Ｉbiasが変動するため、やはり高精度が要求される用途
の演算増幅器への適用は難しい。

【０００８】そこで、本発明の主たる目的は、前記従来
技術の問題点を解決し、電源の低電圧化が可能なカレン
トミラー回路および演算増幅器を提供することにある。

【０００９】

【課題を解決するための手段】前記課題を解決するため
に、本発明に係るカレントミラー回路は、基準電流を流
す第１のトランジスタと、出力電流を流す第２のトラン
ジスタと、反転入力端子に制御電圧が入力され、非反転
入力端子に前記第１のトランジスタのドレインが接続さ
れ、出力端子に前記第１及び第２のトランジスタの共通
ゲートが接続される差動増幅器と、から構成されること
を特徴とするものである。

【００１０】この場合、前記制御電圧として、前記第２
のトランジスタのドレイン電圧を供給するように構成す
れば好適である。

【００１１】本発明に係る演算増幅器は、トランジスタ
差動対からなる演算増幅器であって、前記トランジスタ
差動対のバイアス電流を上記のカレントミラー回路によ
って供給するように構成することを特徴とする。

【００１２】また、本発明に係る演算増幅器は、互いに
特性が揃った第１および第２のトランジスタ差動対を有
し、前記第１の差動対の同相入力レベルを前記第２の差
動対により検知するように構成し、かつ、前記第２の差
動対に、前記第１の差動対のバイアス電流を入力の同相
成分によらず一定となるように補正する手段を設ける構
成としてもよい。

【００１３】この場合、前記補正する手段は、前記第２
の差動対を構成するトランジスタの共通ドレイン端に設
けた、前記第２の差動対のバイアス電流よりも少ない電
流を供給する制御電流源と、前記第２の差動対のバイア
ス電流と前記制御電流源の電流の差電流を供給するカレ
ントミラー回路とからなり、前記カレントミラー回路の
出力電流を前記第１の差動対の共通ソースに供給するよ
うに構成すればよい。

【００１４】

【発明の実施の形態】以下、本発明に係るカレントミラ
ー回路および演算増幅器の好適な実施の形態について説
明する。

【００１５】本発明に係るカレントミラー回路の好適な
実施の形態は、特性の揃った２つのトランジスタと１つ
の差動増幅器によってカレントミラー回路を構成し、こ
の差動増幅器の非反転入力端子をリファレンス側トラン
ジスタのドレイン（すなわち、カレントミラー回路の入
力端子）に接続し、また上記２つのトランジスタの共通
ゲートをこの差動増幅器の出力によって駆動させ、さら
に差動増幅器の反転入力端子にカレントミラー回路の出
力電流を制御する制御電圧を入力するようにした構成で
ある。

【００１６】また、本発明に係る演算増幅器の好適な実
施の形態は、演算増幅器の差動入力段をバイアスする電
流源として、上記のように構成されるカレントミラー回
路を用い、更にこのカレントミラー回路の差動増幅器の
反転入力端子に演算増幅器の差動入力段の共通ソース電
圧を接続し、この共通ソース電圧をカレントミラー回路
の制御電圧として用いる構成である。

【００１７】このように構成すれば、カレントミラー回
路の出力側トランジスタのドレイン・ソース間電圧は、
カレントミラー回路の入力側トランジスタ（すなわち、
リファレンス側トランジスタ）のドレイン・ソース間電
圧と常に等しく保たれるので、出力側トランジスタが非
飽和となっても、カレントミラー回路の出力電流はほぼ
一定に保たれる。従って、演算増幅器の同相入力レベル
を下げることができ、従来より低い電源電圧で動作させ
ても入力信号の振幅を下げずに済ませられる。

【００１８】また、本発明に係る演算増幅器の別の好適
な実施の形態は、演算増幅器の差動入力段に２つの特性
の揃ったトランジスタ差動対を持たせ、それらの内一方
は本来の差動増幅を行い、もう一方は前者の差動対への
同相入力レベルを検知して、本来の差動増幅を行う側の
差動対のバイアス電流を同相入力レベルによらず一定と
なるように補正する機能を持たせる構成である。

【００１９】この構成によっても、演算増幅器のトラン
ジスタ差動対のバイアス電流の変動が抑えられるので、
演算増幅器の同相入力レベルを下げることができ、従来
よりも低い電源電圧で動作させても入力信号の振幅を下
げずに済ませられる。

【００２０】

【実施例】次に、本発明に係るカレントミラー回路およ
び演算増幅器の具体的な実施例につき、添付図面を参照
しながら以下詳細に説明する。なお、図１〜図６におけ
る同一の記号は同一物又は類似物を表示するものとす
る。

【００２１】＜実施例１＞図２は、本発明に係るカレン
トミラー回路の一実施例を示す回路図である。同図
（ａ）において、参照符号２０１と２０２は互いに形状
および特性を揃えたソース接地のｎＭＯＳトランジスタ
を示し、この両ｎＭＯＳトランジスタ２０１，２０２の
ゲートには、高入力インピーダンスの差動増幅器２０３
の出力が接続される。差動増幅器２０３の非反転入力端
子はｎＭＯＳトランジスタ２０１のドレインに接続さ
れ、差動増幅器の反転入力端子に接続される制御電圧入
力端子２０５には制御電圧Ｖbiasが入力される。また、
ｎＭＯＳトランジスタ２０１のドレインに接続されるカ
レントミラーの入力端子２０６と電源電圧ＶＤＤとの間
には基準電流Ｉref を流す電流源２０４が接続される。
この基準電流源２０４は、本実施例のカレントミラー回
路の出力端子２０７における出力電流Ｉout の絶対値を
定める働きをする。ｎＭＯＳトランジスタ２０１と２０
２は互いに形状および特性を揃えているので、結果的に
基準電流Ｉref ＝出力電流Ｉout となる。

【００２２】なお、本実施例回路で用いる差動増幅器２
０３は、一般の演算増幅器のような高精度なものである
必要はなく、せいぜい１００倍程度の電圧利得を持つ、
簡単な構成で充分低い電源電圧に対応できるものでよ
い。以降の実施例で述べる差動増幅器も全て同様であ
る。

【００２３】本実施例のカレントミラー回路では、差動
増幅器２０３が安定な動作点を持つように設計する（こ
の“安定な動作点を持つように設計する”ことに関して
は、後述する）と、入力側トランジスタ２０１のドレイ
ン端子２０６は制御電圧入力端子２０５の電圧とほぼ等
しくなる。従って、トランジスタ２０１が飽和領域で動
作する範囲内で制御電圧を下げることによって、トラン
ジスタ２０１のドレイン端すなわちカレントミラーの入
力端子２０６の電位を、ダイオード接続したＭＯＳトラ
ンジスタのゲート・ソース電位よりも低くすることが出
来る。これにより、基準電流源２０４からトランジスタ
２０１のパスにおいて正常な動作を確保するために必要
な電源電圧を低減することが出来る。

【００２４】ここで、“安定な動作点を持つように設計
する”に関して説明する。差動増幅器２０３は、ｎＭＯ
Ｓトランジスタ２０１のドレイン端２０６を基準電流Ｉ
refに依存せず、制御電圧Ｖbiasによって決めることを
可能とするために用いられている。これは、この差動増
幅器２０３の利得がある程度高いものであれば、差動入
力端子間の電圧がほぼゼロとなるため、ドレイン端２０
６の電位を制御端子２０５の電位に等しいと定められる
からである。

【００２５】しかし、通常の差動増幅器は、どんな条件
下でも必ず同じ利得を持つわけでない。そのため、出力
電圧または差動入力電圧の同相分が、電源電圧ＶＤＤま
たは接地電位ＧＮＤに対して０．１〜０．３Ｖ以内にな
るような状態で使おうとすると、本来、飽和領域で動作
すべきＭＯＳトランジスタが非飽和領域で動作し、結果
として差動増幅器の内部素子の動作点余裕が不足するた
め、利得が低下したり全く増幅しなくなることがある。
すなわち、差動増幅器として機能しなくなることがあ
る。

【００２６】そこで、本実施例で用いる差動増幅器２０
３は、一般の演算増幅器ほど高精度でなくてもよい代わ
りに、非飽和領域でも１００倍程度の利得をもって動作
できること、すなわち差動増幅器としての機能を失わな
いように内部素子の動作点を設計することが必要であ
る。従って、安定な動作点を持つように設計するとは、
差動増幅器としての機能を失わないように内部素子の動
作点を設計しておくという意味で用いている。

【００２７】また、図２（ｂ）は同図（ａ）の極性を逆
にした場合であり、ｎＭＯＳトランジスタ２０１，２０
２の代わりにｐＭＯＳトランジスタ２０１ｐ，２０２ｐ
を用いてカレントミラー回路を構成する場合である。極
性が異なるだけで、その動作は同図（ａ）の場合と全く
同様であるので、詳細な説明は省略する。

【００２８】＜実施例２＞図３は、本発明に係るカレン
トミラー回路の別の実施例を示す回路図である。同図
（ａ）において、前記実施例と同じ構成要素には同一の
参照符号を付し，その詳細な説明を省略する。すなわ
ち、本実施例のカレントミラー回路の構成は、前述の図
２（ａ）の回路における制御電圧入力端子２０５を出力
端子２０７へ接続している点が異なる。

【００２９】このように構成することにより、差動増幅
器２０３が安定な動作点を持つように設計すると、本実
施例のカレントミラー回路の入力端子２０６の電位は出
力端子２０７の電位と等しく追従するように動作する。
従って、本実施例のカレントミラー回路では、出力端子
２０７の電位が低下してトランジスタ２０２が非飽和領
域に突入した場合となっても、入力側のトランジスタ２
０１も非飽和でかつ、ドレイン・ソース間電圧がトラン
ジスタ２０２と等しく保たれるため、トランジスタ２０
１と２０２のドレイン電流は等しい状態を保つことがで
きる。

【００３０】すなわち、出力側のトランジスタ２０２の
動作状態が飽和・非飽和領域の如何に関わらず、カレン
トミラー回路として動作することが出来る。なお、前記
実施例と同様に、図３（ｂ）は同図（ａ）の極性を逆に
した場合であり、極性が異なるだけでその動作は同図
（ａ）と同様であるので、詳細な説明は省略する。

【００３１】＜実施例３＞図１は、本発明に係る演算増
幅器の一実施例を示す回路図である。同図において、参
照符号１０１と１０２はソース結合差動対を構成するｎ
ＭＯＳトランジスタを示し、この差動対トランジスタ１
０１，１０２のドレインと電源電圧ＶＤＤとの間にはｐ
ＭＯＳトランジスタ１０３と１０４がそれぞれ接続され
る。このｐＭＯＳトランジスタ１０３のゲートはドレイ
ンに接続されると共にｐＭＯＳトランジスタ１０４のゲ
ートにも接続される。

【００３２】また、差動対トランジスタ１０１，１０２
のソース同士が結合された共通ソース１１１は、ソース
接地のｎＭＯＳトランジスタ１０５のドレインおよび差
動増幅器１０７の反転入力端子に接続される。ソース接
地のｎＭＯＳトランジスタ１０６のゲートは差動増幅器
１０７の出力に接続されると共にｎＭＯＳトランジスタ
１０５のゲートに接続される。ｎＭＯＳトランジスタ１
０６のドレインは、差動増幅器１０７の非反転入力端子
に接続されると共に電流源１０８を介して電源電圧ＶＤ
Ｄに接続される。

【００３３】このように構成される本実施例の演算増幅
器において、ｐＭＯＳトランジスタ１０３，１０４は差
動対トランジスタ１０１，１０２の能動負荷となる。ま
た、ｎＭＯＳトランジスタ１０５，１０６と差動増幅器
１０７で構成する回路は、図４の実施例で述べた本発明
のカレントミラー回路である。出力電流Ｉref の電流源
１０８は、カレントミラー回路の出力電流Ｉout を決定
する基準電流源であると同時に、結果として差動対トラ
ンジスタ１０１，１０２のバイアス電流Ｉbiasの絶対値
を決定する基準電流源となる。

【００３４】本実施例の演算増幅器では、図３のカレン
トミラー回路の出力端子２０７をトランジスタ１０１お
よび１０２の共通ソース接続点１１１に接続している。
従って、たとえ差動対の入力端子１０９，１１０の電位
が低く、トランジスタ１０５が飽和領域で動作しなくな
っても、基準電流源１０８の出力電流Ｉref と等しい電
流Ｉout がソース接続点１１１から供給され、安定な動
作が可能となる。

【００３５】すなわち本実施例の演算増幅器は、カレン
トミラー回路の出力側トランジスタ１０５のドレイン・
ソース間電圧を入力側トランジスタ１０６のドレイン・
ソース間電圧と常に等しく保ち、出力側トランジスタ１
０５が非飽和となっても、カレントミラー回路の出力電
流Ｉout （すなわち、差動対トランジスタ１０１，１０
２のバイアス電流Ｉbias）がほぼ一定に保たれるので、
演算増幅器の同相入力レベルを下げることを可能にす
る。これにより、低い電源電圧でも信号振幅を低減する
必要が無くなり、低電圧で高精度な演算増幅器を構成で
きる。

【００３６】＜実施例４＞図４は、本発明に係る演算増
幅器の別の実施例を示す回路図である。同図において、
参照符号４０１〜４０４は形状、特性を等しく揃えたｎ
ＭＯＳトランジスタであり、２組のソース結合差動対を
構成し、さらにトランジスタ４０１と４０４のゲート同
士およびトランジスタ４０２と４０３のゲート同士がそ
れぞれ接続されている。また、それぞれの差動対のソー
スと接地間に、互いに抵抗値と特性を等しく揃えた抵抗
４０５と４０６が接続される。ゲート同士を接続したｐ
ＭＯＳトランジスタ４０７と４０８およびｐＭＯＳトラ
ンジスタ４０９と４１０は、それぞれ互いに形状、特性
を揃えてあり、カレントミラー回路を構成する。

【００３７】ｐＭＯＳトランジスタ４０７はゲート・ド
レインが接続されてｎＭＯＳトランジスタ４０１のドレ
インに接続され、ｐＭＯＳトランジスタ４０８のドレイ
ンはｎＭＯＳトランジスタのドレインに接続されて能動
負荷としても動作する。制御電流源４１１は本実施例の
演算増幅器のバイアス電流Ｉbiasの絶対値を定める制御
電流源であり、差動対のｎＭＯＳトランジスタ４０３、
４０４のドレイン接続点とｐＭＯＳトランジスタ４１０
のドレイン・ゲート接続点に接続される。なお、参照符
号４１２および４１３は演算増幅器のそれぞれ非反転入
力端子、反転入力端子であり、４１４は出力電圧Ｖｏを
出力する演算増幅器の出力端子である。

【００３８】このように構成される本実施例の演算増幅
器において、破線ｉ−ｊより左側は従来技術の図６で説
明したものと同じ抵抗バイアスされた差動対とみなせ
る。しかし本実施例では、破線ｉ−ｊより右側の回路構
成を設けることによって前記従来技術で述べたような入
力同相成分に依存したバイアス電流の変動を緩和するこ
とができる。以下、これについて説明する。

【００３９】本実施例の演算増幅器では、トランジスタ
４０１〜４０４と抵抗４０５および４０６の特性は揃っ
ているから、トランジスタ４０１と４０２の共通ソース
４１５の電位ｖ１はトランジスタ４０３と４０４の共通
ソース４１６の電位ｖ２とほぼ等しい。従って、バイア
ス抵抗４０５および４０６によって生じる電流Ｉ１と電
流Ｉ２も等しく、Ｉ１≒Ｉ２である。

【００４０】ここで、ｎＭＯＳトランジスタ４０３と４
０４はドレインも共通で、ｐＭＯＳトランジスタ４０９
および４１０からなるカレントミラー回路の入力に接続
されているので、制御電流源４１１の出力電流Ｉcnt
を、Ｉcnt ＜Ｉ２となるように制御電流源４１１を設計
しておけば、ｐＭＯＳトランジスタ４０９，４１０で構
成したカレントミラー回路の出力電流は（Ｉ２−Ｉcn
t）となる。

【００４１】さらに、この出力電流は本来の差動増幅を
行うｎＭＯＳトランジスタ４０１および４０２の共通ソ
ースへ戻される結果、差動対自身のバイアス電流Ｉbias
は、Ｉbias＝｛Ｉ１−（Ｉ２−Ｉcnt）｝となる。 しか
るにＩ１≒Ｉ２だから、結局Ｉbias≒Ｉcnt となる。す
なわち、入力端子４１２および４１３の電位（即ち同相
入力レベル）に依存せず、演算増幅器を構成する差動対
トランジスタ４０１，４０２のバイアス電流Ｉbiasを一
定に保つことが出来る。

【００４２】すなわち、破線ｉ−ｊから左側の差動対は
差動増幅を行うが、破線ｉ−ｊから右側の差動対は、左
側の差動対の同相入力レベルを検知して、左側の差動対
のバイアス電流Ｉbiasを入力の同相成分によらずに一定
となるように補正する動作を行っている。

【００４３】これによって、本実施例の演算増幅器は、
同相入力電圧範囲を拡大出来るためＳ／Ｎ比がよくな
り、高精度で、電源に従来よりも低い電圧値を採用する
ことが可能になり、電源の低電圧化を達成することが出
来る。例えば、１．５Ｖ〜２Ｖといった従来より低い電
源電圧の場合でも、同相入力電圧範囲を０．２〜０．３
Ｖは拡大できる。

【００４４】以上、本発明の好適な実施例について説明
したが、本発明は前記実施例に限定されることなく、本
発明の精神を逸脱しない範囲内において種種の設計変更
をなし得ることは勿論である。例えば、図４に示した本
発明の演算増幅器のバイアス抵抗４０５および４０６
を、特性の揃ったＭＯＳトランジスタで構成する電流源
にそれぞれ置き換えても、同様の動作が可能であること
は言うまでもない。また実施例では、カレントミラー回
路を構成するゲート共通接続のトランジスタの形状及び
特性を同じとして説明したが、トランジスタサイズの比
率を変えて構成することも可能である。或いは、カレン
トミラー回路を構成する上記ゲート接続のトランジスタ
を実施例では２個で説明したが、それぞれ複数の並列ト
ランジスタで構成してもよいことは勿論である。更に、
本発明のカレントミラー回路及び演算増幅器を低定電源
電圧で使用する場合を述べたが、それよりも高い電圧で
使用できることは言うまでもない。

【００４５】

【発明の効果】前述した実施例から明らかなように、本
発明によれば、演算増幅器の同相入力範囲を拡大するこ
とが出来、また動作確保に必要な電源電圧を低減するこ
とが可能になる。そして電源電圧の低減によって演算増
幅器を含むＬＳＩの素子の微細化が可能になり、高集積
大規模のシステムＬＳＩを実現することが出来る。

【図面の簡単な説明】

【図１】本発明に係る演算増幅器の一実施例を示す回路
図である。

【図２】本発明に係るカレントミラー回路の一実施例を
示す回路図である。

【図３】本発明に係るカレントミラー回路の別の実施例
を示す回路図である。

【図４】本発明に係る演算増幅器の別の実施例を示す回
路図である。

【図５】演算増幅器およびカレントミラー回路の従来例
を示す回路図である。

【図６】演算増幅器の別の従来例を示す回路図である。

【符号の説明】

１０１〜１０６，２０１，２０２…ＭＯＳトランジス
タ、４０１〜４０４，４０７〜４１０…ＭＯＳトランジ
スタ、５０１〜５０４，５１２，５１３…ＭＯＳトラン
ジスタ、１０７，２０３…差動増幅器、１０８，２０
４，４１１，５０５…電流源、４０５、４０６、６０１
…抵抗、Ｉbias…バイアス電流、Ｉcnt …制御電流源の
出力電流、Ｉout …カレントミラー回路の出力電流、Ｉ
ref …基準電流、Ｖbias…制御電圧。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5H420 NA32 NB02 NB25 NB36 NC02 NC03 NE28 5J066 AA01 AA43 AA59 CA32 CA37 CA81 FA01 FA10 HA10 HA17 HA25 KA01 KA02 KA09 KA12 KA17 KA28 MA19 MD04 ND03 ND24 PD01 TA01 5J091 AA01 AA12 AA43 AA59 CA32 CA37 CA81 FA01 FA10 HA10 HA17 HA25 KA01 KA02 KA09 KA12 KA17 KA28 MA19 TA01

Claims (5)

【特許請求の範囲】
1. 【請求項１】基準電流を流す第１のトランジスタと、 出力電流を流す第２のトランジスタと、 反転入力端子に制御電圧が入力され、非反転入力端子に
   前記第１のトランジスタのドレインが接続され、出力端
   子に前記第１及び第２のトランジスタの共通ゲートが接
   続される差動増幅器と、から構成されることを特徴とす
   るカレントミラー回路。
2. 【請求項２】前記制御電圧として、前記第２のトランジ
   スタのドレイン電圧を供給する請求項１記載のカレント
   ミラー回路。
3. 【請求項３】トランジスタ差動対からなる演算増幅器で
   あって、前記トランジスタ差動対のバイアス電流を請求
   項１または請求項２記載のカレントミラー回路によって
   供給するように構成することを特徴とする演算増幅器。
4. 【請求項４】互いに特性が揃った第１および第２のトラ
   ンジスタ差動対を有し、前記第１の差動対の同相入力レ
   ベルを前記第２の差動対により検知するように構成し、
   かつ、前記第２の差動対に、前記第１の差動対のバイア
   ス電流を入力の同相成分によらず一定となるように補正
   する手段を設けることを特徴とする演算増幅器。
5. 【請求項５】前記補正する手段は、前記第２の差動対を
   構成するトランジスタの共通ドレイン端に設けた、前記
   第２の差動対のバイアス電流よりも少ない電流を供給す
   る制御電流源と、前記第２の差動対のバイアス電流と前
   記制御電流源の電流の差電流を供給するカレントミラー
   回路とからなり、前記カレントミラー回路の出力電流を
   前記第１の差動対の共通ソースに供給するように構成す
   る請求項４記載の演算増幅器。