JP2006314040A - 差動増幅回路 - Google Patents

Abstract

【課題】 差動増幅回路の同相入力電圧範囲の拡大を図る。
【解決手段】 第１のカレントミラー回路のトランジスタＭＰ４と第２のカレントミラー回路のトランジスタＭＮ３との間に、トランジスタＭＰ６，ＭＰ７の並列回路を接続して、このトランジスタＭＰ６，ＭＰ７のゲートをトランジスタＭＰ１，ＭＰ２のゲートと同じ入力端子ＩＮ１，ＩＮ２に接続し、その入力端子ＩＮ１，ＩＮ２に入力する同相入力電圧の変化に対してノードＮ１とＮ２が同じように変動するようにし、Ｉ３＝２×Ｉ５、Ｉ５＝Ｉ１＝Ｉ２を満足させる。
【選択図】 図１

Description

本発明は、常にマッチングしたバイアス電流で動作するようにして同相入力電圧範囲を広くした差動増幅回路に関するものである。

図３に従来の差動増幅回路の基本的な回路構成を示す。差動増幅回路本体部分は、差動接続されたＰＭＯＳトランジスタＭＰ２１，ＭＰ２２、そのトランジスタＭＰ２１，ＭＰ２２のソースに共通接続されたＰＭＯＳトランジスタＭＰ２３、トランジスタＭＰ２１のドレインにドレインが接続されたＮＭＯＳトランジスタＭＮ２１、およびトランジスタＭＰ２２のドレインにドレインが接続されたＮＭＯＳトランジスタＭＮ２２からなる。

ＰＭＯＳトランジスタＭＰ２４はＰＭＯＳトランジスタＭＰ２３，ＭＰ２５と第１のカレントミラー回路を構成するトランジスタであり、基準電源回路２１から供給される電流を基準電流としている。

ＮＭＯＳトランジスタＭＮ２３はＮＭＯＳトランジスタＭＮ２１，ＭＮ２２と第２のカレントミラー回路構成するトランジスタであり、前記トランジスタＭＰ２５から供給される電流を基準電流としている。

この差動増幅回路では、トランジスタＭＮ２１，ＭＮ２２，ＭＰ２３，ＭＰ２５の電流をそれぞれＩ２１，Ｉ２２，Ｉ２３，Ｉ２５とすると、
Ｉ２３＝２×Ｉ２５、Ｉ２１＝Ｉ２２＝Ｉ２５
となるように、トランジスタＭＮ２１，ＭＮ２２，ＭＰ２３，ＭＰ２５のＷ／Ｌ（ゲート幅／ゲート長）を設定することにより、
Ｉ２１：Ｉ２２：Ｉ２３＝１：１：２
の関係が得られるようにしている。

ところが、上記した回路構成では、入力端子ＩＮ１，ＩＮ２に印加する入力電圧Ｖin(+)、Vin(-)が同相で変動するとき、ノードＮ２１の電圧が変動し、ノードＮ２２の固定の電圧との関係が変動する。このため、Ｉ２３＝２×Ｉ２５の関係が崩れてしまい、Ｉ２５＝Ｉ２１＝Ｉ２２の関係も崩れ、Ｉ２１：Ｉ２２：Ｉ２３＝１：１：２の関係が崩れてしまう。

この結果、図４の差電流−同相入力電圧特性に破線で示すように、入力端子ＩＮ１，ＩＮ２に同相の電圧を入力してこれを増大させた（同相入力電圧増大）とき、Ｉ２３−２×Ｉ２５＝ΔＩとし、Ｉ２３＝Ｉrefとすると、ΔI／Irefの値が低下する。また、図５のオフセット電圧−同相入力電圧特性に破線で示すように、同相入力電圧が増大したとき、オフセット電圧Ｖos（＝Ｖout(+)−Vout(-)）も大きくなる。これらは、同相入力電圧を電源電圧ＶＤＤに近づけるほどより顕著となる。以上の結果、同相入力電圧範囲が非常に狭くなるという問題が起こる。なお、図４および図５のＶ(sat)は差動回路の共通電流源トランジスタ（図３ではＭＰ２３）の飽和電圧である。

本発明の目的は、同相入力電圧が大きく変動しても上記したような問題が発生しないようにした差動増幅回路を提供することである。

上記課題を解決するために、本発明の差動増幅回路は、ゲートがそれぞれ第１および第２の入力端子に接続される差動接続ＭＯＳトランジスタの共通ソースに第１の電流源を接続し、該差動接続ＭＯＳトランジスタの各々のドレインにそれぞれ第２および第３の電流源を接続し、前記差動接続ＭＯＳトランジスタの各々のドレインにそれぞれ第１および第２の出力端子を接続し、前記第２および第３の電流源の電流が前記第１の電流源の電流の１／２に設定されるべき差動増幅回路において、前記差動接続ＭＯＳトランジスタと同一極性の補償用ＭＯＳトランジスタを設け、該補償用トランジスタのゲートを前記第１又は第２の入力端子に接続し、ソースを前記第１の電流源の１／２の電流の第４の電流源に接続し、ドレインを前記第２および第３の電流源を出力側にもつカレントミラー回路の基準側に接続したことを特徴とする。

ここで、前記補償用ＭＯＳトランジスタは、前記差動接続ＭＯＳトランジスタと同一特性であることが望ましい。

また、本発明の差動増幅回路は、ゲートが第１および第２の入力端子にそれぞれ接続されソースが共通接続されドレインが第１および第２の出力端子にそれぞれ接続された第１および第２のＭＯＳトランジスタと、該第１および第２のＭＯＳトランジスタのソースに出力側の第３のＭＯＳトランジスタが接続された第１のカレントミラー回路と、該第１のカレントミラー回路の出力側の第４のＭＯＳトランジスタの電流が基準側の第５のＭＯＳトランジスタに供給され前記第１および第２のＭＯＳトランジスタのドレインにそれぞれ出力側の第６および第７のＭＯＳトランジスタが接続された第２のカレントミラー回路とを具備し、前記第４，第６および第７のＭＯＳトランジスタの電流が同一で且つ前記第３のＭＯＳトランジスタの電流の１／２になるように設定されるべき差動増幅回路において、前記第１および第２のＭＯＳトランジスタと同一極性の補償用ＭＯＳトランジスタを設け、該補償用ＭＯＳトランジスタのゲートを前記第１又は第２の入力端子に接続し、ソースを前記第４のＭＯＳトランジスタのドレインに接続し、ドレインを前記第５のトランジスタのドレインに接続したことを特徴とするよう構成することが望ましい。

また、前記補償用ＭＯＳトランジスタは、前記第１および第２のＭＯＳトランジスタと同一特性であることが望ましい。

さらに、前記各ＭＯＳトランジスタをバイポーラトランジスタに置き換え、前記ゲートをベースに置き換え、ソースをエミッタに置き換え、ドレインをコレクタに置き換えることもできる。

本発明の差動増幅回路によれば、同相入力電圧の変動によって差動接続トランジスタの共通ソース又はエミッタの電位が変動するとき、補償用トランジスタのソース又はエミッタの電位も同様に同じ方向に変動するので、第１の電流源と第４の電流源の電流の比率関係２：１を保持することが可能となるため、第２および第３の電流源の電流を常時第１の電流源の電流の１／２に保持させることが可能となり、同相入力電圧範囲を広くすることが可能となる。

図１に本発明の実施例の差動増幅回路の回路構成を示す。差動増幅回路本体部分は、差動接続されたＰＭＯＳトランジスタＭＰ１，ＭＰ２、そのトランジスタＭＰ１，ＭＰ２のソースに共通接続されたＰＭＯＳトランジスタＭＰ３、トランジスタＭＰ１のドレインにドレインが接続されたＮＭＯＳトランジスタＭＮ１、およびトランジスタＭＰ２のドレインにドレインが接続されたＮＭＯＳトランジスタＭＮ２からなる。ここで、トランジスタＭＰ１，ＭＰ２が差動接続ＭＯＳトランジスタを、トランジスタＭＰ３が第１の電流源を、トランジスタＭＮ１，ＭＮ２が第２および第３の電流源を構成する。

ＰＭＯＳトランジスタＭＰ４はＰＭＯＳトランジスタＭＰ３，ＭＰ５と第１のカレントミラー回路構成するトランジスタであり、基準電源回路１から供給される電流を基準電流としている。ＮＭＯＳトランジスタＭＮ３はＮＭＯＳトランジスタＭＮ１，ＭＮ２と第２のカレントミラー回路を構成するトランジスタである。ここで、トランジスタＭＰ４が第５の電流源を構成する。

ドレインとソースが共通接続されたＰＭＯＳトランジスタＭＰ６，ＭＰ７は、トランジスタＭＰ５のドレインとトランジスタＭＮ３のドレインの間に接続され、かつゲートが入力端子ＩＮ１，ＩＮ２に接続されている。このトランジスタＭＰ６，ＭＰ７はトランジスタＭＰ１，ＭＰ２と同じ特性である。ここで、トランジスタＭＰ６，ＭＰ７が補償用ＭＯＳトランジスタを構成する。

この差動増幅回路では、トランジスタＭＮ１，ＭＮ２，ＭＰ３，ＭＰ５の電流をそれぞれＩ１，Ｉ２，Ｉ３，Ｉ５とするとき、
Ｉ３＝２×Ｉ５、Ｉ１＝Ｉ２＝Ｉ５
となるように、トランジスタＭＮ１，ＭＮ２，ＭＰ３，ＭＰ５のＷ／Ｌ（ゲート幅／ゲート長）を設定することにより、
Ｉ１：Ｉ２：Ｉ３＝１：１：２
の関係が得られるようにする。

この差動増幅回路では、平衡時（同相入力時）において、トランジスタＭＰ６，ＭＰ７はトランジスタＭＰ１，ＭＰ２と同一動作点で動作する。よって、入力電圧Ｖin(+)、Ｖin(-)が同相で変動するとき、ノードＮ１とＮ２の電位は同じように変動する。これにより、Ｉ３＝２×Ｉ５の関係が保持され、Ｉ５＝Ｉ１＝Ｉ２の関係も保持される。このため、Ｉ１：Ｉ２：Ｉ３＝１：１：２の関係が保持され、同相入力電圧範囲を高い電圧まで実現することが可能となる。

図４の差電流−同相入力電圧特性に本実施例の差動増幅回路の特性を実線で示す。破線で示す図３の従来回路の特性に比べて、差電流ΔＩ（Ｉ３−２×Ｉ５）は同相入力電圧が電源電圧ＶＤＤに近づいても、その増大が抑圧されている。Ｉ３＝Ｉrefである。また、図５のオフセット電圧−同相入力電圧特性に本実施例の差動増幅回路の特性を実線で示す。破線で示す図３の従来回路の特性に比べて、同様にオフセット電圧Ｖosの増大が抑圧されている。以上のように、本実施例の差動増幅回路によれば、広い同相入力電圧の範囲に亘って差電流ΔＩおよびオフセット電圧Ｖosともに良好な特性を示し、同相入力電圧範囲が拡大することがわかる。

図２は図１の差動増幅回路の変形例を示す回路図であり、図１の回路のＰＭＯＳトランジスタとＮＭＯＳトランジスタを入れ替えたものである。この場合は、差動接続回路にＮＭＯＳトランジスタを使用しているので、同相入力電圧が低くなる領域で前記と同様な同相入力電圧範囲拡大の効果を得ることができる。

なお、以上の説明では、補償用トランジスタとして、回路バランスを考慮して、図１では並列接続のＰＭＯＳトランジスタＭＰ６，ＭＰ７を使用し、図２では並列接続のＮＭＯＳトランジスタＭＮ１６，ＭＮ１７を使用したが、これらは１個のＰＭＯＳあるいはＮＭＯＳのトランジスタとし、そのゲートは入力端子ＩＮ１又はＩＮ２に接続してもよい。

また、以上説明した実施例ではＭＯＳトランジスタを使用したが、バイポーラトランジスタを使用しても同様の作用効果を得ることができる。この場合、ゲートがベースに、ソースがエミッタに、ドレインがコレクタに置き換わる。

本発明の実施例の差動増幅回路の回路図である。 図１の差動増幅回路の変形例の回路図である。 従来の差動増幅回路の回路図である。 差電流−同相入力電圧特性の特性図である。 オフセット電圧−同相入力電圧特性の特性図である。

符号の説明

ＭＰ１〜ＭＰ７，ＭＰ１１〜ＭＰ１３，ＭＰ２１〜ＭＰ２５：ＰＭＯＳトランジスタ
ＭＮ１〜ＭＮ３，ＭＮ１１〜ＭＮ１７，ＭＮ２１〜ＭＮ２３：ＮＭＯＳトランジスタ
１，１１，２１：基準電源回路

Claims (5)

1. ゲートがそれぞれ第１および第２の入力端子に接続される差動接続ＭＯＳトランジスタの共通ソースに第１の電流源を接続し、該差動接続ＭＯＳトランジスタの各々のドレインにそれぞれ第２および第３の電流源を接続し、前記差動接続ＭＯＳトランジスタの各々のドレインにそれぞれ第１および第２の出力端子を接続し、前記第２および第３の電流源の電流が前記第１の電流源の電流の１／２に設定されるべき差動増幅回路において、
   前記差動接続ＭＯＳトランジスタと同一極性の補償用ＭＯＳトランジスタを設け、該補償用トランジスタのゲートを前記第１又は第２の入力端子に接続し、ソースを前記第１の電流源の１／２の電流の第４の電流源に接続し、ドレインを前記第２および第３の電流源を出力側にもつカレントミラー回路の基準側に接続したことを特徴とする差動増幅回路。
2. 請求項１に記載の差動増幅回路において、
   前記補償用ＭＯＳトランジスタは、前記差動接続ＭＯＳトランジスタと同一特性であることを特徴とする差動増幅回路。
3. ゲートが第１および第２の入力端子にそれぞれ接続されソースが共通接続されドレインが第１および第２の出力端子にそれぞれ接続された第１および第２のＭＯＳトランジスタと、該第１および第２のＭＯＳトランジスタのソースに出力側の第３のＭＯＳトランジスタが接続された第１のカレントミラー回路と、該第１のカレントミラー回路の出力側の第４のＭＯＳトランジスタの電流が基準側の第５のＭＯＳトランジスタに供給され前記第１および第２のＭＯＳトランジスタのドレインにそれぞれ出力側の第６および第７のＭＯＳトランジスタが接続された第２のカレントミラー回路とを具備し、前記第４，第６および第７のＭＯＳトランジスタの電流が同一で且つ前記第３のＭＯＳトランジスタの電流の１／２になるように設定されるべき差動増幅回路において、
   前記第１および第２のＭＯＳトランジスタと同一極性の補償用ＭＯＳトランジスタを設け、該補償用ＭＯＳトランジスタのゲートを前記第１又は第２の入力端子に接続し、ソースを前記第４のＭＯＳトランジスタのドレインに接続し、ドレインを前記第５のトランジスタのドレインに接続したことを特徴とする差動増幅回路。
4. 請求項３に記載の差動増幅回路において、
   前記補償用ＭＯＳトランジスタは、前記第１および第２のＭＯＳトランジスタと同一特性であることを特徴とする差動増幅回路。
5. 請求項１、２、３又は４に記載の差動増幅回路において、
   前記各ＭＯＳトランジスタをバイポーラトランジスタに置き換え、前記ゲートをベースに置き換え、ソースをエミッタに置き換え、ドレインをコレクタに置き換えたことを特徴とする差動増幅回路。

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