JP2021164055A - 全差動アンプ - Google Patents
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Abstract
Description
(式2) β=μCOX(W/L)
(式3) Veff=VGS−VT
(式4) gmro=(2VA)/Veff=AV
(式5) gm=(∂ID)/(∂VGS)=βVeff
(式6) ro=(∂VDS)/(∂ID)=(2VA)/(gmVeff)
(式7) ΔID=gmΔVGS
ここで、IDはドレイン電流、VGSはゲート/ソース間電圧、VTは閾値電圧、VDSはドレイン/ソース間電圧、VAはアーリー電圧、βは利得係数、μはキャリアの移動度、COXは単位面積当たりのゲート酸化膜容量、Wはゲート幅、Lはゲート長である。ゲート幅W及びゲート長Lは、実効的なチャネル幅及びチャネル長を示す。AVはトランジスタの固有利得、gmはトランジスタの相互コンダクタンス、roはトランジスタの出力抵抗(ドレイン抵抗)である。ΔIDはトランジスタの動作点近傍のドレイン電流IDの変化量、ΔVGSはトランジスタの動作点近傍のゲート/ソース間電圧VGSの変化量を示している。また、アナログ回路において、トランジスタ特性を発揮しやすい有効ゲート電圧Veffは、約0.2Vである。
Claims (12)
- 第1入力端子を有する第1トランジスタ、及び、第2入力端子を有する第2トランジスタを備えた第1差動入力段と、
前記第1トランジスタに接続された第1負荷トランジスタと、
前記第2トランジスタに接続された第2負荷トランジスタと、
前記第1トランジスタと前記第1負荷トランジスタとの間に設けられた第1出力端子と、
前記第2トランジスタと前記第2負荷トランジスタとの間に設けられた第2出力端子と、
前記第1差動入力段に接続された電流源と、
前記第1負荷トランジスタのゲート及び第2負荷トランジスタのゲートに接続されたバイアス印加用節点と、
前記バイアス印加用節点に接続され、前記第1差動入力段への入力コモン電位に応じたバイアス電位を発生するバイアス電位発生器と、
を備える全差動アンプ。 - 前記バイアス電位発生器において発生する前記バイアス電位は、
前記第1入力端子への第1入力信号の電位と、前記第2入力端子への第2入力信号の電位とが、同一の場合において、
前記第1出力端子からの第1出力信号の電位が、前記第2出力端子からの第2出力信号の電位に等しくなり、且つ、前記バイアス印加用節点の電位に等しくなる値に設定される、
請求項1に記載の全差動アンプ。 - 前記バイアス電位発生器は、
前記バイアス印加用節点に接続され第3入力端子を有する第3トランジスタと、
前記バイアス印加用節点に接続され第4入力端子を有する第4トランジスタと、
を備えた第2差動入力段を備える、
請求項1又は請求項2に記載の全差動アンプ。 - 前記第3入力端子には、前記第1入力端子への信号が入力され、
前記第4入力端子には、前記第2入力端子への信号が入力される、
請求項3に記載の全差動アンプ。 - 前記第3トランジスタの前記バイアス印加用節点とは反対側の第1端子と、前記第4トランジスタの前記バイアス印加用節点とは反対側の第2端子とを接続する第1抵抗を備える請求項3又は請求項4に記載の全差動アンプ。
- 前記第3トランジスタの前記バイアス印加用節点とは反対側の第1端子と、前記第4トランジスタの前記バイアス印加用節点とは反対側の第2端子とは短絡されており、
前記第2差動入力段は、
前記バイアス印加用節点に接続され第5入力端子を有する第5トランジスタ、及び、前記バイアス印加用節点に接続され第6入力端子を有する第6トランジスタを更に備え、
前記第5トランジスタの前記バイアス印加用節点とは反対側の第3端子と、前記第6トランジスタの前記バイアス印加用節点とは反対側の第4端子とは短絡されていない、
請求項3又は請求項4に記載の全差動アンプ。 - 前記第1負荷トランジスタと電源電位との間に接続された第1負荷と、
前記第2負荷トランジスタと電源電位との間に接続された第2負荷と、
を更に備える請求項1〜6のいずれか一項に記載の全差動アンプ。 - 前記第1負荷は、受動素子としての抵抗器から構成され、
前記第2負荷は、受動素子としての抵抗器から構成される、
請求項7に記載の全差動アンプ。 - 前記第1負荷は、ゲート電位を固定したトランジスタから構成され、
前記第2負荷は、ゲート電位を固定したトランジスタから構成される、
請求項8に記載の全差動アンプ。 - 前記バイアス電位発生器は、
前記バイアス印加用節点に接続されたゲートを備えるバイアス用トランジスタを備え、前記バイアス用トランジスタの前記ゲートと前記バイアス用トランジスタのドレインとは接続されており、このドレインには、前記第1差動入力段への入力コモン電位に応じた電位が与えられる、
請求項1〜9のいずれか一項に記載の全差動アンプ。 - 前記バイアス電位発生器は、
前記バイアス用トランジスタの前記ゲートと前記ドレインとの間に介在する第2抵抗を更に備える請求項10に記載の全差動アンプ。 - 前記バイアス電位発生器の発生するバイアス電位は、前記第1及び第2入力端子への入力信号を用い、前記第1差動入力段の入力コモン電位の変動に対して、前記第1差動入力段の出力コモン電位の変動を抑制するように設定される、
請求項1〜11のいずれか一項に記載の全差動アンプ。
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Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0730340A (ja) * | 1990-09-04 | 1995-01-31 | Motorola Inc | 改良した共通モードのリジェクションを有する差動入力段 |
US5475339A (en) * | 1994-05-06 | 1995-12-12 | National Semiconductor Corporation | Op amp with rail to rail output swing and employing an improved current mirror circuit |
JP2000196377A (ja) * | 1998-10-23 | 2000-07-14 | Sharp Corp | カレントミラ―回路 |
JP2000236225A (ja) * | 1999-02-15 | 2000-08-29 | Asahi Kasei Microsystems Kk | Ab級増幅器 |
JP2006314040A (ja) * | 2005-05-09 | 2006-11-16 | New Japan Radio Co Ltd | 差動増幅回路 |
KR20070102460A (ko) * | 2007-09-28 | 2007-10-18 | 한국정보통신대학교 산학협력단 | 소스축퇴를 사용하여 선형성을 개선시킨 차동트랜스컨덕턴스 증폭기 |
US20130214865A1 (en) * | 2012-02-17 | 2013-08-22 | International Business Machines Corporation | Capacitive level-shifting circuits and methods for adding dc offsets to output of current-integrating amplifier |
JP2018160811A (ja) * | 2017-03-23 | 2018-10-11 | 株式会社東芝 | 増幅器 |
JP2019087971A (ja) * | 2017-11-10 | 2019-06-06 | ザインエレクトロニクス株式会社 | 増幅回路 |
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Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0730340A (ja) * | 1990-09-04 | 1995-01-31 | Motorola Inc | 改良した共通モードのリジェクションを有する差動入力段 |
US5475339A (en) * | 1994-05-06 | 1995-12-12 | National Semiconductor Corporation | Op amp with rail to rail output swing and employing an improved current mirror circuit |
JP2000196377A (ja) * | 1998-10-23 | 2000-07-14 | Sharp Corp | カレントミラ―回路 |
JP2000236225A (ja) * | 1999-02-15 | 2000-08-29 | Asahi Kasei Microsystems Kk | Ab級増幅器 |
JP2006314040A (ja) * | 2005-05-09 | 2006-11-16 | New Japan Radio Co Ltd | 差動増幅回路 |
KR20070102460A (ko) * | 2007-09-28 | 2007-10-18 | 한국정보통신대학교 산학협력단 | 소스축퇴를 사용하여 선형성을 개선시킨 차동트랜스컨덕턴스 증폭기 |
US20130214865A1 (en) * | 2012-02-17 | 2013-08-22 | International Business Machines Corporation | Capacitive level-shifting circuits and methods for adding dc offsets to output of current-integrating amplifier |
JP2018160811A (ja) * | 2017-03-23 | 2018-10-11 | 株式会社東芝 | 増幅器 |
JP2019087971A (ja) * | 2017-11-10 | 2019-06-06 | ザインエレクトロニクス株式会社 | 増幅回路 |
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