WO2022162943A1 - コモン調整回路 - Google Patents

コモン調整回路 Download PDF

Info

Publication number
WO2022162943A1
WO2022162943A1 PCT/JP2021/003553 JP2021003553W WO2022162943A1 WO 2022162943 A1 WO2022162943 A1 WO 2022162943A1 JP 2021003553 W JP2021003553 W JP 2021003553W WO 2022162943 A1 WO2022162943 A1 WO 2022162943A1
Authority
WO
WIPO (PCT)
Prior art keywords
node
transistor
replica
output
circuit
Prior art date
Application number
PCT/JP2021/003553
Other languages
English (en)
French (fr)
Inventor
隆治 中島
Original Assignee
株式会社ソシオネクスト
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社ソシオネクスト filed Critical 株式会社ソシオネクスト
Priority to PCT/JP2021/003553 priority Critical patent/WO2022162943A1/ja
Priority to JP2022578008A priority patent/JPWO2022162943A1/ja
Publication of WO2022162943A1 publication Critical patent/WO2022162943A1/ja
Priority to US18/344,482 priority patent/US20230361735A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45197—Pl types
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45183—Long tailed pairs
    • H03F3/45192—Folded cascode stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
    • H03F1/301—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in MOSFET amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45183—Long tailed pairs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45273—Mirror types
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
    • H03F3/45632—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/453—Controlling being realised by adding a replica circuit or by using one among multiple identical circuits as a replica circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45488—Indexing scheme relating to differential amplifiers the CSC being a pi circuit and a capacitor being used at the place of the resistor
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45728—Indexing scheme relating to differential amplifiers the LC comprising one switch

Definitions

  • the present invention relates to a common adjustment circuit that adjusts an output common voltage in a differential amplifier.
  • a differential amplifier is a circuit that amplifies and outputs two input signals with a certain differential gain, and is used, for example, in a high-speed serial interface that operates at high speed.
  • the output voltage (output common voltage) at the output terminal when the voltage difference between the differential input terminals is 0, and the potential difference between the power supply voltage and the output common voltage (Voltage head room ) is important to stabilize. For example, when the output common voltage is unstable, the voltage headroom becomes insufficient, resulting in unstable circuit operation.
  • Patent Document 1 shows a common adjustment circuit using a replica circuit and a comparator.
  • Patent Document 1 discloses a method of generating a reference voltage for a comparator in a common adjustment circuit, a configuration using resistor division and a configuration using a resistor and a constant current source.
  • the configuration shown in Patent Document 1 cannot secure a sufficient voltage headroom, resulting in unstable operation. .
  • the voltage headroom may decrease if the reference voltage deviates.
  • circuits that require performance in a high-speed operating environment are susceptible to noise caused by deviations in the reference voltage and fluctuations in the output common voltage, resulting in insufficient voltage headroom. The effect of the case appears more prominently.
  • An object of the present disclosure is to solve the above problems and to provide a common adjustment circuit that acts so that the voltage headroom of the differential amplifier does not fluctuate even if process variations and power supply voltage fluctuations occur.
  • a common adjustment circuit relates to a common adjustment circuit that outputs a first bias voltage to be applied to gates of output load transistors of a differential amplifier.
  • the common adjustment circuit includes a first comparator having one input connected to a reference voltage and the other input connected to a first node, comparing the two inputs and outputting the same, and a gate connected to the output of the first comparator.
  • a first transistor having a source connected to the first node and a drain connected to a second node, one terminal connected to the first node and the other terminal connected to a first power supply; a current mirror circuit including a first resistor, a second transistor having a gate and a drain connected to the second node to flow an input current, and a third transistor having a gate connected to the second node to flow an output current; , a second resistor having one terminal connected to the source of the third transistor via a third node, one input connected to the third node and the other input connected to the fourth node; a second comparator that compares two inputs and outputs the bias voltage; and a replica transistor corresponding to the output load transistor of the differential amplifier, the gate of the replica transistor being connected to the output of the second comparator, and a replica circuit in which a replica output node corresponding to the output node of the differential amplifier is connected to the fourth node.
  • a common adjustment circuit relates to a common adjustment circuit that outputs a first bias voltage to be applied to gates of output load transistors of a differential amplifier.
  • the common adjustment circuit includes a first comparator having one input connected to a reference voltage and the other input connected to a first node, comparing the two inputs and outputting the same, and a gate connected to the output of the first comparator.
  • a first transistor having a source connected to the first node and a drain connected to a second node, one terminal connected to the first node and the other terminal connected to a first power supply;
  • a first resistor, a second resistor having one terminal connected to the second node and the other terminal connected to a second power supply having a potential different from that of the first power supply, and one input connected to the third node.
  • a second comparator having the other input connected to a fourth node, comparing the two inputs and outputting the bias voltage; and a replica transistor corresponding to the output load transistor of the differential amplifier, the replica transistor a replica circuit connected to the output of the second comparator, and having a replica output node corresponding to the output node of the differential amplifier connected to the fourth node.
  • the common adjustment circuit is a circuit intended to stabilize the output common voltage of the differential amplifier by applying a bias voltage to the gates of the output load transistors of the differential amplifier, which will be described later.
  • the common adjustment circuit is a circuit that generates a bias voltage for obtaining a predetermined output common voltage in the differential amplifier and applies it to the gates of the output load transistors of the differential amplifier.
  • the output common voltage is the output voltage at the output terminals when the voltage difference between the differential input terminals is 0, as described above.
  • the common adjustment circuit according to the present disclosure is configured to act so that the voltage headroom of the differential amplifier does not fluctuate even if process variations and power supply voltage fluctuations occur.
  • the voltage headroom of the differential amplifier will be described, and then the common adjustment circuit of the present disclosure will be described by showing a specific circuit example.
  • FIG. 2 shows an example of a differential amplifier 50 to which the common adjustment circuit 10 of the present disclosure is connected.
  • the differential amplifier 50 amplifies a differential input signal Vi (Vip, Vin) input from a pair of input terminals 501 and 502, and outputs a differential output signal Vo (Vop, Von) from a pair of output terminals 503 and 504. ).
  • Vi Vip, Vin
  • Vo Vop, Von
  • the same reference numerals may be used for signal names and voltage values of signals.
  • the same reference numerals may be used for the names and voltage values of the power supply VDD, which will be described later.
  • the differential amplifier 50 includes a differential pair of transistors (N-type transistors 511 and 512), a pair of output load circuits 560 and 570, and an N-type transistor 515 that operates as a tail current source.
  • the N-type transistor 511 has a gate connected to the input terminal 501, a source connected to the drain of the transistor 515, and a drain connected to one output load circuit 560 and one output terminal 504, respectively.
  • An N-type transistor 512 has a gate connected to the input terminal 502, a source connected to the drain of the transistor 515, and a drain connected to the other output load circuit 570 and the other output terminal 503, respectively.
  • Transistor 511 and transistor 512 are configured to have the same electrical characteristics.
  • Output load circuit 560 and output load circuit 570 are configured to have the same electrical characteristics.
  • the output load circuit 560 includes P-type transistors 561 and 562 provided in parallel between the power supply VDD and the output terminal 503 .
  • the drains of transistors 561 and 562 are connected to output terminal 504 via node 581 .
  • the gate of transistor 562 is connected to node 581 .
  • a bias voltage Vpc output from the second comparator 19 via the input terminal 506 is applied to the gate of the transistor 561 .
  • the output load circuit 570 includes P-type transistors 571 and 572 provided in parallel between the power supply VDD and the output terminal 504 .
  • the drains of transistors 571 and 572 are connected to output terminal 503 via node 582 .
  • the gate of transistor 572 is connected to node 582 .
  • a bias voltage Vpc is applied to the gate of transistor 571 through input terminal 506 .
  • a bias voltage Vb is applied to the gate of the transistor 515 via the input terminal 505 .
  • the transistor 515 operates as a constant current source (hereinafter referred to as a tail current source).
  • the horizontal axis represents "Vip-Vin", which is the difference between the input signal Vip and the input signal Vin, and shows changes in the respective output signals Vop and Von.
  • FIG. 4(a) shows changes in the differential input signal Vi along the time axis
  • FIG. 4(b) shows changes in the differential output signal Vo along the time axis.
  • the output common voltage Vcm of the differential output signal Vo is represented by the following equation (1).
  • VDD is the power supply voltage of the differential amplifier 50
  • Rd is the combined impedance of the output load circuit 560 or the combined impedance of the output load circuit 570
  • Is is the current flowing through the tail current source (transistor 515).
  • the fluctuation component vin of the differential input signal Vi (the voltage of the differential input signal Vi minus the DC component of the input signal) and the fluctuation component vout of the differential output signal Vo (the voltage value of the differential output signal Vo minus the output common voltage Vcm) is represented by the following equation (2).
  • gm is the transfer conductance of the differential pair of transistors (N-type transistors 511 and 512).
  • the voltage headroom Vh of the differential amplifier 50 is represented by the following equation (3).
  • the voltage headroom Vh is the potential difference between the power supply voltage and the output common voltage Vcm, and is the voltage amplitude margin that allows the signal to be extracted without distortion as the differential output signal Vo. . Therefore, when the voltage headroom Vh becomes small and a sufficient voltage amplitude margin cannot be secured, problems such as distortion of the differential output signal Vo occur. For example, when the differential amplifier 50 is used for a high-speed interface, there is a possibility that the signal quality cannot be sufficiently secured for the standard, and the common adjustment circuit of the present disclosure is made to solve it. .
  • FIG. 1 is a circuit diagram showing a configuration example of a common adjustment circuit according to the first embodiment.
  • the common adjustment circuit 10 includes a reference voltage generation circuit 11 for generating the reference voltage Vrf, a second comparator 19, and a replica circuit 20.
  • the reference voltage generation circuit 11 includes a first comparator 151 , a first transistor 111 , a first resistor 121 , a second resistor 122 and a current mirror circuit 161 .
  • the first comparator 151 has one input to which the reference voltage Vid is applied via the input terminal 101 and the other input to which the source of the N-type first transistor 111 is connected via the first node 181 .
  • the first comparator 151 compares the reference voltage Vid and the source voltage of the first transistor 111 and outputs the comparison result to the gate of the first transistor 111 . Accordingly, the voltage of the first node 181 is adjusted to the reference voltage Vid.
  • the reference voltage Vid is supplied from a circuit that reduces voltage fluctuations due to fluctuations in the manufacturing process and changes in the usage environment such as power supply voltage fluctuations and temperature fluctuations.
  • the reference voltage Vid is supplied, for example, from a conventionally known bandgap reference circuit.
  • the first resistor 121 is provided between the first node 181 and the ground VSS (corresponding to the first power supply). As a result, a current I1 represented by the following equation (4) flows through the first transistor 111 .
  • R1 is the resistance value of the first resistor 121.
  • the current mirror circuit 161 includes a second P-type transistor 112 for passing the current I1 (hereinafter referred to as input current I1) as an input current, and a third P-type transistor 113 for passing an output current I2.
  • the output current I2 can be adjusted, for example, by changing the size ratio of the second transistor 112 and the third transistor 113, or by changing the reference voltage Vid or the resistance value R1 of the first resistor 121.
  • the gate and drain of the second transistor 112 are connected to the drain of the first transistor 111 via the second node 182 .
  • the source of the second transistor 112 is connected to the power supply VDD (corresponding to the second power supply) via the third resistor 123 .
  • a gate of the third transistor 113 is connected to the second node 182 . That is, the gates of the second transistor 112 and the third transistor 113 are connected to each other.
  • the drain of the third transistor 113 is connected to ground VSS.
  • a source of the third transistor 113 is connected to the power supply VDD through the second resistor 122 .
  • a node connecting the source of the third transistor 113 and the second resistor 122 is called a "third node 183".
  • a third node 183 is connected to one input of the second comparator 19 .
  • one input of the second comparator 19 is supplied with the reference voltage Vrf given by the following equation (5).
  • R2 is the resistance value of the second resistor 122.
  • the second comparator 19 has one input to which the reference voltage Vrf is applied, and the other input to which the output node 282 (corresponding to the replica output node) of the replica circuit 20 is connected.
  • the second comparator 19 compares the reference voltage Vrf and the output of the replica circuit 20 and outputs the comparison result to the node 281 .
  • the node 281 is connected to the output terminal 102 and the gate of the replica transistor 261 of the replica circuit 20 which will be described later.
  • the replica circuit 20 is a circuit that imitates the circuit configuration of the differential amplifier 50 to which the common adjustment circuit 10 is connected. That is, the replica circuit 20 is a circuit whose configuration changes according to the differential amplifier 50 to which the common adjustment circuit 10 is connected.
  • FIG. 1 shows the replica circuit 20 when the common adjustment circuit 10 is connected to the differential amplifier 50 shown in FIG. 2 described above.
  • the replica circuit 20 includes a replica load circuit 260 imitating the output load circuit 560 and a replica current source 215 imitating the transistor 515 operating as a tail current source.
  • Replica load circuit 260 is configured to have the same electrical characteristics as output load circuit 560 .
  • Replica current source 215 is configured to have half the current flowing through transistor 515 .
  • the replica load circuit 260 includes P-type replica transistors 261 and 262 provided in parallel between the power supply VDD and the output node 282 .
  • the gate of replica transistor 261 is connected to the output of second comparator 19 via node 281 . That is, the same voltage as the gate of the transistor 561 of the output load circuit 560 is applied to the gate of the replica transistor 261 .
  • the drains of replica transistor 261 and replica transistor 262 are connected to the other input of second comparator 19 via output node 282 .
  • the gate of replica transistor 262 is connected to output node 282 .
  • Replica transistor 261 has the same electrical characteristics as transistor 561 and replica transistor 262 is configured to have the same electrical characteristics as transistor 562 .
  • the voltage of the output node 282 of the replica circuit 20 is adjusted to the reference voltage Vrf.
  • Replica circuit 20 output node 282 corresponds to the output node connected to output terminals 503 and 504 of differential amplifier 50 .
  • the output common voltage Vcm at the output terminals 503 and 504 of the differential amplifier 50 is adjusted to the reference voltage Vrf.
  • the output common voltage Vcm of the differential amplifier 50 is expressed by the following expression (6) from the above-described expression (5), and the voltage headroom Vh of the differential amplifier 50 is obtained from the expressions (6) and (3). , is represented by the following equation (7).
  • the voltage headroom Vh does not depend on the power supply VDD, and the resistance ratio between the first resistor 121 and the second resistor 122 and the input It depends only on the current ratio between the current I1 and the output current I2.
  • the resistance ratio between the first resistor 121 and the second resistor 122 is substantially unaffected by manufacturing variations.
  • the current mirror circuit 161 is configured so as not to be substantially affected by fluctuations in the power supply voltage and temperature changes such as the temperature of the operating environment, so that highly accurate I2/I1 can be obtained. circuit.
  • the reference voltage Vid can be substantially unaffected by fluctuations in the power supply voltage. Therefore, the common adjustment circuit 10 acts so that the voltage headroom Vh of the differential amplifier 50 does not fluctuate even if process variations and power supply voltage fluctuations occur, thereby solving the problem of the prior art. Details will be described in the following "Comparative Example".
  • the common adjustment circuit 10 of the present embodiment can easily change the voltage headroom Vh by changing the mirror ratio I2/I1 and the resistance ratio R2/R1 of the current mirror circuit 161 .
  • a common voltage generation circuit includes a load element (with a resistance value of Rx) and a constant current source (with a current value of Ix) between a power supply voltage and a ground potential. are provided in series, and the output thereof is output to the differential amplifier via the comparator. Then, the reference voltage Vx input to the comparator corresponding to the second comparator 19 of the present disclosure and the voltage headroom Vhx of the connected differential amplifier are given by the following equations (8) and (9).
  • the resistance value Rx of the load element fluctuates under the influence of variations in the manufacturing process. This fluctuation causes the voltage headroom Vhx of the differential amplifier to be connected to fluctuate, and the operation of the circuit is disrupted. It may become unstable. Even if a transistor element is used as a resistor instead of a resistor element, it is similarly affected by variations in the manufacturing process, but the configuration of this embodiment is not affected by such power supply voltage fluctuations.
  • Comparative Example 2 As shown in FIG. 11 of Patent Document 1, the common voltage generation circuit is composed of a resistance voltage dividing circuit with a resistance ratio of Ry1/Ry2, and outputs the output to a differential amplifier via a comparator. Configuration. Then, the reference voltage Vy input to the comparator corresponding to the second comparator 19 of the present disclosure and the voltage headroom Vhy of the connected differential amplifier are given by the following equations (10) and (11).
  • FIG. 5 is a circuit diagram showing the configuration of a differential amplifier circuit including a common adjustment circuit 10 and a differential amplifier 60 according to Modification 1 of the first embodiment.
  • FIG. 5 shows the configuration of a differential amplifier circuit including a common adjustment circuit 10 and a differential amplifier 60 according to Modification 1 of the first embodiment.
  • the current mirror circuit 161 is a cascode type circuit. Specifically, in this modification, a fourth transistor 114 is provided between the second transistor 112 and the first transistor 111, and a fifth transistor 115 is provided between the third transistor 113 and the ground VSS. That is, the fourth transistor 114 and the fifth transistor 115 are cascode-connected to the second transistor 112 and the third transistor 113 .
  • the precision of the mirror ratio of current mirror circuit 161 is further improved, and the precision of reference voltage Vrf (output common voltage Vcm) and voltage headroom Vh can be further improved.
  • FIG. 5 shows an example in which the configuration of the differential amplifier 60 is different, so that the configuration of the replica circuit 20 is different from that in FIG.
  • the differential amplifier of FIG. 5 is used, for example, as a continuous time linear equalizer for the front end of high speed interfaces.
  • the differential amplifier circuit includes multiple differential amplifiers 60 having the same configuration and electrical characteristics.
  • Each differential amplifier 60 amplifies a differential input signal Vi input from a pair of input terminals 601 and 602 and outputs from a pair of output terminals 603 and 604 as a differential output signal Vo.
  • the differential amplifier 60 includes a differential pair of transistors (N-type transistors 611 and 612), a pair of output load circuits 640 and 650, a source load 660, and tail current sources 665 and 666.
  • the source of transistor 611 is connected to ground VSS through tail current source 665 and the source of transistor 612 is connected to ground VSS through tail current source 666 .
  • the source load 660 has a configuration in which a resistor 661 and a capacitor 662 are connected in parallel between the sources of the transistors 611 and 612 .
  • transistors 611 and 612 and output load circuits 640 and 650 are configured to have the same electrical characteristics.
  • tail current source 665 and tail current source 666 are configured to provide the same current.
  • the output load circuit 640 corresponds to the output load circuit 560 in FIG. 2, and differs from FIG. 2 in that it is a parallel circuit of a P-type transistor 641 and a resistor 642. 5, a series-connected resistor 621 and a peaking inductor 631 are provided between the output load circuit 640 and the output terminal 603 .
  • the output load circuit 650 corresponds to the output load circuit 570 in FIG. 2 and differs from FIG. 2 in that it is a parallel circuit of a P-type transistor 651 and a resistor 652 .
  • a series-connected resistor 622 and a peaking inductor 632 are provided between the output load circuit 650 and the output terminal 604 .
  • P-type transistor 641 and P-type transistor 651 have the same electrical characteristics, and resistors 642 and 652 are configured to have the same electrical characteristics. Furthermore, resistors 621 and 622 have the same electrical characteristics, and peaking inductors 631 and 632 are configured to have the same electrical characteristics.
  • the replica circuit 20 differs from FIG. 1 in that it is a circuit configured to imitate the circuit configuration of the differential amplifier 60.
  • the replica circuit 20 includes a replica load circuit 340 modeled on the output load circuit 640, a replica resistor 321 modeled on the resistor 621, a replica inductor 331 modeled on the peaking inductor 631, and a replica current source 365 modeled on the tail current source 665.
  • the replica load circuit 340 is a parallel circuit of a replica transistor 341 imitating a P-type transistor 641 and a replica resistor 342 imitating a resistor 642 .
  • Replica load circuit 340 is configured to have the same electrical characteristics as output load circuit 640 , i.e., replica transistor 341 has the same electrical characteristics as transistor 641 and replica resistor 342 has the same electrical characteristics as resistor 642 . be.
  • Replica current source 365 is configured to carry the same current that flows through current source 665 .
  • the output common voltage Vcm of the differential amplifier 60 is represented by the above-described formula (6)
  • the voltage headroom Vh of the differential amplifier 60 is represented by the above-described formula (7). That is, by using the common adjustment circuit 10 of this modification, the voltage headroom Vh of the differential amplifier 60 does not depend on the power supply VDD, and the resistance ratio between the first resistor 121 and the second resistor 122 and the input current It depends only on the current ratio between I1 and the output current I2. As a result, the common adjustment circuit 10 acts so that the voltage headroom Vh of the differential amplifier 60 does not fluctuate even if process variations and power supply voltage fluctuations occur, thereby solving the problem of the prior art. Also, the voltage headroom Vh can be easily changed.
  • the differential amplifier circuit according to this modification, a plurality of differential amplifiers 60 having the same configuration of the output load circuit 640 are provided, and the bias voltage Vpc is supplied from the common adjustment circuit 10 common to them. .
  • the plurality of differential amplifiers 60 can be operated so that the voltage headroom Vh of the differential amplifiers 60 does not fluctuate even if process variations and power supply voltage fluctuations occur while suppressing an increase in area.
  • a high gain can be obtained by cascade-connecting a plurality of stages of differential amplifiers 60.
  • the configuration of this modified example can be preferably used.
  • FIG. 6 is a circuit diagram showing the configuration of a differential amplifier circuit including the common adjustment circuit 10 and differential amplifiers 60 and 70 according to Modification 2 of the first embodiment.
  • FIG. 6 differences from the first modification (FIG. 5) described above will be mainly described, and descriptions of common configurations may be omitted.
  • the differential amplifier circuit in FIG. 6 includes a plurality of differential amplifiers 60 and 70 with mutually different configurations.
  • two differential amplifiers 60 and 70 are exemplified, and one differential amplifier 60 has the same configuration as that of Modification 1, but the number of differential amplifiers is not limited to two. may be a combination of different differential amplifiers.
  • a third comparator 191 provided corresponding to the first replica circuit 201 and a third comparator provided corresponding to the first replica circuit 202 192.
  • the third comparator 191 has one input connected to the third node 183 to receive the reference voltage Vrf, and the other input connected to the output node 282 (corresponding to the replica output node) of the first replica circuit 201 .
  • the third comparator 191 compares the reference voltage Vrf and the output of the first replica circuit 201 and outputs the comparison result (bias voltage Vpc1) to the node 281 .
  • the node 281 is connected to the output terminal 102 and the gate of the replica transistor 341 of the first replica circuit 201, which will be described later.
  • Output terminal 102 is connected to input terminal 605 of differential amplifier 60 .
  • Third comparator 191 applies bias voltage Vpc1 to the gates of transistor 641 and transistor 651, which will be described later.
  • the third comparator 192 has one input connected to the third node 183 to receive the reference voltage Vrf, and the other input connected to the output node 284 (corresponding to the replica output node) of the first replica circuit 202 .
  • Third comparator 192 compares reference voltage Vrf and the output of first replica circuit 202 and outputs the comparison result (bias voltage Vpc2) to node 283 .
  • the node 283 is connected to the output terminal 103 and the gate of the replica transistor 441 of the first replica circuit 202, which will be described later.
  • Output terminal 103 is connected to input terminal 705 of differential amplifier 70 .
  • Third comparator 192 applies bias voltage Vpc2 to the gates of transistors 741 and 751 of differential amplifier 70 .
  • the differential amplifier 70 amplifies the differential input signal Vi input from the paired input terminals 701 and 702 and outputs it from the paired output terminals 703 and 704 as the differential output signal Vo.
  • the circuit configuration of the differential amplifier 70 is a configuration in which the peaking inductors 631 and 632 are omitted from the differential amplifier 60 .
  • the differential amplifier 60 and the differential amplifier 70 correspond to those having the same last two digits, and the detailed description thereof is omitted here.
  • transistors 711 and 712, output load circuits 740 and 750, and resistors 721 and 722 are configured to have the same electrical characteristics.
  • tail current source 765 and tail current source 766 are configured to provide the same current.
  • the replica circuit 20 includes a first replica circuit 201 configured to imitate the circuit configuration of the differential amplifier 60, and a first replica circuit 202 configured to imitate the circuit configuration of the differential amplifier 70. Prepare.
  • the first replica circuit 201 has the same configuration as the replica circuit 20 in FIG.
  • the first replica circuit 202 includes a replica load circuit 440 imitating the output load circuit 740 , a replica resistor 421 imitating the resistor 721 , and a replica current source 465 imitating the tail current source 765 .
  • the replica load circuit 440 is a parallel circuit of a replica transistor 441 modeled on a P-type transistor 741 and a replica resistor 442 modeled on a resistor 742 .
  • Replica load circuit 440 is configured to have the same electrical characteristics as output load circuit 740 , i.e., replica transistor 441 has the same electrical characteristics as transistor 741 and replica resistor 442 has the same electrical characteristics as resistor 742 . be done.
  • replica resistor 421 is configured to have the same electrical characteristics as resistor 721 .
  • Replica current source 465 is configured to carry the same current that flows through tail current source 765 .
  • the output common voltage Vcm of the differential amplifier 60 and the output common voltage Vcm of the differential amplifier 70 are each represented by the above-described equation (6).
  • the voltage headroom Vh of the differential amplifier 60 and the voltage headroom Vh of the differential amplifier 70 are each represented by the above equation (7).
  • the common adjustment circuit 10 of this modification acts so that the voltage headroom Vh of the differential amplifier 60 does not fluctuate even if process variations and power supply voltage fluctuations occur, thereby solving the problem of the prior art. Also, the voltage headroom Vh can be easily changed. The same applies to the differential amplifier 70 as well.
  • the voltage headroom Vh for each of the differential amplifiers 60 and 70 can be increased while suppressing the amount of circuit increase. It is possible to supply bias voltages Vpc1, Vpc2 which act to be stable.
  • FIG. 7 is a circuit diagram showing the configuration of a differential amplifier circuit including a common adjustment circuit 10 and differential amplifiers 50 and 80 according to Modification 3 of the first embodiment.
  • FIG. 7 shows differences from the above-described first embodiment (FIGS. 1 and 2), and descriptions of common configurations may be omitted.
  • the configurations of differential amplifier 50 and common adjustment circuit 10 corresponding thereto are the same as in FIG. 1, and the configurations of differential amplifier 80 and common adjustment circuit 10 corresponding thereto will be described here.
  • the gate of the sixth transistor 116 is connected to the second node 182, and the gates of the second transistor 112 are connected to each other.
  • the output current I3 flows through the sixth transistor 116 .
  • the output current I3 can be adjusted, for example, by changing the size ratio between the second transistor 112 and the sixth transistor 116, or by changing the reference voltage Vid or the resistance value R1 of the first resistor 121.
  • the drain of the sixth transistor 116 is connected to the ground VSS.
  • the source of sixth transistor 116 is connected to power supply VDD through fourth resistor 124 .
  • a node connecting the source of the sixth transistor 116 and the fourth resistor 124 is called a "fifth node 185".
  • a fifth node 185 is connected to one input of the third comparator 193 .
  • one input of the third comparator 193 is supplied with the reference voltage Vrf2 given by the following equation (12).
  • R4 is the resistance value of the fourth resistor 124.
  • the third comparator 193 has one input to which the reference voltage Vrf2 is applied and the other input to which the output node 286 (corresponding to the replica output node) of the second replica circuit 203 is connected.
  • Third comparator 193 compares reference voltage Vrf ⁇ b>2 with the output of second replica circuit 203 and outputs the comparison result to node 285 .
  • the node 285 is connected to the output terminal 104 and the gate of the replica transistor 271 of the second replica circuit 203, which will be described later.
  • Output terminal 104 is connected to input terminal 806 of differential amplifier 80 .
  • Third comparator 193 applies bias voltage Vpc3 to the gates of transistors 861 and 871 of differential amplifier 80 .
  • the differential amplifier 80 amplifies a differential input signal Vi2 (Vip2, Vin2) input from paired input terminals 801, 802, and outputs a differential output signal Vo2 (Vop2, Von2) from paired output terminals 803, 804. ).
  • the circuit configuration of differential amplifier 80 is such that in addition to differential amplifier 50, a series circuit in which resistor 821, switch 822 and resistor 823 are connected in series is connected between output terminal 803 and output terminal 804. different. Also, a variable current source 866 is connected as a tail current source. By adding such a configuration, the gain can be changed without changing the common voltage Vcm, and the output amplitude can be changed without using the common adjustment circuit 10.
  • differential amplifier 50 and the differential amplifier 80 correspond to those having the same last two digits, and the description of the corresponding configurations may be omitted here.
  • differential amplifier 80 transistors 811 and 812, output load circuits 860 and 870, and resistors 821 and 823 are configured to have the same electrical characteristics.
  • the second replica circuit 203 includes a replica load circuit 270 imitating the output load circuit 860 and a replica current source 276 imitating the variable current source 866 .
  • the replica load circuit 270 is a parallel circuit of a replica transistor 271 imitating the P-type transistor 861 and a replica transistor 272 imitating the P-type transistor 862 .
  • Replica load circuit 270 is configured to have the same electrical characteristics as output load circuit 860 , i.e., replica transistor 271 has the same electrical characteristics as transistor 861 and replica transistor 272 has the same electrical characteristics as transistor 862 . be done.
  • Replica current source 276 is configured to draw half the current that flows through variable current source 866 .
  • the output common voltage Vcm of the differential amplifier 80 is represented by the following equation (13), as in the above-described embodiment.
  • the voltage headroom Vh of the differential amplifier 80 is represented by the above equation (14).
  • the voltage headroom Vh of the differential amplifier 80 does not depend on the power supply VDD, and the first resistor 121 and the fourth resistor 124 and the current ratio between the input current I1 and the output current I3.
  • the common adjustment circuit 10 acts so that the voltage headroom Vh of the differential amplifier 80 does not fluctuate even if process variations and power supply voltage fluctuations occur, thereby solving the problem of the prior art. Also, the voltage headroom Vh can be easily changed. The same is true for the differential amplifier 50 as well.
  • the common adjustment circuit 10 that supplies the bias voltages Vpc and Vpc3 corresponding to the differential amplifiers 50 and 80 that are set to output common voltages different from each other is realized while suppressing an increase in circuit scale. be able to.
  • FIG. 8 is a circuit diagram showing a configuration example of a common adjustment circuit according to the second embodiment.
  • the common adjustment circuit 10 includes a reference voltage generation circuit 11 for generating the reference voltage Vrf, a second comparator 19, and a replica circuit 20.
  • a differential amplifier an example using the differential amplifier 80 described in the above-mentioned "Modification 3 of the first embodiment (FIG. 7)" is shown. Therefore, the replica circuit 20 in FIG. 8 has the same configuration as the second replica circuit 203 in FIG. In this embodiment, the differential amplifiers 50, 60 and 70 may be used, in which case the configuration of the replica circuit 20 is different.
  • the reference voltage generation circuit 11 includes a first comparator 152 , a first transistor 118 , a first resistor 128 and a second resistor 129 .
  • the first comparator 152 has one input to which the reference voltage Vid is applied via the input terminal 101 and the other input to which the drain of the first P-type transistor 118 is connected via the first node 188 .
  • the first comparator 152 compares the reference voltage Vid with the drain voltage of the first transistor 118 and outputs the comparison result to the gate of the first transistor 118 . Thereby, the voltage of the first node 188 is adjusted to the reference voltage Vid.
  • the reference voltage Vid is supplied from a circuit (for example, a bandgap reference circuit) that reduces voltage fluctuations due to variations in the manufacturing process and changes in the operating environment such as power supply voltage fluctuations and temperature fluctuations. be done.
  • the first resistor 128 is provided between the first node 181 and the ground VSS (corresponding to the first power supply). As a result, the current I ⁇ b>1 represented by the above equation (4) flows through the first transistor 111 .
  • R1 is the resistance value of the first resistor 128.
  • the source of the first transistor 118 is connected through the second resistor 129 to the power supply VDD.
  • the node connecting the source of the first transistor 118 and the second resistor 129 is referred to as a "second node 189".
  • a second node 189 is connected to one input of the second comparator 19 .
  • one input of the second comparator 19 is supplied with the reference voltage Vrf given by the following equation (15).
  • R2 is the resistance value of the second resistor 129.
  • the second comparator 19 has one input to which the reference voltage Vrf is applied and the other input to which the output node 286 (corresponding to the replica output node) of the replica circuit 20 is connected. Second comparator 19 compares reference voltage Vrf with the output of replica circuit 20 and outputs the comparison result to node 285 . Output terminal 108 and the gate of replica transistor 271 of replica circuit 20 are connected to node 285 . As described above, the voltage at output node 286 of replica circuit 20 is regulated to reference voltage Vrf.
  • the output common voltage Vcm of the differential amplifier 80 is expressed by the following equation (16), and from the equations (16) and (3), the voltage headroom Vh of the differential amplifier 80 is , is represented by the following equation (17).
  • the voltage headroom Vh of the differential amplifier 80 does not depend on the power supply VDD, and the resistance ratio between the first resistor 128 and the second resistor 129 is A common regulating circuit 10 is implemented that acts only in dependence on Furthermore, the voltage headroom Vh can be set with fewer parameters than in the first embodiment.
  • FIG. 9 shows an example in which the differential amplifier connected with the common adjustment circuit according to the above embodiment is used in a continuous-time linear equalizer 94 of an analog front end (receiving circuit) of a high-speed interface device.
  • data output from the transmission circuit 91 of the high-speed interface is input to a continuous-time linear equalizer 94 via a cable 92 and a termination circuit 93 of the reception circuit.
  • the continuous-time linear equalizer 94 has, for example, a configuration in which the differential amplifier 60 shown in FIG. 5, the differential amplifier 80 shown in FIG. 8, and the differential amplifier 10 shown in FIG. 2 are connected in cascade.
  • the differential amplifier 60 restores the attenuated gain.
  • the differential amplifier 80 adjusts the amplitude of the gain-adjusted data to the input range of the decision feedback equalizer 95 in the subsequent stage.
  • the common adjustment circuit 10 described above is connected to each of the differential amplifiers 60, 80 and 50.
  • the applications of the differential amplifiers 50, 60, 70, 80 and the common adjustment circuit 10 are not limited to high-speed interfaces. Further, as described in modifications 1, 2, etc., the bias voltage Vpc is supplied to the plurality of differential amplifiers 50, 60, 70, 80 by the common adjustment circuit 10, which is smaller in number than the differential amplifiers. can be
  • the common adjustment circuit of the present disclosure is extremely useful because it acts so that the voltage headroom of the differential amplifier does not fluctuate even with process variations and power supply voltage fluctuations.
  • Second comparator 20 Replica circuit 50 Differential amplifier 60 Differential amplifier 70 Differential amplifier 80 Differential amplifier 111 First transistor 112 Second transistor 113 Third transistor 114 Fourth transistor 115 Fifth transistor 116 Sixth Transistor 118 First transistor 121 First resistor 122 Second resistor 123 Third resistor 124 Third resistor 128 First resistor 129 Second resistor 151 First comparator 152 First comparator 161 Current mirror circuit 181 First node 182 Second node 183 Third node 185 Fifth node 188 First node 189 Second node 193 Third comparator 203 Second replica circuit 261 Replica transistor 271 Replica transistor 282 Output node (replica output node) 286 output node (replica output node) 561, 571 Output load transistors 641, 651 Output load transistors 741, 751 Output load transistors 861, 871 Output load transistors VDD Power supply (second power supply) VSS ground (1st power supply)

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)

Abstract

コモン調整回路（１０）は、基準電圧と第１トランジスタ（１１１）と第１抵抗（１２１）との間の電圧とを比較比較して出力する第１コンパレータ（１５１）と、入力電流を流す第２トランジスタ（１１２）と、出力電流を流す第３トランジスタ（１１３）とを含むカレントミラー回路（１６１）と、差動増幅器を模したレプリカ回路（２０）と、一方の入力が第３トランジスタ（１１３）と第２抵抗（１２２）の接続ノードに接続され、他方の入力がレプリカ回路（２０）のレプリカ出力ノードに接続され、当該２つの入力を比較してバイアス電圧を出力する第２コンパレータ（１９）とを備える。

Description

コモン調整回路
　本発明は、差動増幅器における出力コモン電圧を調整するコモン調整回路に関する。
　差動増幅器は、２つの入力信号に対しある一定の差動利得で増幅して出力する回路であり、例えば、高速動作を行う高速シリアルインターフェイスにおいて利用される。
　近年、半導体集積回路において製造プロセスの微細化が進み、それに伴う電源電圧の低下によって安定動作をさせるための回路設計が困難になっている。
　差動増幅器においては、その差動入力端子の電圧差が０である場合の出力端子における出力電圧(出力コモン電圧)、および、電源電圧と出力コモン電圧との電位差(電圧ヘッドルーム, Voltage head room)を安定化させることが重要となる。例えば、出力コモン電圧が不安定な場合に、電圧ヘッドルームが不十分となり、回路の動作が不安定になる問題が生じる。
　そこで、出力コモン電圧を安定させるためのコモン調整回路が用いられる。例えば、特許文献１には、レプリカ回路およびコンパレータを使用したコモン調整回路が示されている。
特開２００８－３０６５０４号公報
　特許文献１では、コモン調整回路におけるコンパレータの基準電圧の生成方法について、抵抗分割による構成、抵抗と定電流源とを用いた構成が開示されている。しかしながら、製造プロセスに起因する素子のばらつきが生じた場合に、上記の特許文献１に示されたような構成では、電圧ヘッドルームが十分に確保できずに、動作が不安定になるおそれがある。具体的には、例えば、プロセスばらつきや電源電圧の変動が生じた場合に、上記の基準電圧にずれが生じると電圧ヘッドルームが小さくなる場合がある。
　特に、高速シリアルインターフェイスのように、高速な動作環境での性能が求められるような回路では、基準電圧のずれによって引き起こされるノイズや出力コモン電圧の揺れの影響が出やすく、電圧ヘッドルームが不足した場合の影響がより顕著に現れる。
　本開示は、上記課題を解決し、プロセスばらつきや電源電圧変動があっても差動増幅器の電圧ヘッドルームが変動しないように作用するコモン調整回路を提供することを目的とする。
　本開示の一態様におけるコモン調整回路は、差動増幅器の出力負荷トランジスタのゲートに印加するための第１バイアス電圧を出力するコモン調整回路に関する。コモン調整回路は、一方の入力が基準電圧に接続され、他方の入力が第１ノードに接続され、当該２つの入力を比較して出力する第１コンパレータと、ゲートが前記第１コンパレータの出力に接続され、ソースが前記第１ノードに接続され、ドレインが第２ノードに接続された第１トランジスタと、一方の端子が前記第１ノードに接続され、他方の端子が第１電源に接続された第１抵抗と、ゲートとドレインが前記第２ノードに接続され、入力電流を流す第２トランジスタと、ゲートが前記第２ノードに接続され、出力電流を流す第３トランジスタとを含むカレントミラー回路と、一方の端子が第３ノードを介して前記第３トランジスタのソースに接続された第２抵抗と、一方の入力が前記第３ノードに接続され、他方の入力が第４ノードに接続され、当該２つの入力を比較して前記バイアス電圧を出力する第２コンパレータと、前記差動増幅器の出力負荷トランジスタに対応するレプリカトランジスタを含み、当該レプリカトランジスタのゲートが前記第２コンパレータの出力に接続され、前記差動増幅器の出力ノードに対応するレプリカ出力ノードが前記第４ノードに接続されるレプリカ回路とを備える。
　本開示の他の一態様におけるコモン調整回路は、差動増幅器の出力負荷トランジスタのゲートに印加するための第１バイアス電圧を出力するコモン調整回路に関する。コモン調整回路は、一方の入力が基準電圧に接続され、他方の入力が第１ノードに接続され、当該２つの入力を比較して出力する第１コンパレータと、ゲートが前記第１コンパレータの出力に接続され、ソースが前記第１ノードに接続され、ドレインが第２ノードに接続された第１トランジスタと、一方の端子が前記第１ノードに接続され、他方の端子が第１電源に接続された第１抵抗と、一方の端子が第２ノードに接続され、他方の端子が第１電源と電位が異なる第２電源に接続された第２抵抗と、一方の入力が前記第３ノードに接続され、他方の入力が第４ノードに接続され、当該２つの入力を比較して前記バイアス電圧を出力する第２コンパレータと、前記差動増幅器の出力負荷トランジスタに対応するレプリカトランジスタを含み、当該レプリカトランジスタのゲートが前記第２コンパレータの出力に接続され、前記差動増幅器の出力ノードに対応するレプリカ出力ノードが前記第４ノードに接続されるレプリカ回路とを備える。
　本開示では、プロセスばらつきや電源電圧変動があっても差動増幅器の電圧ヘッドルームが変動しないように作用するコモン調整回路が提供できる。
第１実施形態のコモン調整回路の構成を示す回路図 コモン調整回路が接続される差動増幅器の一例を示す回路図 電圧ヘッドルームを説明するための図 電圧ヘッドルームを説明するための図 第１実施形態の変形例１に係るコモン調整回路を含む差動増幅回路の構成を示す回路図 第１実施形態の変形例２に係るコモン調整回路を含む差動増幅回路の構成を示す回路図 第１実施形態の変形例３に係るコモン調整回路を含む差動増幅回路の構成を示す回路図 第２実施形態のコモン調整回路の構成を示す回路図 本開示のコモン調整回路を搭載したインターフェース装置の構成例を示す図
　以下、実施の形態について、図面を参照して説明する。なお、以下の実施形態において示される具体的な数値等は、発明の理解を容易にするための例示にすぎず、発明の範囲を限定する意図はない。
　コモン調整回路は、後述する差動増幅器の出力負荷トランジスタのゲートにバイアス電圧を印加することによって差動増幅器の出力コモン電圧を安定化させることを目的とした回路である。換言すると、コモン調整回路は、差動増幅器において、所定の出力コモン電圧を得るためのバイアス電圧を生成し、差動増幅器の出力負荷トランジスタのゲートに与える回路である。出力コモン電圧とは、前述のとおり、差動入力端子の電圧差が０である場合の出力端子における出力電圧である。
　本開示に係るコモン調整回路は、プロセスばらつきや電源電圧変動があっても差動増幅器の電圧ヘッドルームが変動しないように作用するように構成されている。以下の説明では、まず、差動増幅器の電圧ヘッドルームについて説明し、その後、具体的な回路例を示して、本開示のコモン調整回路について説明する。
　－電圧ヘッドルーム－
　まずは、電圧ヘッドルームについて説明する。
　（差動増幅器）
　図２には、本開示のコモン調整回路１０の接続先となる差動増幅器５０の一例を示す。
　差動増幅器５０は、対をなす入力端子５０１，５０２から入力された差動入力信号Ｖｉ（Ｖｉｐ，Ｖｉｎ）を増幅し、対をなす出力端子５０３，５０４から差動出力信号Ｖｏ（Ｖｏｐ，Ｖｏｎ）として出力する。以下の説明では、信号名と、信号の電圧値とに同じ符号を用いる場合がある。また、後述する電源ＶＤＤについても、名称と電圧値とに同じ符号を用いる場合がある。
　差動増幅器５０は、差動対トランジスタ（Ｎ型のトランジスタ５１１，５１２）と、対をなす出力負荷回路５６０，５７０と、テイル電流源として動作するＮ型のトランジスタ５１５とを備える。
　Ｎ型のトランジスタ５１１は、ゲートが入力端子５０１に、ソースがトランジスタ５１５のドレインに、ドレインが一方の出力負荷回路５６０および一方の出力端子５０４に、それぞれ接続される。Ｎ型のトランジスタ５１２は、ゲートが入力端子５０２に、ソースがトランジスタ５１５のドレインに、ドレインが他方の出力負荷回路５７０および他方の出力端子５０３に、それぞれ接続される。トランジスタ５１１とトランジスタ５１２とは、同じ電気特性を有するように構成される。また、出力負荷回路５６０と出力負荷回路５７０とは、同じ電気特性を有するように構成される。
　出力負荷回路５６０は、電源ＶＤＤと出力端子５０３との間に並列に設けられたＰ型のトランジスタ５６１，５６２を備える。トランジスタ５６１およびトランジスタ５６２のドレインは、ノード５８１を介して出力端子５０４に接続される。トランジスタ５６２のゲートは、ノード５８１に接続される。トランジスタ５６１のゲートには、入力端子５０６を介して第２コンパレータ１９から出力されたバイアス電圧Ｖｐｃが与えられる。
　出力負荷回路５７０は、電源ＶＤＤと出力端子５０４との間に並列に設けられたＰ型のトランジスタ５７１，５７２を備える。トランジスタ５７１およびトランジスタ５７２のドレインは、ノード５８２を介して出力端子５０３に接続される。トランジスタ５７２のゲートは、ノード５８２に接続される。トランジスタ５７１のゲートには、入力端子５０６を介してバイアス電圧Ｖｐｃが与えられる。
　トランジスタ５１５のゲートには、入力端子５０５を介してバイアス電圧Ｖｂが与えられる。トランジスタ５１５のゲートに、バイアス電圧Ｖｂとしてトランジスタ５１５の閾値電圧以上の電圧が印加されることで、トランジスタ５１５は定電流源（以下、テイル電流源と称する）として動作する。
　図３は、入力信号Ｖｉｐと入力信号Ｖｉｎの差分である「Ｖｉｐ－Ｖｉｎ」を横軸にとり、それぞれの出力信号Ｖｏｐ，Ｖｏｎの変化を示す。図４（ａ）は、差動入力信号Ｖｉの時間軸での変化を示し、図４（ｂ）は差動出力信号Ｖｏの時間軸での変化を示す。
　図３において、差動出力信号Ｖｏの出力コモン電圧Ｖｃｍは、以下の式（１）で表される。
Figure JPOXMLDOC01-appb-M000001
　ここで、ＶＤＤは差動増幅器５０の電源電圧、Ｒｄは出力負荷回路５６０の合成インピーダンスまたは出力負荷回路５７０の合成インピーダンス、Ｉｓはテイル電流源（トランジスタ５１５）に流れる電流である。上式（１）より、差動増幅器５０の出力コモン電圧Ｖｃｍは、電源電圧ＶＤＤから流れる電流Ｉｓと出力負荷５６０（５７０）の合成インピーダンスＲｄの電圧降下で決まることがわかる。
　また、差動入力信号Ｖｉの変動成分ｖｉｎ（差動入力信号Ｖｉの電圧から入力信号の直流成分を除いたもの）と、差動出力信号Ｖｏの変動成分ｖｏｕｔ（差動出力信号Ｖｏの電圧値から出力コモン電圧Ｖｃｍを除いたもの）との関係は、以下の式（２）で表される。
Figure JPOXMLDOC01-appb-M000002
　ここで、ｇｍは差動対トランジスタ（Ｎ型のトランジスタ５１１，５１２）の伝達コンダクタンスである。
　また、差動増幅器５０の電圧ヘッドルームＶｈは、以下の式（３）で表される。
Figure JPOXMLDOC01-appb-M000003
　上式（３）で示されるように、電圧ヘッドルームＶｈは、電源電圧と出力コモン電圧Ｖｃｍとの電位差であり、差動出力信号Ｖｏとして歪みなく信号を取り出すことができる電圧振幅のマージンである。したがって、電圧ヘッドルームＶｈが小さくなり十分な電圧振幅マージンが確保されなくなると、差動出力信号Ｖｏが歪む等の問題が発生する。例えば、差動増幅器５０を高速インターフェースに用いた場合に、規格に対して十分に信号品質を確保できなくなるおそれがあり、本開示のコモン調整回路は、それを解決するためになされたものである。
　＜第１実施形態＞
　－コモン調整回路－
　以下、図面を参照しつつ、本実施形態に係るコモン調整回路について説明する。図１は、第１実施形態に係るコモン調整回路の構成例を示す回路図である。
　図１に示すように、コモン調整回路１０は、基準電圧Ｖｒｆを生成するための基準電圧生成回路１１と、第２コンパレータ１９と、レプリカ回路２０とを備える。
　－基準電圧生成回路－
　基準電圧生成回路１１は、第１コンパレータ１５１と、第１トランジスタ１１１と、第１抵抗１２１と、第２抵抗１２２と、カレントミラー回路１６１とを備える。
　第１コンパレータ１５１は、一方の入力に入力端子１０１を介して基準電圧Ｖｉｄが与えられ、他方の入力に第１ノード１８１を介してＮ型の第１トランジスタ１１１のソースが接続される。第１コンパレータ１５１は、基準電圧Ｖｉｄと第１トランジスタ１１１のソース電圧とを比較し、比較結果を第１トランジスタ１１１のゲートに出力する。これにより、第１ノード１８１の電圧は、基準電圧Ｖｉｄに調整される。
　基準電圧Ｖｉｄは、製造プロセスのばらつきや、電源電圧変動や温度変動のような使用環境の変化に対する電圧変動を低減させた回路から供給される。基準電圧Ｖｉｄは、例えば、従前から知られているバンドギャップリファレンス回路から供給される。
　第１抵抗１２１は、第１ノード１８１とグランドＶＳＳ（第１電源に相当）との間に設けられる。これにより、第１トランジスタ１１１には、以下の式（４）に示す電流Ｉ１が流れる。
Figure JPOXMLDOC01-appb-M000004
　ここで、Ｒ１は、第１抵抗１２１の抵抗値である。
　カレントミラー回路１６１は、入力電流として上記の電流Ｉ１（以下、入力電流Ｉ１と称する）を流すＰ型の第２トランジスタ１１２と、出力電流Ｉ２を流すＰ型の第３トランジスタ１１３とを備える。出力電流Ｉ２は、例えば、第２トランジスタ１１２と第３トランジスタ１１３のサイズの比率を変えたり、基準電圧Ｖｉｄや第１抵抗１２１の抵抗値Ｒ１を変えることで調整できる。
　第２トランジスタ１１２のゲートおよびドレインは、第２ノード１８２を介して第１トランジスタ１１１のドレインに接続される。第２トランジスタ１１２のソースは、第３抵抗１２３を介して電源ＶＤＤ（第２電源に相当）に接続される。
　第３トランジスタ１１３のゲートは、第２ノード１８２に接続される。すなわち、第２トランジスタ１１２と第３トランジスタ１１３とは、ゲート同士が接続される。第３トランジスタ１１３のドレインは、グランドＶＳＳに接続される。第３トランジスタ１１３のソースは、第２抵抗１２２を介して電源ＶＤＤに接続される。説明の便宜上、第３トランジスタ１１３のソースと第２抵抗１２２とを接続するノードを「第３ノード１８３」と称する。第３ノード１８３は、第２コンパレータ１９の一方の入力に接続される。これにより、第２コンパレータ１９の一方の入力には、以下の式（５）に示す基準電圧Ｖｒｆが与えられる。
Figure JPOXMLDOC01-appb-M000005
　ここで、Ｒ２は、第２抵抗１２２の抵抗値である。
　－第２コンパレータ－
　第２コンパレータ１９は、上記のとおり一方の入力に基準電圧Ｖｒｆが与えられ、他方の入力にレプリカ回路２０の出力ノード２８２（レプリカ出力ノードに相当）が接続される。第２コンパレータ１９は、基準電圧Ｖｒｆとレプリカ回路２０の出力とを比較し、比較結果をノード２８１に出力する。ノード２８１には、出力端子１０２および後述するレプリカ回路２０のレプリカトランジスタ２６１のゲートが接続される。
　－レプリカ回路－
　レプリカ回路２０は、コモン調整回路１０が接続される差動増幅器５０の回路構成を模して構成される回路である。すなわち、レプリカ回路２０は、コモン調整回路１０が接続される差動増幅器５０に伴って構成が変わる回路である。図１では、コモン調整回路１０が、前述の図２に示される差動増幅器５０に接続される場合におけるレプリカ回路２０を示している。
　レプリカ回路２０は、出力負荷回路５６０に模したレプリカ負荷回路２６０と、テイル電流源として動作するトランジスタ５１５に模したレプリカ電流源２１５とを備える。レプリカ負荷回路２６０は、出力負荷回路５６０と同じ電気特性を有するように構成される。レプリカ電流源２１５は、トランジスタ５１５に流れる電流の１／２の電流が流れるように構成される。
　レプリカ負荷回路２６０は、電源ＶＤＤと出力ノード２８２との間に並列に設けられたＰ型のレプリカトランジスタ２６１，２６２を備える。レプリカトランジスタ２６１のゲートは、ノード２８１を介して第２コンパレータ１９の出力に接続される。すなわち、レプリカトランジスタ２６１のゲートには、出力負荷回路５６０のトランジスタ５６１のゲートと同じ電圧が与えられる。レプリカトランジスタ２６１およびレプリカトランジスタ２６２のドレインは、出力ノード２８２を介して第２コンパレータ１９の他方の入力に接続される。レプリカトランジスタ２６２のゲートは、出力ノード２８２に接続される。レプリカトランジスタ２６１はトランジスタ５６１と同じ電気特性を有し、レプリカトランジスタ２６２はトランジスタ５６２と同じ電気特性を有するように構成される。
　これにより、レプリカ回路２０の出力ノード２８２の電圧は、基準電圧Ｖｒｆに調整される。レプリカ回路２０出力ノード２８２は、差動増幅器５０の出力端子５０３，５０４に接続された出力ノードに対応する。そうすると、差動増幅器５０の出力端子５０３，５０４における出力コモン電圧Ｖｃｍは、基準電圧Ｖｒｆに調整される。
　したがって、前述の式（５）から差動増幅器５０の出力コモン電圧Ｖｃｍは、以下の式（６）で表され、式（６）および式（３）から差動増幅器５０の電圧ヘッドルームＶｈは、以下の式（７）で表される。
Figure JPOXMLDOC01-appb-M000006
Figure JPOXMLDOC01-appb-M000007
　上記式（７）に示されるように、本実施形態のコモン調整回路１０では、電圧ヘッドルームＶｈは電源ＶＤＤに依存せず、かつ第１抵抗１２１と第２抵抗１２２との抵抗比と、入力電流Ｉ１と出力電流Ｉ２の電流比のみに依存する。一般的に、同じ回路内の抵抗素子のプロセスばらつきは同じような傾向を有する。したがって、第１抵抗１２１と第２抵抗１２２との抵抗比は、実質的に製造ばらつきに対する影響を受けない。また、カレントミラー回路１６１は、電源電圧の変動や使用環境温度等の温度変化が生じた場合においても、実質的に影響を受けないように構成されており、精度の高いＩ２／Ｉ１が得られる回路である。同様に、基準電圧Ｖｉｄについても電源電圧の変動等の影響を実質的に受けないようにできる。したがって、コモン調整回路１０は、プロセスばらつきや電源電圧変動があっても差動増幅器５０の電圧ヘッドルームＶｈが変動しないように作用し、従来技術の課題は解決される。詳しくは、以下の「比較例」で説明する。
　さらに、本実施形態のコモン調整回路１０は、カレントミラー回路１６１のミラー比Ｉ２／Ｉ１や抵抗比Ｒ２／Ｒ１を変更することによって電圧ヘッドルームＶｈを容易に変更することができる。
　＜比較例１＞
　比較例１では、特許文献１の図１０に示されるように、コモン電圧生成回路が、電源電圧と接地電位との間に負荷素子（抵抗値がＲｘ）と定電流源（電流値がＩｘ）が直列に設けられ、その出力をコンパレータを介して差動増幅器に出力する構成とする。そうすると、本開示の第２コンパレータ１９に相当するコンパレータに入力される基準電圧Ｖｘおよび接続先の差動増幅器の電圧ヘッドルームＶｈｘは、以下の式（８）、式（９）となる。
Figure JPOXMLDOC01-appb-M000008
Figure JPOXMLDOC01-appb-M000009
　比較例１の構成の場合、負荷素子の抵抗値Ｒｘは、製造プロセスばらつきの影響を受けて変動するので、この変動により接続先の差動増幅器の電圧ヘッドルームＶｈｘが変動し、回路の動作が不安定となる恐れがある。抵抗素子に代わってトランジスタ素子を抵抗として使用した場合でも製造プロセスのばらつきの影響を受けるため同様であるが、本実施形態の構成は、そのような、電源電圧変動の影響を受けない。
　＜比較例２＞
　比較例２では、特許文献１の図１１に示されるように、コモン電圧生成回路が、抵抗比Ｒｙ１／Ｒｙ２の抵抗分圧回路で構成され、その出力をコンパレータを介して差動増幅器に出力する構成とする。そうすると、本開示の第２コンパレータ１９に相当するコンパレータに入力される基準電圧Ｖｙおよび接続先の差動増幅器の電圧ヘッドルームＶｈｙは、以下の式（１０）、式（１１）となる。
Figure JPOXMLDOC01-appb-M000010
Figure JPOXMLDOC01-appb-M000011
　式（１１）に示されように、比較例２の構成の場合、電源電圧ＶＤＤが変動すると、接続先の差動増幅器の電圧ヘッドルームＶｈｙが変動し、回路の動作が不安定となる恐れがあるが、本実施形態の構成は、そのような抵抗素子やトランジスタ素子の製造ばらつきの影響を受けない。
　＜第１実施形態の変形例１＞
　図５は、第１実施形態の変形例１に係るコモン調整回路１０と差動増幅器６０とを含む差動増幅回路の構成を示す回路図である。以下の説明では、前述の第１実施形態（図１および図２）との相違点を中心に説明するものとし、共通する構成について、説明を省略する場合がある。
　図５のコモン調整回路１０では、カレントミラー回路１６１が、カスコード型の回路となっている。具体的に、本変形例では、第２トランジスタ１１２と第１トランジスタ１１１との間に第４トランジスタ１１４を設け、第３トランジスタ１１３とグランドＶＳＳとの間に第５トランジスタ１１５を設けている。すなわち、第４トランジスタ１１４と第５トランジスタ１１５とが第２トランジスタ１１２と第３トランジスタ１１３とに対してカスコード接続される。これにより、カレントミラー回路１６１のミラー比の精度がより向上し、基準電圧Ｖｒｆ（出力コモン電圧Ｖｃｍ）および電圧ヘッドルームＶｈの精度をさらに向上させることができる。
　図５では、差動増幅器６０の構成が異なる例を示しており、それによりレプリカ回路２０の構成が図１の場合と異なっている。図５の差動増幅器は、例えば、高速インターフェースのフロントエンド用の連続時間線形等価器として用いられる。
　図５において、差動増幅回路は、構成および電気特性が同じ複数の差動増幅器６０を備える。各差動増幅器６０は、対をなす入力端子６０１，６０２から入力された差動入力信号Ｖｉを増幅し、対をなす出力端子６０３，６０４から差動出力信号Ｖｏとして出力する。
　差動増幅器６０は、差動対トランジスタ（Ｎ型のトランジスタ６１１，６１２）と、対をなす出力負荷回路６４０，６５０と、ソース負荷６６０と、テイル電流源６６５，６６６とを備える。トランジスタ６１１のソースは、テイル電流源６６５を介してグランドＶＳＳに接続され、トランジスタ６１２のソースは、テイル電流源６６６を介してグランドＶＳＳに接続される。ソース負荷６６０は、トランジスタ６１１のソースとトランジスタ６１２のソースとの間に、抵抗６６１とコンデンサ６６２とが並列接続された構成を有する。差動増幅器６０において、トランジスタ６１１とトランジスタ６１２、出力負荷回路６４０と出力負荷回路６５０がそれぞれ同じ電気特性を有するように構成される。また、テイル電流源６６５とテイル電流源６６６は同じ電流を供給するように構成される。
　出力負荷回路６４０は、図２の出力負荷回路５６０と対応しており、Ｐ型のトランジスタ６４１と抵抗６４２との並列回路となっている点で、図２と異なる。また、図５では、出力負荷回路６４０と出力端子６０３との間に、直列接続された抵抗６２１と、ピーキングインダクタ６３１が設けられる。出力負荷回路６５０は、図２の出力負荷回路５７０と対応しており、Ｐ型のトランジスタ６５１と抵抗６５２との並列回路となっている点で、図２と異なる。また、図５では、出力負荷回路６５０と出力端子６０４との間に、直列接続された抵抗６２２と、ピーキングインダクタ６３２が設けられる。Ｐ型のトランジスタ６４１とＰ型のトランジスタ６５１は同じ電気特性を有し、抵抗６４２と抵抗６５２は同じ電気特性を有するように構成される。さらに、抵抗６２１と抵抗６２２は同じ電気特性を有し、ピーキングインダクタ６３１とピーキングインダクタ６３２は同じ電気特性を有するように構成される。
　図５において、レプリカ回路２０は、差動増幅器６０の回路構成を模して構成される回路となっている点で図１と異なる。レプリカ回路２０は、出力負荷回路６４０に模したレプリカ負荷回路３４０と、抵抗６２１に模したレプリカ抵抗３２１と、ピーキングインダクタ６３１に模したレプリカインダクタ３３１と、テイル電流源６６５に模したレプリカ電流源３６５とを備える。レプリカ負荷回路３４０は、Ｐ型のトランジスタ６４１に模したレプリカトランジスタ３４１と、抵抗６４２に模したレプリカ抵抗３４２との並列回路となっている。レプリカ負荷回路３４０は出力負荷回路６４０と同じ電気特性を有するように、すなわち、レプリカトランジスタ３４１はトランジスタ６４１と同じ電気特性を有し、レプリカ抵抗３４２は抵抗６４２と同じ電気特性を有するように構成される。レプリカ電流源３６５は、電流源６６５に流れる電流と同じ電流が流れるように構成される。
　このような構成にすることで、実施形態と同様に、差動増幅器６０の出力コモン電圧Ｖｃｍは、前述の式（６）で表され、差動増幅器６０の電圧ヘッドルームＶｈは、前述の式（７）で表される。すなわち、本変形例のコモン調整回路１０を用いることで、差動増幅器６０の電圧ヘッドルームＶｈは電源ＶＤＤに依存せず、かつ第１抵抗１２１と第２抵抗１２２との抵抗比と、入力電流Ｉ１と出力電流Ｉ２の電流比のみに依存する。これにより、コモン調整回路１０は、プロセスばらつきや電源電圧変動があっても差動増幅器６０の電圧ヘッドルームＶｈが変動しないように作用し、従来技術の課題は解決される。また、電圧ヘッドルームＶｈを容易に変更することができる。
　さらに、本変形例に係る差動増幅回路では、出力負荷回路６４０の構成が同じである差動増幅器６０を複数設け、それらに共通のコモン調整回路１０からバイアス電圧Ｖｐｃを供給するようにしている。これにより、面積の増加を抑えつつ、複数の差動増幅器６０について、プロセスばらつきや電源電圧変動があっても差動増幅器６０の電圧ヘッドルームＶｈが変動しないように作用させることができる。なお、図示しないが、例えば、複数段の差動増幅器６０をカスケード接続することで高い利得を得ることができるので、そのような場合に本変形例の構成を好適に用いることができる。
　＜第１実施形態の変形例２＞
　図６は、第１実施形態の変形例２に係るコモン調整回路１０と差動増幅器６０，７０とを含む差動増幅回路の構成を示す回路図である。以下の説明では、前述の変形例１（図５）との相違点を中心に説明するものとし、共通する構成について、説明を省略する場合がある。
　図６の差動増幅回路は、構成が互いに異なる複数の差動増幅器６０，７０を備える。ここでは、便宜上、２つの差動増幅器６０，７０を例示し、一方の差動増幅器６０は変形例１と同じ構成としているが、差動増幅器の数は２つに限定されないし、図６とは異なる差動増幅器の組み合わせであってもよい。
　図６では、図５の第２コンパレータ１９に対応するコンパレータとして、第１レプリカ回路２０１に対応して設けられた第３コンパレータ１９１と、第１レプリカ回路２０２に対応して設けられた第３コンパレータ１９２とを備える。
　第３コンパレータ１９１は、一方の入力に第３ノード１８３が接続されて基準電圧Ｖｒｆが与えられ、他方の入力に第１レプリカ回路２０１の出力ノード２８２（レプリカ出力ノードに相当）が接続される。第３コンパレータ１９１は、基準電圧Ｖｒｆと第１レプリカ回路２０１の出力とを比較し、比較結果（バイアス電圧Ｖｐｃ１）をノード２８１に出力する。ノード２８１には、出力端子１０２および後述する第１レプリカ回路２０１のレプリカトランジスタ３４１のゲートが接続される。出力端子１０２は、差動増幅器６０の入力端子６０５に接続される。第３コンパレータ１９１は、後述するトランジスタ６４１およびトランジスタ６５１のゲートにバイアス電圧Ｖｐｃ１を与える。
　第３コンパレータ１９２は、一方の入力に第３ノード１８３が接続されて基準電圧Ｖｒｆが与えられ、他方の入力に第１レプリカ回路２０２の出力ノード２８４（レプリカ出力ノードに相当）が接続される。第３コンパレータ１９２は、基準電圧Ｖｒｆと第１レプリカ回路２０２の出力とを比較し、比較結果（バイアス電圧Ｖｐｃ２）をノード２８３に出力する。ノード２８３には、出力端子１０３および後述する第１レプリカ回路２０２のレプリカトランジスタ４４１のゲートが接続される。出力端子１０３は、差動増幅器７０の入力端子７０５に接続される。第３コンパレータ１９２は、差動増幅器７０のトランジスタ７４１およびトランジスタ７５１のゲートにバイアス電圧Ｖｐｃ２を与える。
　差動増幅器７０は、対をなす入力端子７０１，７０２から入力された差動入力信号Ｖｉを増幅し、対をなす出力端子７０３，７０４から差動出力信号Ｖｏとして出力する。差動増幅器７０の回路構成は、差動増幅器６０からピーキングインダクタ６３１，６３２を省いた構成となっている。図６において、差動増幅器６０と差動増幅器７０では、符号の下２桁が同じ構成同士が対応しており、ここではその詳細説明を省略する。差動増幅器７０において、トランジスタ７１１とトランジスタ７１２、出力負荷回路７４０と出力負荷回路７５０、抵抗７２１と抵抗７２２、はそれぞれ同じ電気特性を有するように構成される。また、テイル電流源７６５とテイル電流源７６６は同じ電流を供給するように構成される。
　図６において、レプリカ回路２０は、差動増幅器６０を回路構成を模して構成される第１レプリカ回路２０１と、差動増幅器７０を回路構成を模して構成される第１レプリカ回路２０２とを備える。
　第１レプリカ回路２０１は、図５のレプリカ回路２０と同じ構成である。第１レプリカ回路２０２は、出力負荷回路７４０に模したレプリカ負荷回路４４０と、抵抗７２１に模したレプリカ抵抗４２１と、テイル電流源７６５に模したレプリカ電流源４６５とを備える。
　レプリカ負荷回路４４０は、Ｐ型のトランジスタ７４１に模したレプリカトランジスタ４４１と、抵抗７４２に模したレプリカ抵抗４４２との並列回路となっている。レプリカ負荷回路４４０は、出力負荷回路７４０と同じ電気特性を有するように、すなわち、レプリカトランジスタ４４１はトランジスタ７４１と同じ電気特性を有し、レプリカ抵抗４４２は抵抗７４２と同じ電気特性を有するように構成される。さらに、レプリカ抵抗４２１は抵抗７２１と同じ電気特性を有するように構成される。レプリカ電流源４６５は、テイル電流源７６５に流れる電流と同じ電流が流れるように構成される。
　このような構成にすることで、実施形態と同様に、差動増幅器６０の出力コモン電圧Ｖｃｍおよび差動増幅器７０の出力コモン電圧Ｖｃｍは、それぞれ、前述の式（６）で表される。また、差動増幅器６０の電圧ヘッドルームＶｈおよび差動増幅器７０の電圧ヘッドルームＶｈは、それぞれ、前述の式（７）で表される。
　すなわち、本変形例のコモン調整回路１０を用いることで、差動増幅器６０の電圧ヘッドルームＶｈは電源ＶＤＤに依存せず、かつ第１抵抗１２１と第２抵抗１２２との抵抗比と、入力電流Ｉ１と出力電流Ｉ２の電流比のみに依存する。これにより、コモン調整回路１０は、プロセスばらつきや電源電圧変動があっても差動増幅器６０の電圧ヘッドルームＶｈが変動しないように作用し、従来技術の課題は解決される。また、電圧ヘッドルームＶｈを容易に変更することができる。差動増幅器７０についても同様である。
　さらに、本変形例では、互いに異なる構成の複数種類の差動増幅器６０，７０がある場合においても、回路の増加量を抑えながら、それぞれの差動増幅器６０，７０に対して電圧ヘッドルームＶｈが変動しないように作用するバイアス電圧Ｖｐｃ１，Ｖｐｃ２を供給することができる。
　＜第１実施形態の変形例３＞
　図７は、第１実施形態の変形例３に係るコモン調整回路１０と差動増幅器５０，８０とを含む差動増幅回路の構成を示す回路図である。以下の説明では、前述の第１実施形態（図１および図２）との相違点を中心に説明するものとし、共通する構成について、説明を省略する場合がある。差動増幅器５０およびこれに対応するコモン調整回路１０の構成は、図１と同じであり、ここでは差動増幅器８０およびこれに対応するコモン調整回路１０の構成について説明する。
　図７において、第６トランジスタ１１６は、ゲートが第２ノード１８２に接続され、第２トランジスタ１１２とゲート同士が接続される。これにより、第６トランジスタ１１６には、出力電流Ｉ３が流れる。出力電流Ｉ３は、例えば、第２トランジスタ１１２と第６トランジスタ１１６のサイズの比率を変えたり、基準電圧Ｖｉｄや第１抵抗１２１の抵抗値Ｒ１を変えることで調整できる。
　第６トランジスタ１１６のドレインは、グランドＶＳＳに接続される。第６トランジスタ１１６のソースは、第４抵抗１２４を介して電源ＶＤＤに接続される。説明の便宜上、第６トランジスタ１１６のソースと第４抵抗１２４とを接続するノードを「第５ノード１８５」と称する。第５ノード１８５は、第３コンパレータ１９３の一方の入力に接続される。これにより、第３コンパレータ１９３の一方の入力には、以下の式（１２）に示す基準電圧Ｖｒｆ２が与えられる。
Figure JPOXMLDOC01-appb-M000012
　ここで、Ｒ４は、第４抵抗１２４の抵抗値である。
　第３コンパレータ１９３は、上記のとおり一方の入力に基準電圧Ｖｒｆ２が与えられ、他方の入力に第２レプリカ回路２０３の出力ノード２８６（レプリカ出力ノードに相当）が接続される。第３コンパレータ１９３は、基準電圧Ｖｒｆ２と第２レプリカ回路２０３の出力とを比較し、比較結果をノード２８５に出力する。ノード２８５には、出力端子１０４および後述する第２レプリカ回路２０３のレプリカトランジスタ２７１のゲートが接続される。出力端子１０４は、差動増幅器８０の入力端子８０６に接続される。第３コンパレータ１９３は、差動増幅器８０のトランジスタ８６１およびトランジスタ８７１のゲートにバイアス電圧Ｖｐｃ３を与える。
　差動増幅器８０は、対をなす入力端子８０１，８０２から入力された差動入力信号Ｖｉ２（Ｖｉｐ２，Ｖｉｎ２）を増幅し、対をなす出力端子８０３，８０４から差動出力信号Ｖｏ２（Ｖｏｐ２，Ｖｏｎ２）として出力する。差動増幅器８０の回路構成は、差動増幅器５０に加えて、出力端子８０３と出力端子８０４との間に、抵抗８２１、スイッチ８２２および抵抗８２３が直列接続された直列回路が接続される点で異なる。また、テイル電流源として可変電流源８６６が接続される。このような構成を加えることで、コモン電圧Ｖｃｍを変化させることなく利得を変えることができ、コモン調整回路１０によらずに出力振幅を変化させることができる。なお、図７において、差動増幅器５０と差動増幅器８０では、符号の下２桁が同じ構成同士が対応しており、対応している構成について、ここではその説明を省略する場合がある。差動増幅器８０において、トランジスタ８１１とトランジスタ８１２、出力負荷回路８６０と出力負荷回路８７０、抵抗８２１と抵抗８２３は、それぞれ同じ電気特性を有するように構成される。
　図７において、第２レプリカ回路２０３は、出力負荷回路８６０に模したレプリカ負荷回路２７０と、可変電流源８６６に模したレプリカ電流源２７６とを備える。レプリカ負荷回路２７０は、Ｐ型のトランジスタ８６１に模したレプリカトランジスタ２７１と、Ｐ型のトランジスタ８６２に模したレプリカトランジスタ２７２との並列回路となっている。レプリカ負荷回路２７０は、出力負荷回路８６０と同じ電気特性を有するように、すなわち、レプリカトランジスタ２７１はトランジスタ８６１と同じ電気特性を有し、レプリカトランジスタ２７２はトランジスタ８６２と同じ電気特性を有するように構成される。レプリカ電流源２７６は、可変電流源８６６に流れる電流の１／２の電流が流れるように構成される。
　このような構成にすることで、前述の実施形態と同様に、差動増幅器８０の出力コモン電圧Ｖｃｍは、以下の式（１３）で表される。また、差動増幅器８０の電圧ヘッドルームＶｈは、前述の式（１４）で表される。
Figure JPOXMLDOC01-appb-M000013
Figure JPOXMLDOC01-appb-M000014
　上式（１４）に示されるように、本変形例のコモン調整回路１０を用いることで、差動増幅器８０の電圧ヘッドルームＶｈは電源ＶＤＤに依存せず、かつ第１抵抗１２１と第４抵抗１２４との抵抗比と、入力電流Ｉ１と出力電流Ｉ３の電流比のみに依存する。これにより、コモン調整回路１０は、プロセスばらつきや電源電圧変動があっても差動増幅器８０の電圧ヘッドルームＶｈが変動しないように作用し、従来技術の課題は解決される。また、電圧ヘッドルームＶｈを容易に変更することができる。差動増幅器５０についても同様である。
　さらに、本変形例では、互いに異なる出力コモン電圧に設定される差動増幅器５０，８０のそれぞれに対応するバイアス電圧Ｖｐｃ、Ｖｐｃ３に供給するコモン調整回路１０を回路規模の増大を抑制して実現することができる。
　＜第２実施形態＞ 
　図８は、第２実施形態に係るコモン調整回路の構成例を示す回路図である。
　図８に示すように、コモン調整回路１０は、基準電圧Ｖｒｆを生成するための基準電圧生成回路１１と、第２コンパレータ１９と、レプリカ回路２０とを備える。本実施形態では、差動増幅器として、前述の「第１実施形態の変形例３（図７）」で説明した差動増幅器８０を用いた例を示す。したがって、図８のレプリカ回路２０は、図７の第２レプリカ回路２０３の構成と同じである。なお、本実施形態において、差動増幅器５０，６０，７０を用いてもよく、その場合には、レプリカ回路２０の構成が異なる。
　－基準電圧生成回路－
　基準電圧生成回路１１は、第１コンパレータ１５２と、第１トランジスタ１１８と、第１抵抗１２８と、第２抵抗１２９とを備える。
　第１コンパレータ１５２は、一方の入力に入力端子１０１を介して基準電圧Ｖｉｄが与えられ、他方の入力に第１ノード１８８を介してＰ型の第１トランジスタ１１８のドレインが接続される。第１コンパレータ１５２は、基準電圧Ｖｉｄと第１トランジスタ１１８のドレイン電圧とを比較し、比較結果を第１トランジスタ１１８のゲートに出力する。これにより、第１ノード１８８の電圧は、基準電圧Ｖｉｄに調整される。基準電圧Ｖｉｄは、第１実施形態と同様に、製造プロセスのばらつきや、電源電圧変動や温度変動のような使用環境の変化に対する電圧変動を低減させた回路（例えば、バンドギャップリファレンス回路）から供給される。
　第１抵抗１２８は、第１ノード１８１とグランドＶＳＳ（第１電源に相当）との間に設けられる。これにより、第１トランジスタ１１１には、前述の式（４）に示す電流Ｉ１が流れる。式（４）において、Ｒ１は、第１抵抗１２８の抵抗値である。第１トランジスタ１１８のソースは、第２抵抗１２９を介して電源ＶＤＤに接続される。説明の便宜上、第１トランジスタ１１８のソースと第２抵抗１２９とを接続するノードを「第２ノード１８９」と称する。第２ノード１８９は、第２コンパレータ１９の一方の入力に接続される。これにより、第２コンパレータ１９の一方の入力には、以下の式（１５）に示す基準電圧Ｖｒｆが与えられる。
Figure JPOXMLDOC01-appb-M000015
　ここで、Ｒ２は、第２抵抗１２９の抵抗値である。
　－第２コンパレータ－
　第２コンパレータ１９は、上記のとおり一方の入力に基準電圧Ｖｒｆが与えられ、他方の入力にレプリカ回路２０の出力ノード２８６（レプリカ出力ノードに相当）が接続される。第２コンパレータ１９は、基準電圧Ｖｒｆとレプリカ回路２０の出力とを比較し、比較結果をノード２８５に出力する。ノード２８５には、出力端子１０８およびレプリカ回路２０のレプリカトランジスタ２７１のゲートが接続される。前述のとおり、レプリカ回路２０の出力ノード２８６の電圧は、基準電圧Ｖｒｆに調整される。
　したがって、前述の式（１５）から差動増幅器８０の出力コモン電圧Ｖｃｍは、以下の式（１６）で表され、式（１６）および式（３）から差動増幅器８０の電圧ヘッドルームＶｈは、以下の式（１７）で表される。
Figure JPOXMLDOC01-appb-M000016
Figure JPOXMLDOC01-appb-M000017
　以上のように、本実施形態によると、第１実施形態と同様に、差動増幅器８０の電圧ヘッドルームＶｈが電源ＶＤＤに依存せず、かつ第１抵抗１２８と第２抵抗１２９との抵抗比のみに依存するように作用するコモン調整回路１０が実現される。さらに、第１実施形態よりも少ないパラメータで電圧ヘッドルームＶｈの設定が可能である。
　＜適用例＞
　図９は、上記実施形態に係るコモン調整回路が接続された差動増幅器を高速インターフェース装置のアナログフロントエンド(受信回路）の連続時間線形イコライザ９４で使用した例を示す。
　図９では、高速インターフェースの送信回路９１から出力されたデータは、ケーブル９２を介して、受信回路の終端回路９３を介して連続時間線形イコライザ９４に入力される。
　連続時間線形イコライザ９４は、例えば、図５に示す差動増幅器６０と、図８に示す差動増幅器８０と、図２に示す差動増幅器１０とが、縦続接続された構成を有する。差動増幅器６０では、減衰されたゲインを回復させる。差動増幅器８０では、ゲイン調整されたデータの振幅を後段の判定帰還型等価器９５の入力範囲に調整する。そして、それぞれの差動増幅器６０，８０，５０にこれまで説明したコモン調整回路１０が接続される。なお、差動増幅器５０，６０，７０，８０およびコモン調整回路１０の適用先は、高速インターフェースに限定されるものではない。また、変形例１、２等で説明したように、複数の差動増幅器５０，６０，７０，８０に対して、差動増幅器の数よりも少ないコモン調整回路１０でバイアス電圧Ｖｐｃを供給するようにしてもよい。
　本開示のコモン調整回路は、プロセスばらつきや電源電圧変動があっても差動増幅器の電圧ヘッドルームが変動しないように作用するので極めて有用である。
１０　コモン調整回路
１９　第２コンパレータ
２０　レプリカ回路
５０　差動増幅器
６０　差動増幅器
７０　差動増幅器
８０　差動増幅器
１１１　第１トランジスタ
１１２　第２トランジスタ
１１３　第３トランジスタ
１１４　第４トランジスタ
１１５　第５トランジスタ
１１６　第６トランジスタ
１１８　第１トランジスタ
１２１　第１抵抗
１２２　第２抵抗
１２３　第３抵抗
１２４　第３抵抗
１２８　第１抵抗
１２９　第２抵抗
１５１　第１コンパレータ
１５２　第１コンパレータ
１６１　カレントミラー回路
１８１　第１ノード
１８２　第２ノード
１８３　第３ノード
１８５　第５ノード
１８８　第１ノード
１８９　第２ノード
１９３　第３コンパレータ
２０３　第２レプリカ回路
２６１　レプリカトランジスタ
２７１　レプリカトランジスタ
２８２　出力ノード（レプリカ出力ノード）
２８６　出力ノード（レプリカ出力ノード）
５６１，５７１　出力負荷トランジスタ
６４１，６５１　出力負荷トランジスタ
７４１，７５１　出力負荷トランジスタ
８６１，８７１　出力負荷トランジスタ
ＶＤＤ　電源（第２電源）
ＶＳＳ　グランド（第１電源）

Claims (7)

  1. 　差動増幅器の出力負荷トランジスタのゲートに印加するための第１バイアス電圧を出力するコモン調整回路であって、
    　一方の入力が基準電圧に接続され、他方の入力が第１ノードに接続され、当該２つの入力を比較して出力する第１コンパレータと、
    　ゲートが前記第１コンパレータの出力に接続され、ソースが前記第１ノードに接続され、ドレインが第２ノードに接続された第１トランジスタと、
    　一方の端子が前記第１ノードに接続され、他方の端子が第１電源に接続された第１抵抗と、
    　ゲートとドレインが前記第２ノードに接続され、入力電流を流す第２トランジスタと、ゲートが前記第２ノードに接続され、出力電流を流す第３トランジスタとを含むカレントミラー回路と、
    　一方の端子が第３ノードを介して前記第３トランジスタのソースに接続された第２抵抗と、
    　一方の入力が前記第３ノードに接続され、他方の入力が第４ノードに接続され、当該２つの入力を比較して前記第１バイアス電圧を出力する第２コンパレータと、
    　前記差動増幅器の出力負荷トランジスタに対応するレプリカトランジスタを含み、当該レプリカトランジスタのゲートが前記第２コンパレータの出力に接続され、前記差動増幅器の出力ノードに対応するレプリカ出力ノードが前記第４ノードに接続されるレプリカ回路とを備える、
    ことを特徴とするコモン調整回路。
  2. 　請求項１に記載のコモン調整回路において、
    　一方の端子が前記第１トランジスタのソースに接続され、他方の端子が前記第１電源と電位が異なる第２電源に接続された第３抵抗をさらに備え、
    　前記第２抵抗の他方の端子が、前記第２電源に接続されている、
    ことを特徴とするコモン調整回路。
  3. 　請求項２に記載のコモン調整回路において、
    　前記カレントミラー回路は、前記第２トランジスタと前記第１トランジスタの間に設けられた第４トランジスタと、前記第３トランジスタと前記第１電源との間とに設けられた第５トランジスタとがカスコード接続されたカスコード型のカレントミラー回路である、
    ことを特徴とするコモン調整回路。
  4. 　請求項１に記載のコモン調整回路において、
    　前記レプリカ回路は、前記レプリカトランジスタおよび前記レプリカ出力ノードをそれぞれに有しかつ互いに構成が異なる、複数の第１レプリカ回路を有し、
    　前記第２コンパレータは、前記複数の第１レプリカ回路のそれぞれに対応するように設けられた複数の第３コンパレータを有し、
    　前記各第３コンパレータは、一方の入力が前記第３ノードに接続され、他方の入力が対応する前記第１レプリカ回路の前記レプリカ出力ノードに接続されている、
    ことを特徴とするコモン調整回路。
  5. 　請求項１に記載のコモン調整回路において、
    　前記カレントミラー回路は、ゲートが前記第２ノードに接続され、出力電流が流れる第６トランジスタを含み、
    　一方の端子が第５ノードを介して前記第６トランジスタのソースに接続された第４抵抗と、
    　一方の入力が前記第５ノードに接続され、他方の入力が第６ノードに接続され、当該２つの入力を比較して、前記差動増幅器と異なる第２差動増幅器の出力負荷トランジスタのゲートに印加するための第２バイアス電圧を出力する第３コンパレータと、
    　当該第２差動増幅器の出力負荷トランジスタに対応するレプリカトランジスタを含み、当該レプリカトランジスタのゲートが前記第３コンパレータの出力に接続され、当該差動増幅器の出力ノードに対応するレプリカ出力ノードが前記第６ノードに接続される第２レプリカ回路とを備える、
    ことを特徴とするコモン調整回路。
  6. 　差動増幅器の出力負荷トランジスタのゲートに印加するためのバイアス電圧を出力するコモン調整回路であって、
    　一方の入力が基準電圧に接続され、他方の入力が第１ノードに接続され、当該２つの入力を比較して出力する第１コンパレータと、
    　ゲートが前記第１コンパレータの出力に接続され、ドレインが前記第１ノードに接続され、ソースが第２ノードに接続された第１トランジスタと、
    　一方の端子が前記第１ノードに接続され、他方の端子が第１電源に接続された第１抵抗と、
    　一方の端子が前記第２ノードに接続され、他方の端子が第１電源と電位が異なる第２電源に接続された第２抵抗と、
    　一方の入力が前記第２ノードに接続され、他方の入力が第３ノードに接続され、当該２つの入力を比較して前記バイアス電圧を出力する第２コンパレータと、
    　前記差動増幅器の出力負荷トランジスタに対応するレプリカトランジスタを含み、当該レプリカトランジスタのゲートが前記第２コンパレータの出力に接続され、前記差動増幅器の出力ノードに対応するレプリカ出力ノードが前記第３ノードに接続されるレプリカ回路とを備える、
    ことを特徴とするコモン調整回路。
  7. 　請求項６に記載のコモン調整回路において、
    　前記レプリカ回路は、前記レプリカトランジスタおよび前記レプリカ出力ノードをそれぞれに有しかつ互いに構成が異なる、複数の第１レプリカ回路を有し、
    　前記第２コンパレータは、前記複数の第１レプリカ回路のそれぞれに対応するように設けられた複数の第３コンパレータを有し、
    　前記各第３コンパレータは、一方の入力が前記第２ノードに接続され、他方の入力が対応する前記第１レプリカ回路の前記レプリカ出力ノードに接続されている、
    ことを特徴とするコモン調整回路。
PCT/JP2021/003553 2021-02-01 2021-02-01 コモン調整回路 WO2022162943A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
PCT/JP2021/003553 WO2022162943A1 (ja) 2021-02-01 2021-02-01 コモン調整回路
JP2022578008A JPWO2022162943A1 (ja) 2021-02-01 2021-02-01
US18/344,482 US20230361735A1 (en) 2021-02-01 2023-06-29 Common adjustment circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2021/003553 WO2022162943A1 (ja) 2021-02-01 2021-02-01 コモン調整回路

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US18/344,482 Continuation US20230361735A1 (en) 2021-02-01 2023-06-29 Common adjustment circuit

Publications (1)

Publication Number Publication Date
WO2022162943A1 true WO2022162943A1 (ja) 2022-08-04

Family

ID=82653079

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2021/003553 WO2022162943A1 (ja) 2021-02-01 2021-02-01 コモン調整回路

Country Status (3)

Country Link
US (1) US20230361735A1 (ja)
JP (1) JPWO2022162943A1 (ja)
WO (1) WO2022162943A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115426000A (zh) * 2022-08-31 2022-12-02 集益威半导体(上海)有限公司 模拟接收前端电路

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11977402B2 (en) * 2021-11-29 2024-05-07 Texas Instruments Incorporated Transconductors with improved slew performance and low quiescent current

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020190782A1 (en) * 2001-06-14 2002-12-19 Somerville Thomas A. Circuit with source follower output stage and adaptive current mirror bias
JP2008306504A (ja) * 2007-06-08 2008-12-18 Renesas Technology Corp 差動増幅回路及びａ／ｄ変換器
US9007098B1 (en) * 2013-03-01 2015-04-14 Iml International Current mode DVR or PVCOM with integrated resistors
JP2020509649A (ja) * 2017-03-14 2020-03-26 ホアウェイ・テクノロジーズ・カンパニー・リミテッド 線形バーストモードトランスインピーダンス増幅器における閉ループ自動利得制御

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020190782A1 (en) * 2001-06-14 2002-12-19 Somerville Thomas A. Circuit with source follower output stage and adaptive current mirror bias
JP2008306504A (ja) * 2007-06-08 2008-12-18 Renesas Technology Corp 差動増幅回路及びａ／ｄ変換器
US9007098B1 (en) * 2013-03-01 2015-04-14 Iml International Current mode DVR or PVCOM with integrated resistors
JP2020509649A (ja) * 2017-03-14 2020-03-26 ホアウェイ・テクノロジーズ・カンパニー・リミテッド 線形バーストモードトランスインピーダンス増幅器における閉ループ自動利得制御

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115426000A (zh) * 2022-08-31 2022-12-02 集益威半导体(上海)有限公司 模拟接收前端电路
CN115426000B (zh) * 2022-08-31 2023-07-04 集益威半导体(上海)有限公司 模拟接收前端电路

Also Published As

Publication number Publication date
US20230361735A1 (en) 2023-11-09
JPWO2022162943A1 (ja) 2022-08-04

Similar Documents

Publication Publication Date Title
KR100377064B1 (ko) 적응바이어서회로및공통모드궤환회로를갖는완전차동폴디드캐스코드씨모오스(ｃｍｏｓ)오피앰프(ｏｐａｍｐ)회로
US7586373B2 (en) Fully differential class AB amplifier and amplifying method using single-ended, two-stage amplifier
JP5012412B2 (ja) 増幅装置及びバイアス回路
US6359510B1 (en) Amplifier circuit
US5789981A (en) High-gain operational transconductance amplifier offering improved bandwidth
US20230361735A1 (en) Common adjustment circuit
JP5092687B2 (ja) 増幅装置及びＧｍ補償バイアス回路
US8169263B2 (en) Differential gm-boosting circuit and applications
US7705663B2 (en) Semiconductor integrated circuit
US8570099B2 (en) Single-ended-to-differential filter using common mode feedback
US8179194B2 (en) System and method for a reference generator
JPWO2022162943A5 (ja)
US7859339B2 (en) Differential amplification circuit
Nischal et al. Study of a self biased high swing cascode current mirror based folded cascode operational amplifier
Yan et al. Continuous-time common-mode feedback circuit for applications with large output swing and high output impedance
JP4682419B2 (ja) 可変利得増幅回路
US10003304B2 (en) Operational amplifier and method for reducing offset voltage of operational amplifier
JP7453562B2 (ja) 差動増幅回路、受信回路及び半導体集積回路
Kumar Flexible and High Throughput Designs of Operational Amplifiers
Centurelli et al. A very low-voltage differential amplifier for opamp design
US6831501B1 (en) Common-mode controlled differential gain boosting
Arbet et al. Bulk-driven fully differential difference amplifier for ultra-low voltage applications
JP7468889B2 (ja) 全差動アンプ
US7417483B2 (en) Wide-band wide-swing CMOS gain enhancement technique and method therefor
JP6227143B2 (ja) オペアンプ回路

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21922953

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2022578008

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 21922953

Country of ref document: EP

Kind code of ref document: A1