JP5012412B2 - 増幅装置及びバイアス回路 - Google Patents
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Description
ΔIamp=Gm×ΔVin。
従って負荷抵抗Rにかかる電圧変化ΔVoutは、
ΔVout=R×ΔIamp=R×Gm×ΔVin
と書ける。増幅器の利得は、R×Gmで定義される。Gm補償バイアス回路は、第1FETの相互コンダクタンスGmが負荷抵抗Rに反比例することを保証するように適切なバイアスをFETのゲートに与える。利得R×Gmが一定値をとるようにすることで、FETの製造プロセスや動作時の温度変動等に起因する増幅特性のばらつきを小さく抑制できる。一般に、集積回路LSIの中では同じ形式の抵抗Rは、製造プロセス変動等に対して同じように変化するからである。FETの相互コンダクタンスGmが負荷抵抗Rに反比例するようにしたバイアス回路例については、例えば特許文献1(第0030段落、第9図)に記載されている。
特開2002−185288号公報
負荷抵抗と第2FETのドレインが接続され、
第2FETのソースと第1FETのドレインが接続された構造を有する増幅器と、
前記第1FETに第1バイアス電流を供給する第1バイアス回路と、 前記第2FETのゲートに第2バイアス電圧を供給する第2バイアス回路とを有する。前記第2バイアス回路は、前記第1及び第2FETの接続ノードにおけるバイアス電圧と、前記第1バイアス回路の出力電圧とが等しくまたは連動するように、前記第2FETのゲートに制御信号を与える比較装置を有する。
前記第1バイアス回路は、
第1電流が流れる第1電極及び第2電極を有し、前記第1電極に接続されたゲートを有する第3FETと、
第2電流が流れる第1電極及び第2電極を有し、前記第3FETの前記ゲートに接続されたゲートを有する第4FETと、
前記第3FETの第2電極または前期第4FETの第2電極に接続された第1抵抗と、
前記第3FETの第1電極の電圧である第1電圧及び前記第4FETの第1電極の電圧である第2電圧の比較結果に応じた信号を出力する比較装置と、
を有し、該比較装置から出力される信号により、前記第1電圧と前記第2電圧が等しくなるように制御されてもよい。
前記比較装置は、演算増幅器で構成されてもよい。
Gm補償バイアス回路は、第1FETのゲートにバイアスを与える。
ΔIamp=Gm×ΔVin。
従って負荷抵抗Rにかかる電圧変化ΔVoutは、
ΔVout=R×ΔIamp=R×Gm×ΔVin
と書ける。増幅器の利得は、R×Gmで定義される。Gm補償バイアス回路は、第1FETの相互コンダクタンスGmが負荷抵抗Rに反比例することを保証するように適切なバイアスをFETのゲートに与える。利得R×Gmが一定値をとるようにすることで、FETの製造プロセスや動作時の温度変動等に起因する増幅特性のばらつきを小さくできることが期待される。しかしながら、トランジスタの微細化に伴ってFETのソースドレイン抵抗RDSが小さくなり、ドレイン電流Iamp及び利得のばらつきが大きくなるおそれがある。この点に関し、本実施例は第2FETのゲートに与えるバイアスの安定化を図り、ひいては増幅器の利得の安定化を図ろうとする。
ΔV3=(1/(2gm)+Rs)×ΔIref
と書ける。従って、
ΔIref=2gm/(1+2gm×Rs)ΔV1≦gm×ΔV3 ・・・(1)
となる。但し、gm×Rs>1/2であることが仮定されている。
である。(1)式及び(2)式を参照するに、電圧に対する電流の観点からは、基準電流の変化ΔIrefは、バイアス電流の変化ΔIbiよりも緩やかであることが分かる(図5下側のグラフ参照。)。
(付記1)
負荷抵抗と第2FETのドレインが接続され、
第2FETのソースと第1FETのドレインが接続された構造を有する増幅器と、
前記第1FETに第1バイアス電流を供給する第1バイアス回路と、
前記第2FETのゲートに第2バイアス電圧を供給する第2バイアス回路と、
を有し、前記第2バイアス回路は、
前記第1及び第2FETの接続ノードにおけるバイアス電圧と、前記第1バイアス回路の出力電圧とが連動するように、前記第2FETのゲートに制御信号を与える比較装置を有する増幅装置。
(付記2)
付記1において、
前記第1及び第2FETの接続ノードにおけるバイアス電圧と、前記第1バイアス回路の出力電圧とが等しくなるように、前記第2FETのゲートに制御信号を与える比較装置を有する増幅装置。
(付記3)
前記第2バイアス回路は、
前記第1バイアス回路の出力に接続されたゲートを有する第1補助FETと、
接続ノードを介して前記第1補助FETのドレインにソースが直列に接続された第2補助FETと、
前記第1バイアス回路の出力電圧及び前記接続ノードの電圧を比較し、比較結果を示す信号を前記第2FETのゲートに及び第2補助FETのゲートに与える比較装置と、
を有する付記1又は2に記載の増幅装置。(3)
(付記4)
前記第2バイアス回路は、
前記第1及び第2FETの接続ノードに接続された入力を有するローパスフィルタと、
前記第1バイアス回路の出力電圧及び前記ローパスフィルタの出力電圧を比較し、比較結果を示す信号を前記第2FETのゲートに与える比較装置と、
を有する請求項1又は2に記載の増幅装置。
(付記5)
前記第1バイアス回路は、
第1電流が流れる第1電極及び第2電極を有し、前記第1電極に接続されたゲートを有する第3FETと、
第2電流が流れる第1電極及び第2電極を有し、前記第3FETの前記ゲートに接続されたゲートを有する第4FETと、
前記第3FETの第2電極または前記第4FETの第2電極に接続された第1抵抗と、
前記第3FETの第1電極の電圧である第1電圧及び前記第4FETの第1電極の電圧である第2電圧の比較結果に応じた信号を出力する比較装置と、
を有し、該比較装置から出力される信号により、前記第1電圧と前記第2電圧が等しくなるように、前記第1電流および前記第2電流が制御される付記3又は4記載の増幅装置。
(付記6)
前記第3及び第4FETがNチャネルFETであり、前記第3FETの第1電極と高電位源との間に前記第1流源としてPチャネルFETが設けられ、前記第4FETの第1電極と高電位源との間に前期第2電流源としてPチャネルFETが設けられ、前記第3FETの第2電極または前記第4FETの一方の第2電極は、第1抵抗を介して低電位源に接続され、第1抵抗が接続されない側のもう一方のFETの第2電極は低電位源に接続される、付記5記載の増幅装置。
(付記7)
前記第3及び第4FETがPチャネルFETであり、前記第3FETの第1電極と低電位源との間に前記第1流源としてNチャネルFETが設けられ、前記第4FETの第1電極と低電位源との間に前期第2電流源としてNチャネルFETが設けられ、前記第3FETの第2電極または前記第4FETの一方の第2電極は、第1抵抗を介して高電位源に接続され、第1抵抗が接続されない側のもう一方のFETの第2電極は高電位源に接続される、付記5記載の増幅装置。
(付記8)
前記第1バイアス回路の前記比較装置が、演算増幅器で構成される付記1記載の増幅装置。
(付記9)
前記第1FETが、歪除去抵抗器を介して低電位源にそれぞれ接続される付記1記載の増幅装置。
(付記10)
前記第1FET及び前記第1補助FETが、歪除去抵抗器を介して低電位源にそれぞれ接続される付記2記載の増幅装置。
(付記11)
前記第1及び第2補助FETが、電圧調整抵抗器を介して直列に接続される付記2記載の増幅装置。
(付記12)
前記比較装置が、演算増幅器で構成される付記1記載の増幅装置。
(付記13)
前記第1バイアス回路は、
第1電流が流れる第1電極及び第2電極を有し、前記第1電極に接続されたゲートを有する第3FETと、
第2電流が流れる第1電極及び第2電極を有し、前記第3FETの前記ゲートに接続されたゲートを有する第4FETと、
前記第3FETの第2電極または前期第4FETの第2電極に接続された第1抵抗と、
前記第3FETの第1電極及び前記第4FETの第1電極に接続されたカレントミラー回路と、
を有する付記1〜4記載の増幅装置。
(付記14)
前記第1信号が前記第1FETのゲートに入力され、前記第2信号が前記第2FETに入力される付記11記載の増幅装置。
(付記15)
前記第1FETおよび第1補助FETのソースは、抵抗器を介して低電位源または高電位源に接続さる、付記1〜3,4〜6に記載の増幅装置。
(付記16)
前記増幅器は、第1信号を入力する第1端子と、第2信号を受信する第2端子を有し、該第1及び第2信号を乗算した第3信号を出力するギルバートセル型ミキサを構成し、前記第1バイアス回路は前記第1端子にバイアス電圧を供給し、前記第2バイアス回路は前記第2端子にバイアス電圧を供給する、付記1〜3,4〜6に記載の増幅装置。
(付記17)
負荷抵抗、第1及び第2FETが直列に接続された構造を有し且つ前記第1FETに第1バイアス電流を供給するGm補償バイアス回路を有する増幅回路の前記第2FETに第2バイアス電流を供給する安定化バイアス回路であって、
前記第1及び第2FETの接続ノードにおけるバイアス電圧と、前記Gm補償バイアス回路の出力電圧とが等しくなるように、前記第2FETのゲートに制御信号を与える比較装置を有する安定化バイアス回路。
(付記18)
前記Gm補償バイアス回路の出力に接続されたゲートを有する第1補助FETと、
接続ノードを介して前記第1補助FETに直列に接続された第2補助FETと、
を有し、前記比較装置は、前記Gm補償バイアス回路の出力電圧及び前記接続ノードの電圧を比較し、比較結果を示す制御信号を前記第2FETのゲートに及び第2補助FETのゲートに与える付記17記載の安定化バイアス回路。
(付記19)
前記第1及び第2FETの接続ノードに接続された入力を有するローパスフィルタを更に有し、前記比較装置は、前記Gm補償バイアス回路の出力電圧及び前記ローパスフィルタの出力電圧を比較し、比較結果を示す制御信号を前記第2FETのゲートに与える付記17記載の安定化バイアス回路。
(付記20)
前記第1補助FETが、歪除去抵抗器を介して低電位源にそれぞれ接続される付記18記載の安定化バイアス回路。
(付記21)
前記第1及び前記第2補助FETが、電圧調整抵抗器を介して直列に接続される付記18記載の安定化バイアス回路。
(付記22)
前記比較装置が、演算増幅器で構成される付記17記載の安定化バイアス回路。
Rs ソース抵抗
Iref 基準電流
Ibi バイアス電流
COM 比較装置
Claims (10)
- 負荷抵抗と第2FETのドレインが接続され、
第2FETのソースと第1FETのドレインが接続された構造を有する増幅器と、
前記第1FETに第1バイアス電流を供給する第1バイアス回路と、
前記第2FETのゲートに第2バイアス電圧を供給する第2バイアス回路と、
を有し、前記第2バイアス回路は、
前記第1及び第2FETの接続ノードにおけるバイアス電圧と、前記第1バイアス回路の出力電圧とが連動するように、前記第2FETのゲートに制御信号を与える比較装置を有する増幅装置。 - 請求項1において、
前記第1及び第2FETの接続ノードにおけるバイアス電圧と、前記第1バイアス回路の出力電圧とが等しくなるように、前記第2FETのゲートに制御信号を与える比較装置を有する増幅装置。 - 前記第2バイアス回路は、
前記第1バイアス回路の出力に接続されたゲートを有する第1補助FETと、
接続ノードを介して前記第1補助FETのドレインにソースが直列に接続された第2補助FETと、
前記第1バイアス回路の出力電圧及び前記接続ノードの電圧を比較し、比較結果を示す信号を前記第2FETのゲートに及び第2補助FETのゲートに与える比較装置と、
を有する請求項1又は2に記載の増幅装置。 - 前記第2バイアス回路は、
前記第1及び第2FETの接続ノードに接続された入力を有するローパスフィルタと、
前記第1バイアス回路の出力電圧及び前記ローパスフィルタの出力電圧を比較し、比較結果を示す信号を前記第2FETのゲートに与える比較装置と、
を有する請求項1又は2に記載の増幅装置。 - 前記第1バイアス回路は、
第1電流が流れる第1電極及び第2電極を有し、前記第1電極に接続されたゲートを有する第3FETと、
第2電流が流れる第1電極及び第2電極を有し、前記第3FETの前記ゲートに接続されたゲートを有する第4FETと、
前記第3FETの第2電極または前記第4FETの第2電極に接続された第1抵抗と、
前記第3FETの第1電極の電圧である第1電圧及び前記第4FETの第1電極の電圧である第2電圧の比較結果に応じた信号を出力する比較装置と、
を有し、該比較装置から出力される信号により、前記第1電圧と前記第2電圧が等しくなるように、前記第1電流および前記第2電流が制御される請求項3又は4記載の増幅装置。 - 前記第3及び第4FETがNチャネルFETであり、前記第3FETの第1電極と高電位源との間に前記第1流源としてPチャネルFETが設けられ、前記第4FETの第1電極と高電位源との間に前記第2電流源としてPチャネルFETが設けられ、前記第3FETの第2電極または前記第4FETの一方の第2電極は、第1抵抗を介して低電位源に接続され、第1抵抗が接続されない側のもう一方のFETの第2電極は低電位源に接続される、請求項5記載の増幅装置。
- 前記第3及び第4FETがPチャネルFETであり、前記第3FETの第1電極と低電位源との間に前記第1流源としてNチャネルFETが設けられ、前記第4FETの第1電極と低電位源との間に前記第2電流源としてNチャネルFETが設けられ、前記第3FETの第2電極または前記第4FETの一方の第2電極は、第1抵抗を介して高電位源に接続され、第1抵抗が接続されない側のもう一方のFETの第2電極は高電位源に接続される、請求項5記載の増幅装置。
- 前記第1バイアス回路は、
第1電流が流れる第1電極及び第2電極を有する第3FETと、
第2電流が流れる第1電極及び第2電極を有し、前記第3FETのゲートに接続されたゲートを有する第4FETと、
前記第3FETの第2電極または前記第4FETの第2電極に接続された第1抵抗と、
前記第3FETの第1電極及び前記第4FETの第1電極に接続されたカレントミラー回路と、
を有する請求項1〜4の何れか1項に記載の増幅装置。 - 前記第1FETおよび第1補助FETのソースは、抵抗器を介して低電位源または高電位源に接続される、請求項1〜6の何れか1項に記載の増幅装置。
- 前記増幅器は、第1信号を入力する第1端子と、第2信号を受信する第2端子を有し、該第1及び第2信号を乗算した第3信号を出力するギルバートセル型ミキサを構成し、前記第1バイアス回路は前記第1端子にバイアス電圧を供給し、前記第2バイアス回路は前記第2端子にバイアス電圧を供給する、請求項1〜6の何れか1項に記載の増幅装置。
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