JP2009094571A - 半導体集積回路 - Google Patents

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Abstract

【課題】 カスコード接続されたトランジスタを有する増幅器や定電流発生回路の電源電圧マージンを大きくする。
【解決手段】 カスコード型カレントミラー回路５０には、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１１、ＮＭＴ１２、ＮＭＴ２１、ＮＭＴ２２、ＮＭＴ３１、ＮＭＴ３２、ＮＭＴ４１、ＮＭＴ４２、ＮＭＴ５１、及びＮＭＴ５２が設けられる。Ｎｃｈ ＭＯＳトランジスタＮＭＴ１２のドレインは、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１１、ＮＭＴ１２、ＮＭＴ２１、ＮＭＴ２２、ＮＭＴ３１、ＮＭＴ３２、ＮＭＴ４１、ＮＭＴ４２、ＮＭＴ５１、及びＮＭＴ５２のゲートに接続される。低電位側電源（接地電位）Ｖｓｓ側に設けられるＮｃｈ ＭＯＳトランジスタＮＭＴ１１、ＮＭＴ２１、ＮＭＴ３１、ＮＭＴ４１、及びＮＭＴ５１の閾値電圧はＮｃｈ ＭＯＳトランジスタＮＭＴ１２、ＮＭＴ２２、ＮＭＴ３２、ＮＭＴ４２、及びＮＭＴ５１の閾値電圧よりも大きく設定される。
【選択図】 図１

Description

本発明は、カスコード接続されたトランジスタを有する半導体集積回路に関する。
カスコード接続されたトランジスタを有する増幅器や定電流発生回路などは、出力インピーダンスを高くできるので、電源電圧変動に対する特性変動を低減できる。また、増幅器として使用すると出力側から入力側への帰還を低減できるので高周波特性が向上する。このためカスコード接続されたトランジスタを有する増幅器や定電流発生回路は、各種分野に多用される（例えば、特許文献１参照。）
近年、半導体集積回路の微細化、高集積度化、低消費電力化の進展に伴い、低電圧で動作する増幅器や定電流発生回路が求められている。ところが、特許文献１などに記載される定電流発生回路としてのカスコード型カレントミラー回路やカスコード接続増幅器では、高電位側電源と低電位側電源（接地電位）の間にトランジスタが縦続接続されるので電源電圧マージンが小さいという問題点がある。また、カスコード型カレントミラー回路などでは、カスコード接続されるマルチフィンガー構造を有するトランジスタをそれぞれ別の素子形成領域に形成すると、増幅器や定電流発生回路のパターンレイアウトの面積が増大するという問題点がある。
特開２００１−１５６５５８号公報
本発明は、電源電圧マージンを大きくできる半導体集積回路を提供することにある。
本発明の一態様の半導体集積回路は、ドレインが高電位側電源側に接続される第１のＮｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続され、ソースが低電位側電源側に接続される第２のＮｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記高電位側電源側に接続される第３のＮｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第３のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続され、ソースが前記低電位側電源側に接続される第４のＮｃｈ絶縁ゲート型電界効果トランジスタとを具備し、前記第２及び第４のＮｃｈ絶縁ゲート型電界効果トランジスタの閾値電圧が前記第１及び第３のＮｃｈ絶縁ゲート型電界効果トランジスタの閾値電圧よりも大きく、前記第１乃至４のＮｃｈ絶縁ゲート型電界効果トランジスタは同一素子形成領域に形成され、前記第１乃至４のＮｃｈ絶縁ゲート型電界効果トランジスタのゲートは互いに平行に配列されることを特徴とする。
更に、本発明の他態様の半導体集積回路は、ソースが高電位側電源側に接続される第１のＰｃｈ絶縁ゲート型電界効果トランジスタと、ソースが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ドレインが低電位側電源側に接続される第２のＰｃｈ絶縁ゲート型電界効果トランジスタと、
ソースが前記高電位側電源側に接続される第３のＰｃｈ絶縁ゲート型電界効果トランジスタと、ソースが前記第３のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ドレインが前記低電位側電源側に接続される第４のＰｃｈ絶縁ゲート型電界効果トランジスタとを具備し、前記第１及び第３のＰｃｈ絶縁ゲート型電界効果トランジスタの閾値電圧の絶対値が前記第２及び第４のＰｃｈ絶縁ゲート型電界効果トランジスタの閾値電圧の絶対値よりも大きく、前記第１乃至４のＰｃｈ絶縁ゲート型電界効果トランジスタは同一素子形成領域に形成され、前記第１乃至４のＰｃｈ絶縁ゲート型電界効果トランジスタのゲートは互いに平行に配列されることを特徴とする。
本発明によれば、電源電圧マージンを大きくできる半導体集積回路を提供することができる。
以下本発明の実施例について図面を参照しながら説明する。
まず、本発明の実施例１に係る半導体集積回路について、図面を参照して説明する。図１は半導体集積回路としてのカスコード型カレントミラー回路を示す回路図である。本実施例では線形領域で動作するカスコード型カレントミラー回路を構成するＮｃｈ ＭＯＳトランジスタを同一素子形成領域に形成している。
図１に示すように、カスコード型カレントミラー回路５０には、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１２、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２２、Ｎｃｈ ＭＯＳトランジスタＮＭＴ３１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ３２、Ｎｃｈ ＭＯＳトランジスタＮＭＴ４１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ４２、Ｎｃｈ ＭＯＳトランジスタＮＭＴ５１、及びＮｃｈ ＭＯＳトランジスタＮＭＴ５２が設けられる。
ここで、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１２、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２２、Ｎｃｈ ＭＯＳトランジスタＮＭＴ３１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ３２、Ｎｃｈ ＭＯＳトランジスタＮＭＴ４１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ４２、Ｎｃｈ ＭＯＳトランジスタＮＭＴ５１、及びＮｃｈ ＭＯＳトランジスタＮＭＴ５２は、図中の領域Ａ内に設けられ、Ｅ型（エンハンスメント型 ノーマリーオフ型とも呼称される）トランジスタであり、ゲートに電圧が供給されないときはオフし、ゲートに電圧が供給されたときにオンする。
カスコード型カレントミラー回路５０は、ノードＮ１側（基準電流Ｉｒｅｆ側）と低電位側電源（接地電位）Ｖｓｓ側の間にＮｃｈ ＭＯＳトランジスタが縦続接続（カスコード接続）され、Ｎｃｈ ＭＯＳトランジスタのゲートがすべてノードＮ１に接続される。カスコード型カレントミラー回路５０は、１段構成のカレントミラー回路に対して出力インピーダンスを高くできるので、電源電圧変動に対する特性変動を低減できる。
Ｎｃｈ ＭＯＳトランジスタＮＭＴ１２は、高電位側電源側に設けられ、ドレインがノードＮ１に接続され、ゲートがノードＮ１に接続され、ソースがノードＮ２に接続される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ１１は、ドレインがノードＮ２に接続され、ゲートがノードＮ１に接続され、ソースが低電位側電源（接地電位）Ｖｓｓ側に接続される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ１１及びＮｃｈ ＭＯＳトランジスタＮＭＴ１２は、ノードＮ１側から低電位側電源（接地電位）Ｖｓｓ側に基準電流Ｉｒｅｆを流す。
Ｎｃｈ ＭＯＳトランジスタＮＭＴ２２は、高電位側電源側に設けられ、ドレインが出力電流Ｉｏｕｔ１側に接続され、ゲートがノードＮ１に接続され、ソースがノードＮ３に接続される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ２１は、ドレインがノードＮ３に接続され、ゲートがノードＮ１に接続され、ソースが低電位側電源（接地電位）Ｖｓｓ側に接続される。
Ｎｃｈ ＭＯＳトランジスタＮＭＴ１１及びＮｃｈ ＭＯＳトランジスタＮＭＴ１２と、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２１及びＮｃｈ ＭＯＳトランジスタＮＭＴ２２は、カレントミラー回路を構成する。Ｎｃｈ ＭＯＳトランジスタＮＭＴ２１及びＮｃｈ ＭＯＳトランジスタＮＭＴ２２は、基準電流Ｉｒｅｆに対してミラー倍された出力電流Ｉｏｕｔ１をＮｃｈ ＭＯＳトランジスタＮＭＴ２２のドレイン側から低電位側電源（接地電位）Ｖｓｓ側に流す。
ここで、ミラー倍とは、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１１に対するＮｃｈ ＭＯＳトランジスタＮＭＴ２１のトランジスタ比をいい、例えば、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１１に対してＮｃｈ ＭＯＳトランジスタＮＭＴ２１のトランジスタのゲート形状が同一のときミラー比が１となり、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１１に対してＮｃｈ ＭＯＳトランジスタＮＭＴ２１のトランジスタのゲート幅寸法（ゲート長寸法同一）が２倍のときミラー比が２となる。
Ｎｃｈ ＭＯＳトランジスタＮＭＴ３２は、高電位側電源側に設けられ、ドレインが出力電流Ｉｏｕｔ２側に接続され、ゲートがノードＮ１に接続され、ソースがノードＮ４に接続される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ３１は、ドレインがノードＮ４に接続され、ゲートがノードＮ１に接続され、ソースが低電位側電源（接地電位）Ｖｓｓ側に接続される。
Ｎｃｈ ＭＯＳトランジスタＮＭＴ１１及びＮｃｈ ＭＯＳトランジスタＮＭＴ１２と、Ｎｃｈ ＭＯＳトランジスタＮＭＴ３１及びＮｃｈ ＭＯＳトランジスタＮＭＴ３２は、カレントミラー回路を構成する。Ｎｃｈ ＭＯＳトランジスタＮＭＴ３１及びＮｃｈ ＭＯＳトランジスタＮＭＴ３２は、基準電流Ｉｒｅｆに対してミラー倍された出力電流Ｉｏｕｔ２をＮｃｈ ＭＯＳトランジスタＮＭＴ３２のドレイン側から低電位側電源（接地電位）Ｖｓｓ側に流す。
Ｎｃｈ ＭＯＳトランジスタＮＭＴ４２は、高電位側電源側に設けられ、ドレインが出力電流Ｉｏｕｔ３側に接続され、ゲートがノードＮ１に接続され、ソースがノードＮ５に接続される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ４１は、ドレインがノードＮ５に接続され、ゲートがノードＮ１に接続され、ソースが低電位側電源（接地電位）Ｖｓｓ側に接続される。
Ｎｃｈ ＭＯＳトランジスタＮＭＴ１１及びＮｃｈ ＭＯＳトランジスタＮＭＴ１２と、Ｎｃｈ ＭＯＳトランジスタＮＭＴ４１及びＮｃｈ ＭＯＳトランジスタＮＭＴ４２は、カレントミラー回路を構成する。Ｎｃｈ ＭＯＳトランジスタＮＭＴ４１及びＮｃｈ ＭＯＳトランジスタＮＭＴ４２は、基準電流Ｉｒｅｆに対してミラー倍された出力電流Ｉｏｕｔ３をＮｃｈ ＭＯＳトランジスタＮＭＴ４２のドレイン側から低電位側電源（接地電位）Ｖｓｓ側に流す。
Ｎｃｈ ＭＯＳトランジスタＮＭＴ５２は、高電位側電源側に設けられ、ドレインが出力電流Ｉｏｕｔ４側に接続され、ゲートがノードＮ１に接続され、ソースがノードＮ６に接続される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ５１は、ドレインがノードＮ６に接続され、ゲートがノードＮ１に接続され、ソースが低電位側電源（接地電位）Ｖｓｓ側に接続される。
Ｎｃｈ ＭＯＳトランジスタＮＭＴ１１及びＮｃｈ ＭＯＳトランジスタＮＭＴ１２と、Ｎｃｈ ＭＯＳトランジスタＮＭＴ５１及びＮｃｈ ＭＯＳトランジスタＮＭＴ５２は、カレントミラー回路を構成する。Ｎｃｈ ＭＯＳトランジスタＮＭＴ５１及びＮｃｈ ＭＯＳトランジスタＮＭＴ５２は、基準電流Ｉｒｅｆに対してミラー倍された出力電流Ｉｏｕｔ４をＮｃｈ ＭＯＳトランジスタＮＭＴ５２のドレイン側から低電位側電源（接地電位）Ｖｓｓ側に流す。
カスコード型カレントミラー回路５０は、カレントミラー回路を２段構成にして飽和領域で動作するカスコード型カレントミラー回路とは異なり、低電位側電源（接地電位）Ｖｓｓ側のＮｃｈ ＭＯＳトランジスタＮＭＴ１１のゲートをドレインに接続していない。このため、低電位側電源（接地電位）Ｖｓｓ側のＮｃｈ ＭＯＳトランジスタＮＭＴ１１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ３１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ４１、及びＮｃｈ ＭＯＳトランジスタＮＭＴ５１のゲート−ソース間電圧とドレイン−ソース間電圧を等しくすることが可能となり、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ３１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ４１、及びＮｃｈ ＭＯＳトランジスタＮＭＴ５１を線形領域で動作させることが可能となる。
Ｎｃｈ ＭＯＳトランジスタＮＭＴ１１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ３１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ４１、及びＮｃｈ ＭＯＳトランジスタＮＭＴ５１は、例えば同一閾値電圧Ｖｔｈ１に設定される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ１２、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２２、Ｎｃｈ ＭＯＳトランジスタＮＭＴ３２、Ｎｃｈ ＭＯＳトランジスタＮＭＴ４２、及びＮｃｈ ＭＯＳトランジスタＮＭＴ５２は、例えば同一閾値電圧Ｖｔｈ２に設定される。
閾値電圧Ｖｔｈ１と閾値電圧Ｖｔｈ２は、
Vth1＞Vth2・・・・・・・・・・・・・・・・式（１）
に設定される。例えば、閾値電圧Ｖｔｈ１は５５０ｍVに設定され、閾値電圧Ｖｔｈ２は２５０ｍVに設定される。
式（１）のように設定された場合、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１２、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２２、Ｎｃｈ ＭＯＳトランジスタＮＭＴ３２、Ｎｃｈ ＭＯＳトランジスタＮＭＴ４２、及びＮｃｈ ＭＯＳトランジスタＮＭＴ５２に印加される電圧（ドレイン−ソース間電圧）を、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ３１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ４１、及びＮｃｈ ＭＯＳトランジスタＮＭＴ５１に印加される電圧（ドレイン−ソース間電圧）よりも小さくすることが可能となる。
線形領域動作と２種類の閾値電圧設定により、カスコード型カレントミラー回路５０は、カレントミラー回路を２段構成にして飽和領域で動作するカスコード型カレントミラー回路よりも電源電圧マージンを大きくでき、低電圧動作することができる。なお、ノードＮ３、ノードＮ４、ノードＮ５、及びノードＮ６の電圧をノードＮ２の電圧に一致させる目的で、ノードＮ２とノードＮ３、ノードＮ２とノードＮ４、ノードＮ２とノードＮ５、及びノードＮ２とノードＮ６の間に電圧補正手段（例えば、コンパレータなど）をそれぞれ設けてもよい。電圧補正手段を設けた場合、更に低電圧領域まで出力電流Ｉｏｕｔ１乃至４を一定にすることができる。
次に、半導体集積回路としてのカスコード型カレントミラー回路のパターン配置方法について図２を参照して説明する。図２は、図１の領域Ａのパターンレイアウトを示す模式平面図である。ここでは、Ｎｃｈ ＭＯＳトランジスタＮＭＴ３１のフィンガー部以降の図示及び説明を省略する。
図２に示すように、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１２、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２２、Ｎｃｈ ＭＯＳトランジスタＮＭＴ３１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ３２、Ｎｃｈ ＭＯＳトランジスタＮＭＴ４１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ４２、Ｎｃｈ ＭＯＳトランジスタＮＭＴ５１、及びＮｃｈ ＭＯＳトランジスタＮＭＴ５２は、同一素子形成領域１に配置形成され、ゲートが互いに平行に配列され、ゲート（ゲート電極）が２フィンガーであり、ゲート電極が同一ゲート電極・ゲート配線２に束ねられ、フィンガー部のゲート長及びゲート幅が同一寸法に形成される。なお、２フィンガーとは、ゲート（ゲート電極）が２本形成されたものをいう。素子形成領域とは、ＳＴＩやＬＯＣＯＳなどの素子分離領域で分離され、トランジスタが形成される領域をいう。
Ｎｃｈ ＭＯＳトランジスタＮＭＴ１１は、Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ１１ａ及びＮＭＴ１１ｂを有し、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１２は、Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ１２ａ及びＮＭＴ１２ｂを有し、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２１は、Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ２１ａ及びＮＭＴ２１ｂを有し、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２２は、Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ２２ａ及びＮＭＴ２２ｂを有している。Ｎｃｈ ＭＯＳトランジスタフィンガー部は素子形成領域１のＸ方向に並列に配置される。
Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ１１ａは、高閾値トランジスタＶｔｈ（Ｈ）であり、素子形成領域１の端部に配置形成され、ソースが素子形成領域１の端部側に設けられ、ソースに低電位側電源（接地電位）Ｖｓｓに接続される金属配線３が設けられる。
Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ１２ａは、低閾値トランジスタＶｔｈ（Ｌ）であり、ソースがＮｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ１１ａのドレインと同じ拡散層を共有し、ドレインに基準電流Ｉｒｅｆ側に接続される金属配線３が設けられる。高閾値トランジスタＶｔｈ（Ｈ）及び低閾値トランジスタＶｔｈ（Ｌ）は、例えば閾値電圧調整用のチャネルイオン注入条件（チャネルドーズ量など）を変化させることで形成できる。
Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ１２ｂは、低閾値トランジスタＶｔｈ（Ｌ）であり、ドレインがＮｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ１２ａのドレインと同じ拡散層を共有し、ドレインに基準電流Ｉｒｅｆ側に接続される金属配線３が設けられる。
Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ１１ｂは、高閾値トランジスタＶｔｈ（Ｈ）であり、ドレインがＮｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ１２ｂのソースと同じ拡散層を共有し、ソースに低電位側電源（接地電位）Ｖｓｓに接続される金属配線３が設けられる。
Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ２１ａは、高閾値トランジスタＶｔｈ（Ｈ）であり、ソースがＮｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ１１ｂのソースと同じ拡散層を共有し、ソースに低電位側電源（接地電位）Ｖｓｓに接続される金属配線３が設けられる。
Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ２２ａは、低閾値トランジスタＶｔｈ（Ｌ）であり、ソースがＮｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ２１ａのドレインと同じ拡散層を共有し、ドレインに出力電流Ｉｏｕｔ１側に接続される金属配線３が設けられる。
Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ２２ｂは、低閾値トランジスタＶｔｈ（Ｌ）であり、ドレインがＮｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ２２ａのドレインと同じ拡散層を共有し、ドレインに出力電流Ｉｏｕｔ１側に接続される金属配線３が設けられる。
Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ２１ｂは、高閾値トランジスタＶｔｈ（Ｈ）であり、ドレインがＮｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ２２ｂのソースと同じ拡散層を共有し、ソースに低電位側電源（接地電位）Ｖｓｓに接続される金属配線３が設けられる。
Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ１１ａ、ＮＭＴ１１ｂ、ＮＭＴ１２ａ、ＮＭＴ１２ｂ、ＮＭＴ２１ａ、ＮＭＴ２１ｂ、ＮＭＴ２２ａ、及びＮＭＴ２２ｂは、互いに平行に配列され、素子形成領域１外で束ねられ、接続部１１を介して基準電流Ｉｒｅｆ側に接続される金属配線３に接続される。
ここでは、カスコード型カレントミラー回路５０のミラー比を１に設定しているが、ミラー比を変更する場合には素子形成領域１の横方向の寸法を変更し、適宜トランジスタフィンガー部を挿入することにより対応することができる。
この場合、ソース或いはドレインの配置を考慮する必要がない。一方、同一閾値電圧Ｖｔｈ１を有するＮｃｈ ＭＯＳトランジスタＮＭＴ１１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ３１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ４１、及びＮｃｈ ＭＯＳトランジスタＮＭＴ５１と、同一閾値電圧Ｖｔｈ２を有するＮｃｈ ＭＯＳトランジスタＮＭＴ１２、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２２、Ｎｃｈ ＭＯＳトランジスタＮＭＴ３２、Ｎｃｈ ＭＯＳトランジスタＮＭＴ４２、及びＮｃｈ ＭＯＳトランジスタＮＭＴ５２とを別の素子形成領域に配置形成した場合、ソース或いはドレインの順番を合わせる必要が生じる。特に、フィンガー本数が奇数の場合、調整用のフィンガーを挿入する必要がある。この結果、本実施例では、別々の素子形成領域に配置形成した場合と比較してパターンレイアウトの面積を縮小することができる。
また、カスコード型カレントミラー回路を構成するトランジスタを別の素子形成領域に配置形成した場合、素子分離領域を形成するＳＴＩなどの応力の影響を受けてトランジスタの閾値電圧などの特性が変化する。特にトランジスタのゲート幅方向の素子形成領域の寸法が異なる場合にはより顕著となる。それに対して本実施例では応力の影響を抑制でき、トランジスタの特性バラツキを低減できる。
上述したように、本実施例の半導体集積回路では、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１１、ＮＭＴ１２、ＮＭＴ２１、ＮＭＴ２２、ＮＭＴ３１、ＮＭＴ３２、ＮＭＴ４１、ＮＭＴ４２、ＮＭＴ５１、及びＮＭＴ５２が設けられる。Ｎｃｈ ＭＯＳトランジスタＮＭＴ１２とＮｃｈ ＭＯＳトランジスタＮＭＴ１１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２２とＮｃｈ ＭＯＳトランジスタＮＭＴ２１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ３２とＮｃｈ ＭＯＳトランジスタＮＭＴ３１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ４２とＮｃｈ ＭＯＳトランジスタＮＭＴ４１、及びＮｃｈ ＭＯＳトランジスタＮＭＴ５２とＮｃｈ ＭＯＳトランジスタＮＭＴ５１は、それぞれ縦続接続されている。Ｎｃｈ ＭＯＳトランジスタＮＭＴ１２のドレインは、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１１、ＮＭＴ１２、ＮＭＴ２１、ＮＭＴ２２、ＮＭＴ３１、ＮＭＴ３２、ＮＭＴ４１、ＮＭＴ４２、ＮＭＴ５１、及びＮＭＴ５２のゲートに接続される。カスコード型カレントミラー回路５０は、線形領域で動作する。低電位側電源（接地電位）Ｖｓｓ側に設けられるＮｃｈ ＭＯＳトランジスタＮＭＴ１１、ＮＭＴ２１、ＮＭＴ３１、ＮＭＴ４１、及びＮＭＴ５１の閾値電圧はＮｃｈ ＭＯＳトランジスタＮＭＴ１２、ＮＭＴ２２、ＮＭＴ３２、ＮＭＴ４２、及びＮＭＴ５２の閾値電圧よりも大きく設定される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ１１、ＮＭＴ１２、ＮＭＴ２１、ＮＭＴ２２、ＮＭＴ３１、ＮＭＴ３２、ＮＭＴ４１、ＮＭＴ４２、ＮＭＴ５１、及びＮＭＴ５２のゲートは、素子形成領域１に並列配置される。
このため、Ｎｃｈ ＭＯＳトランジスタの閾値電圧を同一にした場合と比較し、カスコード型カレントミラー回路５０の電源電圧マージンを大きくでき、低電圧で動作させることができる。また、カレントミラー回路を２段構成にして飽和領域で動作するカスコード型カレントミラー回路よりも、電源電圧マージンを大きくでき、低電圧動作することができる。また、カスコード型カレントミラー回路を構成するＮｃｈ ＭＯＳトランジスタをそれぞれ別の素子形成領域に配置形成した場合と比較し、パターンレイアウトの面積を縮小することができ、トランジスタの特性バラツキを低減することができる。
なお、本実施例では、カスコード型カレントミラー回路５０を構成する閾値電圧の異なるＮｃｈ ＭＯＳトランジスタを縦続接続し、ゲートを互いに接続して線形領域で動作をさせているが、カレントミラー回路を２段構成にして飽和領域動作するカスコード型カレントミラー回路にも適用することができる。この場合でも別の素子形成領域に配置形成した場合と比較してパターンレイアウトの面積を縮小することができる。
次に、本発明の実施例２に係る半導体集積回路について、図面を参照して説明する。図３は半導体集積回路としてのカスコード型カレントミラー回路のパターンレイアウトを示す模式平面図である。本実施例では線形領域で動作するカスコード型カレントミラー回路を構成するＮｃｈ ＭＯＳトランジスタを同一素子形成領域に形成し、ゲート長寸法を変化させている。
図３に示すように、線形領域で動作するカスコード型カレントミラー回路５０を構成するＮｃｈ ＭＯＳトランジスタＮＭＴ１１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１２、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２２、Ｎｃｈ ＭＯＳトランジスタＮＭＴ３１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ３２、Ｎｃｈ ＭＯＳトランジスタＮＭＴ４１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ４２、Ｎｃｈ ＭＯＳトランジスタＮＭＴ５１、及びＮｃｈ ＭＯＳトランジスタＮＭＴ５２は、同一素子形成領域１に配置形成され、ゲートが互いに平行に配列され、ゲート（ゲート電極）が２フィンガーであり、ゲート電極が同一ゲート電極・ゲート配線２に束ねられ、フィンガー部のゲート幅が同一寸法に形成される。ここでは、Ｎｃｈ ＭＯＳトランジスタＮＭＴ３１のフィンガー部以降の図示及び説明を省略する。
Ｎｃｈ ＭＯＳトランジスタＮＭＴ１１は、Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ１１ａａ及びＮＭＴ１１ｂｂを有し、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１２は、Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ１２ａａ及びＮＭＴ１２ｂｂを有し、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２１は、Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ２１ａａ及びＮＭＴ２１ｂｂを有し、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２２は、Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ２２ａａ及びＮＭＴ２２ｂｂを有している。Ｎｃｈ ＭＯＳトランジスタフィンガー部は素子形成領域１のＸ方向に並列に配置される。
Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ１１ａａ、Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ１１ｂｂ、Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ２１ａａ、及びＮｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ２１ｂｂは同一閾値電圧Ｖｔｈ１を有し、同じゲート長寸法を有している。Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ１２ａａ、Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ１２ｂｂ、Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ２２ａａ、及びＮｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ２２ｂｂは、同一閾値電圧Ｖｔｈ２を有し、同じゲート長寸法を有し、閾値電圧Ｖｔｈ１のトランジタよりもゲート長寸法が小さい。
Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ１１ａａは、高閾値トランジスタＶｔｈ（Ｈ）であり、素子形成領域１の端部に配置形成され、ソースが素子形成領域１の端部側に設けられ、ソースに低電位側電源（接地電位）Ｖｓｓに接続される金属配線３が設けられる。
Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ１２ａａは、低閾値トランジスタＶｔｈ（Ｌ）であり、ソースがＮｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ１１ａａのドレインと同じ拡散層を共有し、ドレインに基準電流Ｉｒｅｆ側に接続される金属配線３が設けられる。
Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ１２ｂｂは、低閾値トランジスタＶｔｈ（Ｌ）であり、ドレインがＮｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ１２ａａのドレインと同じ拡散層を共有し、ドレインに基準電流Ｉｒｅｆ側に接続される金属配線３が設けられる。
Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ１１ｂｂは、高閾値トランジスタＶｔｈ（Ｈ）であり、ドレインがＮｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ１２ｂｂのソースと同じ拡散層を共有し、ソースに低電位側電源（接地電位）Ｖｓｓに接続される金属配線３が設けられる。
Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ２１ａａは、高閾値トランジスタＶｔｈ（Ｈ）であり、ソースがＮｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ１１ｂｂのソースと同じ拡散層を共有し、ソースに低電位側電源（接地電位）Ｖｓｓに接続される金属配線３が設けられる。
Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ２２ａａは、低閾値トランジスタＶｔｈ（Ｌ）であり、ソースがＮｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ２１ａａのドレインと同じ拡散層を共有し、ドレインに出力電流Ｉｏｕｔ１側に接続される金属配線３が設けられる。
Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ２２ｂｂは、低閾値トランジスタＶｔｈ（Ｌ）であり、ドレインがＮｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ２２ａａのドレインと同じ拡散層を共有し、ドレインに出力電流Ｉｏｕｔ１側に接続される金属配線３が設けられる。
Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ２１ｂｂは、高閾値トランジスタＶｔｈ（Ｈ）であり、ドレインがＮｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ２２ｂｂのソースと同じ拡散層を共有し、ソースに低電位側電源（接地電位）Ｖｓｓに接続される金属配線３が設けられる。
Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ１１ａａ、ＮＭＴ１１ｂｂ、ＮＭＴ１２ａａ、ＮＭＴ１２ｂｂ、ＮＭＴ２１ａａ、ＮＭＴ２１ｂｂ、ＮＭＴ２２ａａ、及びＮＭＴ２２ｂｂは、素子形成領域１外で束ねられ、接続部１１を介して基準電流Ｉｒｅｆ側に接続される金属配線３に接続される。
ここでは、カスコード型カレントミラー回路５０のミラー比を１に設定しているが、ミラー比を変更する場合には素子形成領域１の横方向の寸法を変更し、適宜トランジスタフィンガー部を挿入することにより対応することができる。
この場合、ソース或いはドレインの配置を考慮する必要がない。一方、同一閾値電圧Ｖｔｈ１を有するＮｃｈ ＭＯＳトランジスタＮＭＴ１１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ３１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ４１、及びＮｃｈ ＭＯＳトランジスタＮＭＴ５１と、同一閾値電圧Ｖｔｈ２を有するＮｃｈ ＭＯＳトランジスタＮＭＴ１２、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２２、Ｎｃｈ ＭＯＳトランジスタＮＭＴ３２、Ｎｃｈ ＭＯＳトランジスタＮＭＴ４２、及びＮｃｈ ＭＯＳトランジスタＮＭＴ５２とを別の素子形成領域に配置形成した場合、ソース或いはドレインの順番を合わせる必要が生じる。特に、フィンガー本数が奇数の場合、調整用のフィンガーを挿入する必要がある。この結果、本実施例では、別の素子形成領域に配置形成した場合と比較してパターンレイアウトの面積を縮小することができる。
また、カスコード型カレントミラー回路を構成するトランジスタを別の素子形成領域に配置形成した場合、素子分離領域を形成するＳＴＩなどの応力の影響を受けてトランジスタの閾値電圧などの特性が変化する。特にトランジスタのゲート幅方向の素子形成領域の寸法が異なる場合にはより顕著となる。それに対して本実施例ではゲート長寸法の異なるトランジスタが設けられても応力の影響を抑制でき、トランジスタの特性バラツキを低減できる。
上述したように、本実施例の半導体集積回路では、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１１、ＮＭＴ１２、ＮＭＴ２１、ＮＭＴ２２、ＮＭＴ３１、ＮＭＴ３２、ＮＭＴ４１、ＮＭＴ４２、ＮＭＴ５１、及びＮＭＴ５２が設けられる。Ｎｃｈ ＭＯＳトランジスタＮＭＴ１２とＮｃｈ ＭＯＳトランジスタＮＭＴ１１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２２とＮｃｈ ＭＯＳトランジスタＮＭＴ２１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ３２とＮｃｈ ＭＯＳトランジスタＮＭＴ３１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ４２とＮｃｈ ＭＯＳトランジスタＮＭＴ４１、及びＮｃｈ ＭＯＳトランジスタＮＭＴ５２とＮｃｈ ＭＯＳトランジスタＮＭＴ５１は、それぞれ縦続接続されている。Ｎｃｈ ＭＯＳトランジスタＮＭＴ１２のドレインは、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１１、ＮＭＴ１２、ＮＭＴ２１、ＮＭＴ２２、ＮＭＴ３１、ＮＭＴ３２、ＮＭＴ４１、ＮＭＴ４２、ＮＭＴ５１、及びＮＭＴ５２のゲートに接続される。カスコード型カレントミラー回路５０は、線形領域で動作する。低電位側電源（接地電位）Ｖｓｓ側に設けられるＮｃｈ ＭＯＳトランジスタＮＭＴ１１、ＮＭＴ２１、ＮＭＴ３１、ＮＭＴ４１、及びＮＭＴ５１の閾値電圧はＮｃｈ ＭＯＳトランジスタＮＭＴ１２、ＮＭＴ２２、ＮＭＴ３２、ＮＭＴ４２、及びＮＭＴ５２の閾値電圧よりも大きく設定される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ１１、ＮＭＴ１２、ＮＭＴ２１、ＮＭＴ２２、ＮＭＴ３１、ＮＭＴ３２、ＮＭＴ４１、ＮＭＴ４２、ＮＭＴ５１、及びＮＭＴ５２のゲートは、素子形成領域１に並列配置される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ１１、ＮＭＴ２１、ＮＭＴ３１、ＮＭＴ４１、及びＮＭＴ５１のゲート長寸法をＮｃｈ ＭＯＳトランジスタＮＭＴ１２、ＮＭＴ２２、ＮＭＴ３２、ＮＭＴ４２、及びＮＭＴ５２のゲート長寸法よりも大きくしている。
このため、Ｎｃｈ ＭＯＳトランジスタの閾値電圧を同一にした場合と比較し、カスコード型カレントミラー回路５０の電源電圧マージンを大きくでき、低電圧で動作させることがでる。また、カレントミラー回路を２段構成にして飽和領域で動作するカスコード型カレントミラー回路よりも電源電圧マージンを大きくでき、低電圧動作することができる。また、カスコード型カレントミラー回路を構成するＮｃｈ ＭＯＳトランジスタをそれぞれ別の素子形成領域に配置形成した場合と比較し、パターンレイアウトの面積を縮小することができ、トランジスタの特性バラツキを低減できる。
なお、本実施例では、低電位側電源（接地電位）Ｖｓｓ側のトランジスタのゲート長寸法を縦続接続される上段のトランジスタのゲート長寸法よりも大きくして閾値電圧の絶対値を大きくしているが、ゲート長寸法を一定にし、縦続接続される上段のトランジスタのゲート幅寸法（素子形成領域１の幅）を低電位側電源（接地電位）Ｖｓｓ側のトランジスタのゲート幅寸法（素子形成領域１の幅）よりも大きくしてもよい。その場合、低電位側電源（接地電位）Ｖｓｓ側のトランジスタの閾値電圧の絶対値を縦続接続される上段のトランジスタの閾値電圧の絶対値よりも大きくすることができる。
次に、本発明の実施例３に係る半導体集積回路について、図面を参照して説明する。図４は半導体集積回路としてのカスコード型カレントミラー回路を示す回路図である。本実施例では線形領域で動作するカスコード型カレントミラー回路を構成するＰｃｈ ＭＯＳトランジスタを同一素子形成領域に形成している。
図４に示すように、カスコード型カレントミラー回路５１には、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１１、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１２、Ｐｃｈ ＭＯＳトランジスタＰＭＴ２１、Ｐｃｈ ＭＯＳトランジスタＰＭＴ２２、Ｐｃｈ ＭＯＳトランジスタＰＭＴ３１、Ｐｃｈ ＭＯＳトランジスタＰＭＴ３２、Ｐｃｈ ＭＯＳトランジスタＰＭＴ４１、Ｐｃｈ ＭＯＳトランジスタＰＭＴ４２、Ｐｃｈ ＭＯＳトランジスタＰＭＴ５１、及びＰｃｈ ＭＯＳトランジスタＰＭＴ５２が設けられる。
ここで、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１１、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１２、Ｐｃｈ ＭＯＳトランジスタＰＭＴ２１、Ｐｃｈ ＭＯＳトランジスタＰＭＴ２２、Ｐｃｈ ＭＯＳトランジスタＰＭＴ３１、Ｐｃｈ ＭＯＳトランジスタＰＭＴ３２、Ｐｃｈ ＭＯＳトランジスタＰＭＴ４１、Ｐｃｈ ＭＯＳトランジスタＰＭＴ４２、Ｐｃｈ ＭＯＳトランジスタＰＭＴ５１、及びＰｃｈ ＭＯＳトランジスタＰＭＴ５２は、図中の領域Ｂ内に設けられ、Ｅ型（エンハンスメント型 ノーマリーオフ型とも呼称される）トランジスタであり、ゲートに電圧が供給されないときはオフし、ゲートに電圧が供給されたときにオンする。
カスコード型カレントミラー回路５１は、高電位側電源Ｖｄｄ側とノードＮ１１側（低電位側電源（接地電位）Ｖｓｓ側）の間にＰｃｈ ＭＯＳトランジスタが縦続接続（カスコード接続）され、Ｐｃｈ ＭＯＳトランジスタのゲートがすべて基準電流Ｉｒｅｆ側のノードＮ１１に接続される。カスコード型カレントミラー回路５１は、１段構成のカレントミラー回路に対して出力インピーダンスを高くできるので、電源電圧変動に対する特性変動を低減できる。
Ｐｃｈ ＭＯＳトランジスタＰＭＴ１１は、ソースが高電位側電源Ｖｄｄに接続され、ゲートがノードＮ１１に接続され、ドレインがノードＮ１２に接続される。Ｐｃｈ ＭＯＳトランジスタＰＭＴ１２は、低電位側電源側に設けられ、ソースがノードＮ１２に接続され、ゲートがノードＮ１１に接続され、ドレインがノードＮ１１に接続される。Ｐｃｈ ＭＯＳトランジスタＰＭＴ１１及びＰｃｈ ＭＯＳトランジスタＰＭＴ１２は、高電位側電源Ｖｄｄ側からノードＮ１１側に基準電流Ｉｒｅｆを流す。
Ｐｃｈ ＭＯＳトランジスタＰＭＴ２１は、ソースが高電位側電源Ｖｄｄに接続され、ゲートがノードＮ１１に接続され、ドレインがノードＮ１３に接続される。Ｐｃｈ ＭＯＳトランジスタＰＭＴ２２は、低電位側電源側に設けられ、ソースがノードＮ１３に接続され、ゲートがノードＮ１１に接続され、ドレインが出力電流Ｉｏｕｔ１側に接続される。
Ｐｃｈ ＭＯＳトランジスタＰＭＴ１１及びＰｃｈ ＭＯＳトランジスタＰＭＴ１２と、Ｐｃｈ ＭＯＳトランジスタＰＭＴ２１及びＰｃｈ ＭＯＳトランジスタＰＭＴ２２は、カレントミラー回路を構成する。Ｐｃｈ ＭＯＳトランジスタＰＭＴ２１及びＰｃｈ ＭＯＳトランジスタＭＴ２２は、基準電流Ｉｒｅｆに対してミラー倍された出力電流Ｉｏｕｔ１を高電位側電源Ｖｄｄ側からＰｃｈ ＭＯＳトランジスタＰＭＴ２２のドレイン側に流す。
Ｐｃｈ ＭＯＳトランジスタＰＭＴ３１は、ソースが高電位側電源Ｖｄｄに接続され、ゲートがノードＮ１１に接続され、ドレインがノードＮ１４に接続される。Ｐｃｈ ＭＯＳトランジスタＰＭＴ３２は、低電位側電源側に設けられ、ソースがノードＮ１４に接続され、ゲートがノードＮ１１に接続され、ドレインが出力電流Ｉｏｕｔ２側に接続される。
Ｐｃｈ ＭＯＳトランジスタＰＭＴ１１及びＰｃｈ ＭＯＳトランジスタＰＭＴ１２と、Ｐｃｈ ＭＯＳトランジスタＰＭＴ３１及びＰｃｈ ＭＯＳトランジスタＰＭＴ３２は、カレントミラー回路を構成する。Ｐｃｈ ＭＯＳトランジスタＰＭＴ３１及びＰｃｈ ＭＯＳトランジスタＰＭＴ３２は、基準電流Ｉｒｅｆに対してミラー倍された出力電流Ｉｏｕｔ２を高電位側電源Ｖｄｄ側からＰｃｈ ＭＯＳトランジスタＰＭＴ３２のドレイン側に流す。
Ｐｃｈ ＭＯＳトランジスタＰＭＴ４１は、ソースが高電位側電源Ｖｄｄに接続され、ゲートがノードＮ１１に接続され、ドレインがノードＮ１５に接続される。Ｐｃｈ ＭＯＳトランジスタＰＭＴ４２は、低電位側電源側に設けられ、ソースがノードＮ１５に接続され、ゲートがノードＮ１１に接続され、ドレインが出力電流Ｉｏｕｔ３側に接続される。
Ｐｃｈ ＭＯＳトランジスタＰＭＴ１１及びＰｃｈ ＭＯＳトランジスタＰＭＴ１２と、Ｐｃｈ ＭＯＳトランジスタＰＭＴ４１及びＰｃｈ ＭＯＳトランジスタＰＭＴ４２は、カレントミラー回路を構成する。Ｐｃｈ ＭＯＳトランジスタＰＭＴ４１及びＰｃｈ ＭＯＳトランジスタＰＭＴ４２は、基準電流Ｉｒｅｆに対してミラー倍された出力電流Ｉｏｕｔ３を高電位側電源Ｖｄｄ側からＰｃｈ ＭＯＳトランジスタＰＭＴ４２のドレイン側に流す。
Ｐｃｈ ＭＯＳトランジスタＰＭＴ５１は、ソースが高電位側電源Ｖｄｄに接続され、ゲートがノードＮ１１に接続され、ドレインがノードＮ１６に接続される。Ｐｃｈ ＭＯＳトランジスタＰＭＴ５２は、低電位側電源側に設けられ、ソースがノードＮ１６に接続され、ゲートがノードＮ１１に接続され、ドレインが出力電流Ｉｏｕｔ４側に接続される。
Ｐｃｈ ＭＯＳトランジスタＰＭＴ１１及びＰｃｈ ＭＯＳトランジスタＰＭＴ１２と、Ｐｃｈ ＭＯＳトランジスタＰＭＴ５１及びＰｃｈ ＭＯＳトランジスタＰＭＴ５２は、カレントミラー回路を構成する。Ｐｃｈ ＭＯＳトランジスタＰＭＴ５１及びＰｃｈ ＭＯＳトランジスタＰＭＴ５２は、基準電流Ｉｒｅｆに対してミラー倍された出力電流Ｉｏｕｔ４を高電位側電源Ｖｄｄ側からＰｃｈ ＭＯＳトランジスタＰＭＴ５２のドレイン側に流す。
カスコード型カレントミラー回路５１は、カレントミラー回路を２段構成にして飽和領域で動作するカスコード型カレントミラー回路とは異なり、高電位側電源Ｖｄｄ側のＰｃｈ ＭＯＳトランジスタＰＭＴ１１のゲートをドレインに接続していない。このため、高電位側電源Ｖｄｄ側のＰｃｈ ＭＯＳトランジスタＰＭＴ１１、Ｐｃｈ ＭＯＳトランジスタＰＭＴ２１、Ｐｃｈ ＭＯＳトランジスタＰＭＴ３１、Ｐｃｈ ＭＯＳトランジスタＰＭＴ４１、及びＰｃｈ ＭＯＳトランジスタＰＭＴ５１のゲート−ソース間電圧とソース−ドレイン間電圧を等しくすることが可能となり、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１１、Ｐｃｈ ＭＯＳトランジスタＰＭＴ２１、Ｐｃｈ ＭＯＳトランジスタＰＭＴ３１、Ｐｃｈ ＭＯＳトランジスタＰＭＴ４１、及びＰｃｈ ＭＯＳトランジスタＰＭＴ５１を線形領域で動作させることが可能となる。
Ｐｃｈ ＭＯＳトランジスタＰＭＴ１１、Ｐｃｈ ＭＯＳトランジスタＰＭＴ２１、Ｐｃｈ ＭＯＳトランジスタＰＭＴ３１、Ｐｃｈ ＭＯＳトランジスタＰＭＴ４１、及びＰｃｈ ＭＯＳトランジスタＰＭＴ５１は、例えば同一閾値電圧Ｖｔｈ３に設定される。Ｐｃｈ ＭＯＳトランジスタＰＭＴ１２、Ｐｃｈ ＭＯＳトランジスタＰＭＴ２２、Ｐｃｈ ＭＯＳトランジスタＰＭＴ３２、Ｐｃｈ ＭＯＳトランジスタＰＭＴ４２、及びＰｃｈ ＭＯＳトランジスタＰＭＴ５２は、例えば同一閾値電圧Ｖｔｈ４に設定される。
閾値電圧Ｖｔｈ３と閾値電圧Ｖｔｈ４は、
｜Vth3｜＞｜Vth4｜・・・・・・・・・・・・式（２）
に設定される。｜Vth3｜、｜Vth4｜は閾値電圧の絶対値である。例えば、閾値電圧Ｖｔｈ３は−５００ｍVに設定され、閾値電圧Ｖｔｈ４は−２００ｍVに設定される。
式（２）のように設定された場合、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１２、Ｐｃｈ ＭＯＳトランジスタＰＭＴ２２、Ｐｃｈ ＭＯＳトランジスタＰＭＴ３２、Ｐｃｈ ＭＯＳトランジスタＰＭＴ４２、及びＰｃｈ ＭＯＳトランジスタＰＭＴ５２に印加される電圧（ソース−ドレイン間電圧）を、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１１、Ｐｃｈ ＭＯＳトランジスタＰＭＴ２１、Ｐｃｈ ＭＯＳトランジスタＰＭＴ３１、Ｐｃｈ ＭＯＳトランジスタＰＭＴ４１、及びＰｃｈ ＭＯＳトランジスタＰＭＴ５１に印加される電圧（ソース−ドレイン間電圧）よりも小さくすることが可能となる。
線形領域動作と２種類の閾値電圧設定により、カスコード型カレントミラー回路５１は、カレントミラー回路を２段構成にして飽和領域で動作するカスコード型カレントミラー回路よりも、電源電圧マージンを大きくでき、低電圧動作することができる。なお、ノードＮ１３、ノードＮ１４、ノードＮ１５、及びノードＮ１６の電圧をノードＮ１２の電圧に一致させる目的で、ノードＮ１２とノードＮ１３、ノードＮ１２とノードＮ１４、ノードＮ１２とノードＮ１５、及びノードＮ１２とノードＮ１６の間に電圧補正手段（例えば、コンパレータなど）をそれぞれ設けてもよい。電圧補正手段を設けた場合、更に低電圧領域まで出力電流Ｉｏｕｔ１乃至４を一定にすることができる。
次に、半導体集積回路としてのカスコード型カレントミラー回路のパターン配置方法について図５を参照して説明する。図５は、図４の領域Ｂのパターンレイアウトを示す模式平面図である。
図５に示すように、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１１、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１２、Ｐｃｈ ＭＯＳトランジスタＰＭＴ２１、Ｐｃｈ ＭＯＳトランジスタＰＭＴ２２、Ｐｃｈ ＭＯＳトランジスタＰＭＴ３１、Ｐｃｈ ＭＯＳトランジスタＰＭＴ３２、Ｐｃｈ ＭＯＳトランジスタＰＭＴ４１、Ｐｃｈ ＭＯＳトランジスタＰＭＴ４２、Ｐｃｈ ＭＯＳトランジスタＰＭＴ５１、及びＰｃｈ ＭＯＳトランジスタＰＭＴ５２は、同一素子形成領域１に配置形成され、ゲートが互いに平行に配列され、ゲート（ゲート電極）が２フィンガーであり、ゲート電極が同一ゲート電極・ゲート配線２に束ねられ、フィンガー部のゲート長及びゲート幅が同一寸法に形成される。ここでは、Ｐｃｈ ＭＯＳトランジスタＰＭＴ３１のフィンガー部以降の図示及び説明を省略する。
Ｐｃｈ ＭＯＳトランジスタＰＭＴ１１は、Ｐｃｈ ＭＯＳトランジスタフィンガー部ＰＭＴ１１ａ及びＰＭＴ１１ｂを有し、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１２は、Ｐｃｈ ＭＯＳトランジスタフィンガー部ＰＭＴ１２ａ及びＰＭＴ１２ｂを有し、Ｐｃｈ ＭＯＳトランジスタＰＭＴ２１は、Ｐｃｈ ＭＯＳトランジスタフィンガー部ＰＭＴ２１ａ及びＰＭＴ２１ｂを有し、Ｐｃｈ ＭＯＳトランジスタＰＭＴ２２は、Ｐｃｈ ＭＯＳトランジスタフィンガー部ＰＭＴ２２ａ及びＰＭＴ２２ｂを有している。Ｐｃｈ ＭＯＳトランジスタフィンガー部は素子形成領域１のＸ方向に互いに平行に配列される。
Ｐｃｈ ＭＯＳトランジスタフィンガー部ＰＭＴ１１ａは、高閾値トランジスタＶｔｈ（Ｈ）であり、素子形成領域１の端部に配置形成され、ソースが素子形成領域１の端部側に設けられ、ソースに高電位側電源Ｖｄｄに接続される金属配線３が設けられる。
Ｐｃｈ ＭＯＳトランジスタフィンガー部ＰＭＴ１２ａは、低閾値トランジスタＶｔｈ（Ｌ）であり、ソースがＰｃｈ ＭＯＳトランジスタフィンガー部ＰＭＴ１１ａのドレインと同じ拡散層を共有し、ドレインに基準電流Ｉｒｅｆ側に接続される金属配線３が設けられる。高閾値トランジスタＶｔｈ（Ｈ）及び低閾値トランジスタＶｔｈ（Ｌ）は、例えば閾値電圧調整用のチャネルイオン注入条件（チャネルドーズ量など）を変化させることで形成できる。
Ｐｃｈ ＭＯＳトランジスタフィンガー部ＰＭＴ１２ｂは、低閾値トランジスタＶｔｈ（Ｌ）であり、ドレインがＰｃｈ ＭＯＳトランジスタフィンガー部ＰＭＴ１２ａのドレインと同じ拡散層を共有し、ドレインに基準電流Ｉｒｅｆ側に接続される金属配線３が設けられる。
Ｐｃｈ ＭＯＳトランジスタフィンガー部ＰＭＴ１１ｂは、高閾値トランジスタＶｔｈ（Ｈ）であり、ドレインがＰｃｈ ＭＯＳトランジスタフィンガー部ＰＭＴ１２ｂのソースと同じ拡散層を共有し、ソースに低電位側電源（接地電位）Ｖｓｓに接続される金属配線３が設けられる。
Ｐｃｈ ＭＯＳトランジスタフィンガー部ＰＭＴ２１ａは、高閾値トランジスタＶｔｈ（Ｈ）であり、ソースがＰｃｈ ＭＯＳトランジスタフィンガー部ＰＭＴ１１ｂのソースと同じ拡散層を共有し、ソースに低電位側電源（接地電位）Ｖｓｓに接続される金属配線３が設けられる。
Ｐｃｈ ＭＯＳトランジスタフィンガー部ＰＭＴ２２ａは、低閾値トランジスタＶｔｈ（Ｌ）であり、ソースがＰｃｈ ＭＯＳトランジスタフィンガー部ＰＭＴ２１ａのドレインと同じ拡散層を共有し、ドレインに出力電流Ｉｏｕｔ１側に接続される金属配線３が設けられる。
Ｐｃｈ ＭＯＳトランジスタフィンガー部ＰＭＴ２２ｂは、低閾値トランジスタＶｔｈ（Ｌ）であり、ドレインがＰｃｈ ＭＯＳトランジスタフィンガー部ＰＭＴ２２ａのドレインと同じ拡散層を共有し、ドレインに出力電流Ｉｏｕｔ１側に接続される金属配線３が設けられる。
Ｐｃｈ ＭＯＳトランジスタフィンガー部ＰＭＴ２１ｂは、高閾値トランジスタＶｔｈ（Ｈ）であり、ドレインがＰｃｈ ＭＯＳトランジスタフィンガー部ＰＭＴ２２ｂのソースと同じ拡散層を共有し、ソースに低電位側電源（接地電位）Ｖｓｓに接続される金属配線３が設けられる。
Ｐｃｈ ＭＯＳトランジスタフィンガー部ＰＭＴ１１ａ、ＰＭＴ１１ｂ、ＰＭＴ１２ａ、ＰＭＴ１２ｂ、ＰＭＴ２１ａ、ＰＭＴ２１ｂ、ＰＭＴ２２ａ、及びＰＭＴ２２ｂは、素子形成領域１外で束ねられ、接続部１１を介して基準電流Ｉｒｅｆ側に接続される金属配線３に接続される。
ここでは、カスコード型カレントミラー回路５１のミラー比を１に設定しているが、ミラー比を変更する場合には素子形成領域１の横方向の寸法を変更し、適宜トランジスタフィンガー部を挿入することにより対応することができる。
この場合、ソース或いはドレインの配置を考慮する必要がない。一方、同一閾値電圧Ｖｔｈ３を有するＰｃｈ ＭＯＳトランジスタＰＭＴ１１、Ｐｃｈ ＭＯＳトランジスタＰＭＴ２１、Ｐｃｈ ＭＯＳトランジスタＰＭＴ３１、Ｐｃｈ ＭＯＳトランジスタＰＭＴ４１、及びＰｃｈ ＭＯＳトランジスタＰＭＴ５１と、同一閾値電圧Ｖｔｈ４を有するＰｃｈ ＭＯＳトランジスタＰＭＴ１２、Ｐｃｈ ＭＯＳトランジスタＰＭＴ２２、Ｐｃｈ ＭＯＳトランジスタＰＭＴ３２、Ｐｃｈ ＭＯＳトランジスタＰＭＴ４２、及びＰｃｈ ＭＯＳトランジスタＰＭＴ５２とを別の素子形成領域に配置形成した場合、ソース或いはドレインの順番を合わせる必要が生じる。特に、フィンガー本数が奇数の場合、調整用のフィンガーを挿入する必要がある。この結果、本実施例では、別の素子形成領域に配置形成した場合と比較してパターンレイアウトの面積を縮小することができる。
また、カスコード型カレントミラー回路を構成するトランジスタを別の素子形成領域に配置形成した場合、素子分離領域を形成するＳＴＩなどの応力の影響を受けてトランジスタの閾値電圧などの特性が変化する。特にトランジスタのゲート幅方向の素子形成領域の寸法が異なる場合にはより顕著となる。それに対して本実施例では応力の影響を抑制でき、トランジスタの特性バラツキを低減できる。
上述したように、本実施例の半導体集積回路では、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１１、ＰＭＴ１２、ＰＭＴ２１、ＰＭＴ２２、ＰＭＴ３１、ＰＭＴ３２、ＰＭＴ４１、ＰＭＴ４２、ＰＭＴ５１、及びＰＭＴ５２が設けられる。Ｐｃｈ ＭＯＳトランジスタＰＭＴ１１とＰｃｈ ＭＯＳトランジスタＰＭＴ１２、Ｐｃｈ ＭＯＳトランジスタＰＭＴ２１とＰｃｈ ＭＯＳトランジスタＰＭＴ２２、Ｐｃｈ ＭＯＳトランジスタＰＭＴ３１とＰｃｈ ＭＯＳトランジスタＰＭＴ３２、Ｐｃｈ ＭＯＳトランジスタＰＭＴ４１とＰｃｈ ＭＯＳトランジスタＰＭＴ４２、及びＰｃｈ ＭＯＳトランジスタＰＭＴ５１とＰｃｈ ＭＯＳトランジスタＰＭＴ５２は、それぞれ縦続接続されている。Ｐｃｈ ＭＯＳトランジスタＰＭＴ１２のドレインは、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１１、ＰＭＴ１２、ＰＭＴ２１、ＰＭＴ２２、ＰＭＴ３１、ＰＭＴ３２、ＰＭＴ４１、ＰＭＴ４２、ＰＭＴ５１、及びＰＭＴ５２のゲートに接続される。カスコード型カレントミラー回路５１は、線形領域で動作する。高電位側電源Ｖｄｄ側に設けられるＰｃｈ ＭＯＳトランジスタＰＭＴ１１、ＰＭＴ２１、ＰＭＴ３１、ＰＭＴ４１、及びＰＭＴ５１の閾値電圧の絶対値はＰｃｈ ＭＯＳトランジスタＰＭＴ１２、ＰＭＴ２２、ＰＭＴ３２、ＰＭＴ４２、及びＰＭＴ５２の閾値電圧の絶対値よりも大きく設定される。Ｐｃｈ ＭＯＳトランジスタＰＭＴ１１、ＰＭＴ１２、ＰＭＴ２１、ＰＭＴ２２、ＰＭＴ３１、ＰＭＴ３２、ＰＭＴ４１、ＰＭＴ４２、ＰＭＴ５１、及びＰＭＴ５２のゲートは、素子形成領域１に並列配置される。
このため、Ｐｃｈ ＭＯＳトランジスタから構成されるカスコード型カレントミラー回路５１において、実施例１と同様な効果を有する。
なお、本実施例では、閾値電圧調整用のチャネルイオン注入条件（チャネルドーズ量など）を変化させること異なる閾値電圧を有するトランジスタを形成しているが、ゲート長寸法或いはゲート幅寸法を変化させて異なる閾値電圧を有するトランジスタを形成してもよい。
次に、本発明の実施例４に係る半導体集積回路について、図面を参照して説明する。図６は半導体集積回路としてのカスコード型増幅器を示す回路図である。本実施例ではカスコード型増幅器のＮｃｈ ＭＯＳトランジスタを同一素子形成領域に形成している。
図６に示すように、カスコード型増幅器６０には、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２、抵抗Ｒ１、抵抗Ｒ２、及び抵抗Ｒ３が設けられる。ここで、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１とＮｃｈ ＭＯＳトランジスタＮＭＴ２は、図中の領域Ｃ内に設けられ、Ｅ型（エンハンスメント型 ノーマリーオフ型とも呼称される）トランジスタであり、ゲートに電圧が供給されないときはオフし、ゲートに電圧が供給されたときにオンする。カスコード型増幅器６０は、１段構成の増幅器に対して出力インピーダンスを高くできるので、電源電圧変動に対する特性変動を低減でき、出力側から入力側への帰還を低減することができる。このため、高周波特性が優れる。
抵抗Ｒ３は、一端が高電位側電源Ｖｄｄに接続され、他端がノードＮ２１に接続される。抵抗Ｒ２は、一端がノードＮ２１に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。ノードＮ２１から高電位側電源Ｖｄｄを抵抗分割した電圧が生成される。
抵抗Ｒ１は、一端が高電位側電源Ｖｄｄに接続され、他端がノードＮ２２に接続される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ２は、ドレインがノードＮ２２に接続され、ソースがノードＮ２３に接続され、ゲートがノードＮ２１に接続され、ゲートに高電位側電源Ｖｄｄを抵抗分割した電圧が入力されてオンする。Ｎｃｈ ＭＯＳトランジスタＮＭＴ１は、ドレインがノードＮ２３に接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続され、ゲートに入力信号Ｓｉｎが入力される。ノードＮ２２から出力信号Ｓｏｕｔが出力される。
Ｎｃｈ ＭＯＳトランジスタＮＭＴ１は、例えば閾値電圧Ｖｔｈ５に設定される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ２は、例えば閾値電圧Ｖｔｈ６に設定される。
閾値電圧Ｖｔｈ５と閾値電圧Ｖｔｈ６は、
Vth5＞Vth6・・・・・・・・・・・・・・式（３）
に設定される。
式（３）のように設定された場合、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２に印加される電圧（ドレイン−ソース間電圧）を、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１に印加される電圧（ドレイン−ソース間電圧）よりも小さくすることが可能となる。２種類の閾値電圧設定により、カスコード型増幅回路６０は、閾値電圧が一種類のカスコード型増幅回路よりも、電源電圧マージンを大きくでき、低電圧動作することができる。
次に、半導体集積回路としてのカスコード型増幅器のパターン配置方法について図７を参照して説明する。図７は、図６の領域Ｃのパターンレイアウトを示す模式平面図である。
図７に示すように、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１とＮｃｈ ＭＯＳトランジスタＮＭＴ２は、同一素子形成領域１に配置形成され、ゲート電極が４フィンガーであり、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１のゲート電極が同一ゲート電極・ゲート配線２（入力信号Ｓｉｎ側）に束ねられ、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２のゲート電極が同一ゲート電極・ゲート配線２（抵抗Ｒ２及び抵抗Ｒ３側）に束ねられ、フィンガー部のゲート長及びゲート幅が同一寸法に形成される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２のゲートは、互いに平行に配列される。
Ｎｃｈ ＭＯＳトランジスタＮＭＴ１は、Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ１ａ乃至１ｄを有し、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２は、Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ２ａ乃至２ｄを有している。Ｎｃｈ ＭＯＳトランジスタフィンガー部は素子形成領域１のＸ方向に並列に配置される。
Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ１ａは、高閾値トランジスタＶｔｈ（Ｈ）であり、素子形成領域１の端部に配置形成され、ソースが素子形成領域１の端部側に設けられ、ソースに低電位側電源（接地電位）Ｖｓｓに接続される金属配線３が設けられる。
Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ２ａは、低閾値トランジスタＶｔｈ（Ｌ）であり、ソースがＮｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ１ａのドレインと同じ拡散層を共有し、ドレインにノードＮ２２側に接続される金属配線３が設けられる。高閾値トランジスタＶｔｈ（Ｈ）及び低閾値トランジスタＶｔｈ（Ｌ）は、例えば閾値電圧調整用のチャネルイオン注入条件（チャネルドーズ量など）を変化させることで形成できる。
Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ２ｂは、低閾値トランジスタＶｔｈ（Ｌ）であり、ドレインがＮｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ２ａのドレインと同じ拡散層を共有し、ドレインにノードＮ２２側に接続される金属配線３が設けられる。
Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ１ｂは、高閾値トランジスタＶｔｈ（Ｈ）であり、ドレインがＮｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ２ｂのソースと同じ拡散層を共有し、ソースに低電位側電源（接地電位）Ｖｓｓに接続される金属配線３が設けられる。
Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ１ｃは、高閾値トランジスタＶｔｈ（Ｈ）であり、ソースがＮｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ１ｂのソースと同じ拡散層を共有し、ソースに低電位側電源（接地電位）Ｖｓｓに接続される金属配線３が設けられる。
Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ２ｃは、低閾値トランジスタＶｔｈ（Ｌ）であり、ソースがＮｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ１ｃのドレインと同じ拡散層を共有し、ドレインにノードＮ２２側に接続される金属配線３が設けられる。
Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ２ｄは、低閾値トランジスタＶｔｈ（Ｌ）であり、ドレインがＮｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ２ｃのドレインと同じ拡散層を共有し、ドレインにノードＮ２２側に接続される金属配線３が設けられる。
Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ１ｄは、高閾値トランジスタＶｔｈ（Ｈ）であり、ドレインがＮｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ２ｄのソースと同じ拡散層を共有し、ソースに低電位側電源（接地電位）Ｖｓｓに接続される金属配線３が設けられる。Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ１ａ乃至ｄとＮｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ２ａ乃至２ｄは、互いに平行に配列される。
ここでは、フィンガー本数が奇数或いは偶数の場合でもソース或いはドレインの配置を考慮する必要がない。一方、閾値電圧Ｖｔｈ５を有するＮｃｈ ＭＯＳトランジスタＮＭＴ１と、閾値電圧Ｖｔｈ６を有するＮｃｈ ＭＯＳトランジスタＮＭＴ２とを別の素子形成領域に配置形成した場合、ソース或いはドレインの順番を合わせる必要が生じる。この結果、本実施例では、別の素子形成領域に配置形成した場合と比較してパターンレイアウトの面積を縮小することができる。
また、カスコード型増幅回路を構成するトランジスタを別の素子形成領域に配置形成した場合、素子分離領域を形成するＳＴＩなどの応力の影響を受けてトランジスタの閾値電圧などの特性が変化する。特にトランジスタのゲート幅方向の素子形成領域の寸法が異なる場合にはより顕著となる。それに対して本実施例では応力の影響を抑制でき、トランジスタの特性バラツキを低減できる。
上述したように、本実施例の半導体集積回路では、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１２、抵抗Ｒ１、抵抗Ｒ２、及び抵抗Ｒ３が設けられる。ゲートに電圧が印加されるＮｃｈ ＭＯＳトランジスタＮＭＴ２とゲートに入力信号Ｓｉｎが入力されるＮｃｈ ＭＯＳトランジスタＮＭＴ１は、縦続接続されている。低電位側電源（接地電位）Ｖｓｓ側に設けられるＮｃｈ ＭＯＳトランジスタＮＭＴ１の閾値電圧は、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２の閾値電圧よりも大きく設定される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ１とＮｃｈ ＭＯＳトランジスタＮＭＴ２のゲートは、素子形成領域１に並列配置される。
このため、Ｎｃｈ ＭＯＳトランジスタの閾値電圧を同一にした場合と比較し、カスコード型増幅器６０の電源電圧マージンを大きくでき、低電圧で動作させることができる。また、カスコード型増幅器を構成するＮｃｈ ＭＯＳトランジスタをそれぞれ別の素子形成領域に配置形成した場合と比較し、パターンレイアウトの面積を縮小することができ、トランジスタの特性バラツキを低減することができる。
なお、本実施例では、縦続接続されたＮｃｈ ＭＯＳトランジスタのカスコード型増幅器に適用したが、縦続接続されたＰｃｈ ＭＯＳトランジスタのカスコード型増幅器にも適用することができる。
次に、本発明の実施例５に係る半導体集積回路について、図面を参照して説明する。図８は半導体集積回路としてのカスコード接続差動増幅回路を示す回路図である。本実施例ではカスコード接続差動増幅回路を構成するＮｃｈ ＭＯＳトランジスタを同一素子形成領域に形成している。
図８に示すように、カスコード接続差動増幅回路７０には、Ｎｃｈ ＭＯＳトランジスタＮＭＴ３乃至６、抵抗Ｒ１１、抵抗Ｒ１２、及び電流源４が設けられる。ここで、Ｎｃｈ ＭＯＳトランジスタＮＭＴ３乃至６は、図中の領域Ｄ内に設けられ、Ｅ型（エンハンスメント型 ノーマリーオフ型とも呼称される）トランジスタであり、ゲートに電圧が供給されないときはオフし、ゲートに電圧が供給されたときにオンする。カスコード接続差動増幅回路７０は、１段構成の差動増幅回路に対して出力インピーダンスを高くできるので、電源電圧変動に対する特性変動を低減でき、出力側から入力側への帰還を低減することができる。
抵抗Ｒ１１は、一端が高電位側電源Ｖｄｄに接続され、他端がノードＮ３１に接続される。抵抗Ｒ１２は、一端が高電位側電源Ｖｄｄに接続され、他端がノードＮ３３に接続される。
Ｎｃｈ ＭＯＳトランジスタＮＭＴ４は、ドレインがノードＮ３１に接続され、ソースがノードＮ３２に接続され、ゲートにバイアス電圧Ｖｂが入力されてオンする。Ｎｃｈ ＭＯＳトランジスタＮＭＴ６は、ドレインがノードＮ３３に接続され、ソースがノードＮ３４に接続され、ゲートにバイアス電圧Ｖｂが入力されてオンする。
Ｎｃｈ ＭＯＳトランジスタＮＭＴ３は、ドレインがノードＮ３２に接続され、ソースがノードＮ３５に接続され、ゲートに入力信号Ｓｉｎ１が入力される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ５は、ドレインがノードＮ３４に接続され、ソースがノードＮ３５に接続され、ゲートに入力信号Ｓｉｎ２が入力される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ３とＮｃｈ ＭＯＳトランジスタＮＭＴ５は、差動対をなす。
電流源４は、一端がノードＮ３５に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続され、ノードＮ３５側から低電位側電源（接地電位）Ｖｓｓ側にバイアス電流を流す。このバイアス電流によりカスコード接続差動増幅回路７０が動作する。ノードＮ３１から出力信号Ｓｏｕｔ１が出力され、ノードＮ３３から出力信号Ｓｏｕｔ２が出力される。
Ｎｃｈ ＭＯＳトランジスタＮＭＴ３及びＮＭＴ５は、例えば閾値電圧Ｖｔｈ７に設定される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ４及びＮＭＴ６は、例えば閾値電圧Ｖｔｈ８に設定される。
閾値電圧Ｖｔｈ７と閾値電圧Ｖｔｈ８は、
Vth7＞Vth8・・・・・・・・・・・・・・式（４）
に設定される。
式（4）のように設定された場合、Ｎｃｈ ＭＯＳトランジスタＮＭＴ４及びＮＭＴ６に印加される電圧（ドレイン−ソース間電圧）を、Ｎｃｈ ＭＯＳトランジスタＮＭＴ３及びＮＭＴ５に印加される電圧（ドレイン−ソース間電圧）よりも小さくすることが可能となる。２種類の閾値電圧設定により、カスコード接続差動増幅回路７０は、閾値電圧が一種類のカスコード接続差動増幅回路よりも電源電圧マージンを大きくすることができ、低電圧動作することができる。
次に、半導体集積回路としてのカスコード接続差動増幅回路のパターン配置方法について図９を参照して説明する。図９は、図８の領域Ｄのパターンレイアウトを示す模式平面図である。
図９に示すように、Ｎｃｈ ＭＯＳトランジスタＮＭＴ３乃至６は、同一素子形成領域１に配置形成され、ゲートが互いに平行に配列され、ゲート（ゲート電極）が２フィンガーであり、Ｎｃｈ ＭＯＳトランジスタＮＭＴ３のゲート電極が同一ゲート電極・ゲート配線２（入力信号Ｓｉｎ１側）に束ねられ、Ｎｃｈ ＭＯＳトランジスタＮＭＴ５のゲート電極が同一ゲート電極・ゲート配線２（入力信号Ｓｉｎ２側）に束ねられ、Ｎｃｈ ＭＯＳトランジスタＮＭＴ４及びＮＭＴ６のゲート電極が同一ゲート電極・ゲート配線２（バイアス電圧Ｖｂ側）に束ねられ、フィンガー部のゲート長及びゲート幅が同一寸法に形成される。
Ｎｃｈ ＭＯＳトランジスタＮＭＴ３は、Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ３ａ及びＮＭＴ３ｂを有し、Ｎｃｈ ＭＯＳトランジスタＮＭＴ４は、Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ４ａ及びＮＭＴ４ｂを有している。Ｎｃｈ ＭＯＳトランジスタＮＭＴ５は、Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ５ａ及びＮＭＴ５ｂを有し、Ｎｃｈ ＭＯＳトランジスタＮＭＴ６は、Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ６ａ及びＮＭＴ６ｂを有している。Ｎｃｈ ＭＯＳトランジスタフィンガー部は素子形成領域１のＸ方向に並列に配置される。
Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ３ａは、高閾値トランジスタＶｔｈ（Ｈ）であり、素子形成領域１の端部に配置形成され、ソースが素子形成領域１の端部側に設けられ、ソースに電流源４に接続される金属配線３が設けられる。
Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ４ａは、低閾値トランジスタＶｔｈ（Ｌ）であり、ソースがＮｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ３ａのドレインと同じ拡散層を共有し、ドレインにノードＮ３１側に接続される金属配線３が設けられる。高閾値トランジスタＶｔｈ（Ｈ）及び低閾値トランジスタＶｔｈ（Ｌ）は、例えば閾値電圧調整用のチャネルイオン注入条件（チャネルドーズ量など）を変化させることで形成できる。
Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ４ｂは、低閾値トランジスタＶｔｈ（Ｌ）であり、ドレインがＮｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ４ａのドレインと同じ拡散層を共有し、ドレインにノードＮ３１側に接続される金属配線３が設けられる。
Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ３ｂは、高閾値トランジスタＶｔｈ（Ｈ）であり、ドレインがＮｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ４ｂのソースと同じ拡散層を共有し、ソースに電流源４に接続される金属配線３が設けられる。
Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ５ａは、高閾値トランジスタＶｔｈ（Ｈ）であり、ソースがＮｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ３ｂのソースと同じ拡散層を共有し、ソースに電流源４に接続される金属配線３が設けられる。
Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ６ａは、低閾値トランジスタＶｔｈ（Ｌ）であり、ソースがＮｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ５ａのドレインと同じ拡散層を共有し、ドレインにノードＮ３３側に接続される金属配線３が設けられる。
Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ６ｂは、低閾値トランジスタＶｔｈ（Ｌ）であり、ドレインがＮｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ６ａのドレインと同じ拡散層を共有し、ドレインにノードＮ３３側に接続される金属配線３が設けられる。
Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ５ｂは、高閾値トランジスタＶｔｈ（Ｈ）であり、ドレインがＮｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ６ｂのソースと同じ拡散層を共有し、ソースに電流源４に接続される金属配線３が設けられる。Ｎｃｈ ＭＯＳトランジスタフィンガー部ＮＭＴ３ａ、ＮＭＴ３ｂ、ＮＭＴ４ａ、ＮＭＴ４ｂ、ＮＭＴ５ａ、ＮＭＴ５ｂ、ＮＭＴ６ａ、及びＮＭＴ６ｂは、互いに平行に配列される。
ここでは、フィンガー本数が奇数或いは偶数の場合でもソース或いはドレインの配置を考慮する必要がない。一方、閾値電圧Ｖｔｈ７を有するＮｃｈ ＭＯＳトランジスタＮＭＴ３及びＮＭＴ５と、閾値電圧Ｖｔｈ８を有するＮｃｈ ＭＯＳトランジスタＮＭＴ４及びＮＭＴ６とを別の素子形成領域に配置形成した場合、ソース或いはドレインの順番を合わせる必要が生じる。この結果、本実施例では、別の素子形成領域に配置形成した場合と比較してパターンレイアウトの面積を縮小することができる。
また、カスコード接続差動増幅回路を構成するトランジスタを別の素子形成領域に配置形成した場合、素子分離領域を形成するＳＴＩなどの応力の影響を受けてトランジスタの閾値電圧などの特性が変化する。特にトランジスタのゲート幅方向の素子形成領域の寸法が異なる場合にはより顕著となる。それに対して本実施例では応力の影響を抑制でき、トランジスタの特性バラツキを低減できる。
上述したように、本実施例の半導体集積回路では、Ｎｃｈ ＭＯＳトランジスタＮＭＴ３乃至６、抵抗Ｒ１１、抵抗Ｒ１２、及び電流源４が設けられる。ゲートにバイアス電圧Ｖｂが印加されるＮｃｈ ＭＯＳトランジスタＮＭＴ４とゲートに入力信号Ｓｉｎ１が入力されるＮｃｈ ＭＯＳトランジスタＮＭＴ３は、ノードＮ３１とノードＮ３５の間に縦続接続される。ゲートにバイアス電圧Ｖｂが印加されるＮｃｈ ＭＯＳトランジスタＮＭＴ６とゲートに入力信号Ｓｉｎ２が入力されるＮｃｈ ＭＯＳトランジスタＮＭＴ５は、ノードＮ３３とノードＮ３５の間に縦続接続される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ３とＮｃｈ ＭＯＳトランジスタＮＭＴ５は差動対をなす。低電位側電源（接地電位）Ｖｓｓ側に設けられるＮｃｈ ＭＯＳトランジスタＮＭＴ３及びＮＭＴ５の閾値電圧は、Ｎｃｈ ＭＯＳトランジスタＮＭＴ４及びＮＭＴ６の閾値電圧よりも大きく設定される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ３乃至６のゲートは、素子形成領域１に並列配置される。
このため、Ｎｃｈ ＭＯＳトランジスタの閾値電圧を同一にした場合と比較し、カスコード接続差動増幅回路７０の電源電圧マージンを大きくでき、低電圧で動作させることができる。また、カスコード接続差動増幅回路を構成するＮｃｈ ＭＯＳトランジスタをそれぞれ別の素子形成領域に配置形成した場合と比較し、パターンレイアウトの面積を縮小することができ、トランジスタの特性バラツキを低減できる。
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
例えば、実施例では、ＭＯＳトランジスタを用いて回路を構成しているが、ＭＩＳ（Metal Insulator Semiconductor）トランジスタを用いて回路を構成してもよい。
本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） ドレインが高電位側電源側に接続され、ゲートに電圧が印加され、ドレイン側から出力信号を出力する第１のＮｃｈ絶縁ゲート型電界効果トランジスタと、閾値電圧が前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタの閾値電圧よりも大きく、ドレインが前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続され、ソースが低電位側電源側に接続され、ゲートに入力信号が入力される第２のＮｃｈ絶縁ゲート型電界効果トランジスタとを具備し、前記第１及び第２のＮｃｈ絶縁ゲート型電界効果トランジスタは同一素子形成領域に形成され、前記第１及び第２のＮｃｈ絶縁ゲート型電界効果トランジスタのゲートは互いに平行に配列される半導体集積回路。
（付記２） ドレインが高電位側電源側に接続され、ゲートにバイアス電圧が印加され、ドレイン側から第１の出力信号を出力する第１のＮｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続され、ソースが低電位側電源側に接続され、ゲートに第１の入力信号が入力される第２のＮｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記高電位側電源側に接続され、ゲートに前記バイアス電圧が印加され、ドレイン側から第２の出力信号を出力する第３のＮｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第３のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続され、ソースが前記低電位側電源側に接続され、ゲートに第２の入力信号が入力される第４のＮｃｈ絶縁ゲート型電界効果トランジスタとを具備し、前記第２及び第４のＮｃｈ絶縁ゲート型電界効果トランジスタの閾値電圧が前記第１及び第３のＮｃｈ絶縁ゲート型電界効果トランジスタの閾値電圧よりも大きく、前記第１乃至４のＮｃｈ絶縁ゲート型電界効果トランジスタは同一素子形成領域に形成され、前記第１乃至４のＮｃｈ絶縁ゲート型電界効果トランジスタのゲートは互いに平行に配列される半導体集積回路。
（付記３） ドレインが高電位側電源側に接続され、ゲートがドレインに接続される第１のＮｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続され、ゲートがドレインに接続され、ソースが低電位側電源側に接続される第２のＮｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記高電位側電源側に接続され、ゲートが前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのゲートに接続される第３のＮｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第３のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続され、ゲートが第２のＮｃｈ絶縁ゲート型電界効果トランジスタのゲートに接続され、ソースが前記低電位側電源側に接続される第４のＮｃｈ絶縁ゲート型電界効果トランジスタとを具備し、前記第２及び第４のＮｃｈ絶縁ゲート型電界効果トランジスタの閾値電圧が前記第１及び第３のＮｃｈ絶縁ゲート型電界効果トランジスタの閾値電圧よりも大きく、前記第１乃至４のＮｃｈ絶縁ゲート型電界効果トランジスタは同一素子形成領域に形成され、前記第１乃至４のＮｃｈ絶縁ゲート型電界効果トランジスタのゲートは互いに平行に配列される半導体集積回路。
（付記４） ソースが高電位側電源側に接続され、ゲートがドレインに接続される第１のＰｃｈ絶縁ゲート型電界効果トランジスタと、ソースが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートがドレインに接続され、ドレインが低電位側電源側に接続される第２のＰｃｈ絶縁ゲート型電界効果トランジスタと、ソースが前記高電位側電源側に接続され、ゲートが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのゲートに接続される第３のＰｃｈ絶縁ゲート型電界効果トランジスタと、ソースが前記第３のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのゲートに接続され、ドレインが前記低電位側電源側に接続される第４のＰｃｈ絶縁ゲート型電界効果トランジスタとを具備し、前記第１及び第３のＰｃｈ絶縁ゲート型電界効果トランジスタの閾値電圧の絶対値が前記第２及び第４のＰｃｈ絶縁ゲート型電界効果トランジスタの閾値電圧の絶対値よりも大きく、前記第１乃至４のＰｃｈ絶縁ゲート型電界効果トランジスタは同一素子形成領域に形成され、前記第１乃至４のＰｃｈ絶縁ゲート型電界効果トランジスタのゲートは互いに平行に配列される半導体集積回路。
本発明の実施例１に係るカスコード型カレントミラー回路を示す回路図。 図１の領域Ａのパターンレイアウトを示す模式平面図。 本発明の実施例２に係るパターンレイアウトを示す模式平面図。 本発明の実施例３に係るカスコード型カレントミラー回路を示す回路図。 図４の領域Ｂのパターンレイアウトを示す模式平面図。 本発明の実施例４に係るカスコード型増幅器を示す回路図。 図６の領域Ｃのパターンレイアウトを示す模式平面図。 本発明の実施例５に係るカスコード接続差動増幅回路を示す回路図。 図８の領域Ｄのパターンレイアウトを示す模式平面図。
符号の説明
１ 素子形成領域
２ ゲート電極・ゲート配線
３ 金属配線
４ 電流源
１１ 接続部
５０、５１ カスコード型カレントミラー回路
６０ カスコード型増幅器
７０ カスコード接続差動増幅回路
Ｉｏｕｔ１〜４ 出力電流
Ｉｒｅｆ 基準電流
Ｎ１〜６、Ｎ１１〜１６、Ｎ２１〜２３、Ｎ３１〜３５ ノード
ＮＭＴ１〜６、ＮＭＴ１１、１２、２１、２２、３１、３２、４１、４２、５１、５２ Ｎｃｈ ＭＯＳトランジスタ
ＮＭＴ１ａ〜ｄ、ＮＭＴ２ａ〜ｄ、ＮＭＴ３ａ、３ｂ、ＮＭＴ４ａ、４ｂ、ＮＭＴ５ａ、５ｂ、ＮＭＴ６ａ、６ｂ、ＮＭＴ１１ａ、１１ｂ、１２ａ、１２ｂ、２１ａ、２１ｂ、２２ａ、２２ｂ、ＮＭＴ１１ａａ、１１ｂｂ、１２ａａ、１２ｂｂ、２１ａａ、２１ｂｂ、２２ａａ、２２ｂｂ Ｎｃｈ ＭＯＳトランジスタフィンガー部
ＰＭＴ１１、１２、２１、２２、３１、３２、４１、４２、５１、５２ Ｐｃｈ ＭＯＳトランジスタ
ＰＭＴ１１ａ、１１ｂ、１２ａ、１２ｂ、２１ａ、２１ｂ、２２ａ、２２ｂ Ｐｃｈ ＭＯＳトランジスタフィンガー部
Ｒ１〜３、Ｒ１１、Ｒ１２ 抵抗
Ｓｉｎ、Ｓｉｎ１、Ｓｉｎ２ 入力信号
Ｓｏｕｔ、Ｓｏｕｔ１、Ｓｏｕｔ２ 出力信号
Ｖｂ バイアス電圧
Ｖｔｈ（Ｈ） 高閾値トランジスタ
Ｖｔｈ（Ｌ）低閾値トランジスタ
Ｖｄｄ 高電位側電源
Ｖｓｓ 低電位側電源（接地電位）

Claims (5)

  1. ドレインが高電位側電源側に接続される第１のＮｃｈ絶縁ゲート型電界効果トランジスタと、
    ドレインが前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続され、ソースが低電位側電源側に接続される第２のＮｃｈ絶縁ゲート型電界効果トランジスタと、
    ドレインが前記高電位側電源側に接続される第３のＮｃｈ絶縁ゲート型電界効果トランジスタと、
    ドレインが前記第３のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続され、ソースが前記低電位側電源側に接続される第４のＮｃｈ絶縁ゲート型電界効果トランジスタと、
    を具備し、前記第２及び第４のＮｃｈ絶縁ゲート型電界効果トランジスタの閾値電圧が前記第１及び第３のＮｃｈ絶縁ゲート型電界効果トランジスタの閾値電圧よりも大きく、前記第１乃至４のＮｃｈ絶縁ゲート型電界効果トランジスタは同一素子形成領域に形成され、前記第１乃至４のＮｃｈ絶縁ゲート型電界効果トランジスタのゲートは互いに平行に配列されることを特徴とする半導体集積回路。
  2. 前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのドレインは、前記第１乃至４のＮｃｈ絶縁ゲート型電界効果トランジスタのゲートに接続されることを特徴とする請求項１に記載の半導体集積回路。
  3. ソースが高電位側電源側に接続される第１のＰｃｈ絶縁ゲート型電界効果トランジスタと、
    ソースが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ドレインが低電位側電源側に接続される第２のＰｃｈ絶縁ゲート型電界効果トランジスタと、
    ソースが前記高電位側電源側に接続される第３のＰｃｈ絶縁ゲート型電界効果トランジスタと、
    ソースが前記第３のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ドレインが前記低電位側電源側に接続される第４のＰｃｈ絶縁ゲート型電界効果トランジスタと、
    を具備し、前記第１及び第３のＰｃｈ絶縁ゲート型電界効果トランジスタの閾値電圧の絶対値が前記第２及び第４のＰｃｈ絶縁ゲート型電界効果トランジスタの閾値電圧の絶対値よりも大きく、前記第１乃至４のＰｃｈ絶縁ゲート型電界効果トランジスタは同一素子形成領域に形成され、前記第１乃至４のＰｃｈ絶縁ゲート型電界効果トランジスタのゲートは互いに平行に配列されることを特徴とする半導体集積回路。
  4. 前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインは、前記第１乃至４のＰｃｈ絶縁ゲート型電界効果トランジスタのゲートに接続されることを特徴とする請求項３に記載の半導体集積回路。
  5. 前記絶縁ゲート型電界効果トランジスタは、複数のフィンガーを有することを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路。
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