JP2000114891A - 電流源回路 - Google Patents
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- JP2000114891A JP2000114891A JP10279802A JP27980298A JP2000114891A JP 2000114891 A JP2000114891 A JP 2000114891A JP 10279802 A JP10279802 A JP 10279802A JP 27980298 A JP27980298 A JP 27980298A JP 2000114891 A JP2000114891 A JP 2000114891A
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Abstract
(57)【要約】
【課題】 低電源電圧で動作可能で、且つ出力抵抗が大
きく、広い出力電圧範囲において安定した電流を供給で
きる電流源回路を実現する。 【解決手段】 カレントミラー回路を構成するペアトラ
ンジスタＮ１とＮ２のドレイン電圧をオペアンプＯＰＡ
１の差動入力端子にそれぞれ入力し、オペアンプＯＰＡ
１の出力電圧をトランジスタＮ３のゲートに印加する。
トランジスタＮ３のソースはトランジスタＮ２のドレイ
ンに接続し、ドレインは負荷回路に接続する。オペアン
プＯＰＡ１はトランジスタＮ１とＮ２のドレインを同電
圧に制御するので、トランジスタＮ１のドレインに入力
される基準電流Ｉref およびペアトランジスタＮ１とＮ
２のサイズなどにより、トランジスタＮ２およびＮ３の
電流Ｉout が制御されるので、電源電圧、温度または負
荷回路の変動に依存せず、安定した電流を供給できる。
きく、広い出力電圧範囲において安定した電流を供給で
きる電流源回路を実現する。 【解決手段】 カレントミラー回路を構成するペアトラ
ンジスタＮ１とＮ２のドレイン電圧をオペアンプＯＰＡ
１の差動入力端子にそれぞれ入力し、オペアンプＯＰＡ
１の出力電圧をトランジスタＮ３のゲートに印加する。
トランジスタＮ３のソースはトランジスタＮ２のドレイ
ンに接続し、ドレインは負荷回路に接続する。オペアン
プＯＰＡ１はトランジスタＮ１とＮ２のドレインを同電
圧に制御するので、トランジスタＮ１のドレインに入力
される基準電流Ｉref およびペアトランジスタＮ１とＮ
２のサイズなどにより、トランジスタＮ２およびＮ３の
電流Ｉout が制御されるので、電源電圧、温度または負
荷回路の変動に依存せず、安定した電流を供給できる。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁ゲート型電界
効果トランジスタ、例えば、ＭＯＳトランジスタペアか
らなるカレントミラー回路により構成された電流源回路
に関するものである。
効果トランジスタ、例えば、ＭＯＳトランジスタペアか
らなるカレントミラー回路により構成された電流源回路
に関するものである。
【０００２】
【従来の技術】電流源回路において、基準電流をカレン
トミラー回路を構成するトランジスタペアの一方のトラ
ンジスタに入力し、他方のトランジスタから基準電流に
応じた電流が出力される。図４はカレントミラー回路に
より構成された電流源回路の一例を示している。
トミラー回路を構成するトランジスタペアの一方のトラ
ンジスタに入力し、他方のトランジスタから基準電流に
応じた電流が出力される。図４はカレントミラー回路に
より構成された電流源回路の一例を示している。
【０００３】図示のカレントミラー回路は、ゲート同士
が接続されているｎＭＯＳトランジスタＮ１とＮ２によ
り構成されている。トランジスタＮ１のドレインに基準
電流Ｉref を供給する電流源が接続され、さらにトラン
ジスタＮ１のドレインはトランジスタＮ１とＮ２のゲー
トに接続されている。トランジスタＮ１とＮ２のソース
がともに接地されている。
が接続されているｎＭＯＳトランジスタＮ１とＮ２によ
り構成されている。トランジスタＮ１のドレインに基準
電流Ｉref を供給する電流源が接続され、さらにトラン
ジスタＮ１のドレインはトランジスタＮ１とＮ２のゲー
トに接続されている。トランジスタＮ１とＮ２のソース
がともに接地されている。
【０００４】図４に示すカレントミラー回路において、
トランジスタＮ１とＮ２のサイズを等しく設定した場合
に、トランジスタＮ２のドレインから基準電流Ｉref と
ほぼ同じ電流が得られる。なお、このタイプのカレント
ミラー回路では、トランジスタＮ１とＮ２の出力抵抗が
十分大きい場合、基準電流側のトランジスタＮ１と出力
電流側のトランジスタＮ２のドレイン−ソース間の電圧
差が無視でき、基準電流Ｉref とほぼ等しい出力電流Ｉ
out が得られる。
トランジスタＮ１とＮ２のサイズを等しく設定した場合
に、トランジスタＮ２のドレインから基準電流Ｉref と
ほぼ同じ電流が得られる。なお、このタイプのカレント
ミラー回路では、トランジスタＮ１とＮ２の出力抵抗が
十分大きい場合、基準電流側のトランジスタＮ１と出力
電流側のトランジスタＮ２のドレイン−ソース間の電圧
差が無視でき、基準電流Ｉref とほぼ等しい出力電流Ｉ
out が得られる。
【０００５】しかし、実際のＭＯＳトランジスタは有限
の出力抵抗をもっており、ＭＯＳトランジスタの微細化
に伴い、出力抵抗はさらに小さくなる傾向がある。この
場合、カレントミラー回路において、基準電流Ｉref に
応じて発生した出力電流Ｉout は電源電圧依存や出力電
圧、即ち、出力側トランジスタのドレイン電圧依存性が
顕著となり、所望の電流値を供給することは難しくな
る。また、出力抵抗の影響をできるだけ小さく抑えるた
めに、トランジスタ長Ｌの大きいトランジスタを使用し
てもその効果は小さく、逆にレイアウト面積の増加を招
く。
の出力抵抗をもっており、ＭＯＳトランジスタの微細化
に伴い、出力抵抗はさらに小さくなる傾向がある。この
場合、カレントミラー回路において、基準電流Ｉref に
応じて発生した出力電流Ｉout は電源電圧依存や出力電
圧、即ち、出力側トランジスタのドレイン電圧依存性が
顕著となり、所望の電流値を供給することは難しくな
る。また、出力抵抗の影響をできるだけ小さく抑えるた
めに、トランジスタ長Ｌの大きいトランジスタを使用し
てもその効果は小さく、逆にレイアウト面積の増加を招
く。
【０００６】出力抵抗の影響を抑制するために、図５に
示すカスコード型のカレントミラー回路が有効である。
図示のように、このタイプのカレントミラー回路は、ト
ランジスタＮ１と基準電流源との間に、トランジスタＮ
３を接続し、トランジスタＮ２と電流出力端子との間
に、トランジスタＮ４を接続する。トランジスタＮ３と
Ｎ４のゲート同士が接続され、さらにその接続点がトラ
ンジスタＮ３のドレインに接続される。
示すカスコード型のカレントミラー回路が有効である。
図示のように、このタイプのカレントミラー回路は、ト
ランジスタＮ１と基準電流源との間に、トランジスタＮ
３を接続し、トランジスタＮ２と電流出力端子との間
に、トランジスタＮ４を接続する。トランジスタＮ３と
Ｎ４のゲート同士が接続され、さらにその接続点がトラ
ンジスタＮ３のドレインに接続される。
【０００７】図５に示すカスコード型のカレントミラー
回路において、出力抵抗が大きくなり、出力電圧の変化
に対して安定した出力電流Ｉout を供給することが可能
である。
回路において、出力抵抗が大きくなり、出力電圧の変化
に対して安定した出力電流Ｉout を供給することが可能
である。
【０００８】
【発明が解決しようとする課題】ところで、上述したカ
スコード型のカレントミラー回路においては、トランジ
スタＮ２とＮ４の両方がともに飽和領域で動作する必要
があるため、最低動作電圧が高くなり、低電源電圧動作
が要求される場合に問題がある。カスコード型カレント
ミラー回路を低電源電圧で使用する場合に、バイアス電
圧、即ち、トランジスタのゲート−ソース間電圧と当該
トランジスタのしきい値電圧との差（Ｖgs−Ｖth）を小
さくする必要があり、これによりプロセスのバラツキに
よるしきい値電圧変動の影響を受けやすくなるという不
利益がある。
スコード型のカレントミラー回路においては、トランジ
スタＮ２とＮ４の両方がともに飽和領域で動作する必要
があるため、最低動作電圧が高くなり、低電源電圧動作
が要求される場合に問題がある。カスコード型カレント
ミラー回路を低電源電圧で使用する場合に、バイアス電
圧、即ち、トランジスタのゲート−ソース間電圧と当該
トランジスタのしきい値電圧との差（Ｖgs−Ｖth）を小
さくする必要があり、これによりプロセスのバラツキに
よるしきい値電圧変動の影響を受けやすくなるという不
利益がある。
【０００９】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、低電源電圧で動作可能で、且つ
出力抵抗が大きく、広い出力電圧範囲において安定した
電流を供給できる電流源回路を提供することにある。
のであり、その目的は、低電源電圧で動作可能で、且つ
出力抵抗が大きく、広い出力電圧範囲において安定した
電流を供給できる電流源回路を提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明の電流源回路は、第１の電圧源と第２の電圧
源との間に直列に接続されている定電流源と第１のトラ
ンジスタと、電流出力端子と上記第２の電圧源との間に
直列に接続されている第２と第３のトランジスタと、入
力端子が上記定電流源と上記第１のトランジスタとの接
続点に接続され、反転入力端子が上記第２と第３のトラ
ンジスタとの接続点に接続され、出力端子が上記第３の
トランジスタの制御端子に接続されている差動増幅回路
とを有し、上記第１と第２のトランジスタの制御端子が
接続され、当該制御端子同士の接続点が上記定電流源と
上記第１のトランジスタとの接続点に接続され、上記電
流出力端子から上記定電流源の供給電流に応じた電流が
出力される。
め、本発明の電流源回路は、第１の電圧源と第２の電圧
源との間に直列に接続されている定電流源と第１のトラ
ンジスタと、電流出力端子と上記第２の電圧源との間に
直列に接続されている第２と第３のトランジスタと、入
力端子が上記定電流源と上記第１のトランジスタとの接
続点に接続され、反転入力端子が上記第２と第３のトラ
ンジスタとの接続点に接続され、出力端子が上記第３の
トランジスタの制御端子に接続されている差動増幅回路
とを有し、上記第１と第２のトランジスタの制御端子が
接続され、当該制御端子同士の接続点が上記定電流源と
上記第１のトランジスタとの接続点に接続され、上記電
流出力端子から上記定電流源の供給電流に応じた電流が
出力される。
【００１１】また、本発明の電流源回路において、好適
には、第２の電流出力端子と上記第２の電圧源との間に
直列に接続されている第４と第５のトランジスタを有
し、上記第４のトランジスタの制御端子が上記第２のト
ランジスタの制御端子に接続され、上記第５のトランジ
スタの制御端子が上記差動増幅回路の出力端子に接続さ
れ、上記第２の電流出力端子から上記定電流源の供給電
流に応じた第２の電流が出力される。
には、第２の電流出力端子と上記第２の電圧源との間に
直列に接続されている第４と第５のトランジスタを有
し、上記第４のトランジスタの制御端子が上記第２のト
ランジスタの制御端子に接続され、上記第５のトランジ
スタの制御端子が上記差動増幅回路の出力端子に接続さ
れ、上記第２の電流出力端子から上記定電流源の供給電
流に応じた第２の電流が出力される。
【００１２】さらに、本発明では、好適には、上記トラ
ンジスタはｎチャネル絶縁ゲート型電界効果トランジス
タであり、上記第２の電圧源は接地電位を供給し、上記
第１の電圧源は、上記接地電位より高い電圧を供給す
る。または、上記トランジスタはｐチャネル絶縁ゲート
型電界効果トランジスタであり、上記第１の電圧源は接
地電位を供給し、上記第２の電圧源は上記接地電位より
高い電圧を供給する。
ンジスタはｎチャネル絶縁ゲート型電界効果トランジス
タであり、上記第２の電圧源は接地電位を供給し、上記
第１の電圧源は、上記接地電位より高い電圧を供給す
る。または、上記トランジスタはｐチャネル絶縁ゲート
型電界効果トランジスタであり、上記第１の電圧源は接
地電位を供給し、上記第２の電圧源は上記接地電位より
高い電圧を供給する。
【００１３】本発明によれば、例えば、カレントミラー
回路を構成するペアトランジスタのそれぞれのドレイン
電圧を差動増幅回路に入力され、当該差動増幅回路によ
りペアトランジスタのソース−ドレイン間電圧を同じレ
ベルに制御される。これによって、プロセスのバラツ
キ、電源電圧、温度などの変動に依存せず、基準電流お
よびカレントミラー回路を構成するペアトランジスタの
サイズにより設定された定電流が供給される。
回路を構成するペアトランジスタのそれぞれのドレイン
電圧を差動増幅回路に入力され、当該差動増幅回路によ
りペアトランジスタのソース−ドレイン間電圧を同じレ
ベルに制御される。これによって、プロセスのバラツ
キ、電源電圧、温度などの変動に依存せず、基準電流お
よびカレントミラー回路を構成するペアトランジスタの
サイズにより設定された定電流が供給される。
【００１４】
【発明の実施の形態】第１実施形態 図１は本発明に係る電流源回路の第１の実施形態を示す
回路図である。図示のように、本実施形態の電流源回路
は、電流源ＩＳ１、ｎＭＯＳトランジスタＮ１，Ｎ２，
Ｎ３および差動増幅回路で構成された演算増幅回路（以
下、オペアンプという）ＯＰＡ１により構成されてい
る。
回路図である。図示のように、本実施形態の電流源回路
は、電流源ＩＳ１、ｎＭＯＳトランジスタＮ１，Ｎ２，
Ｎ３および差動増幅回路で構成された演算増幅回路（以
下、オペアンプという）ＯＰＡ１により構成されてい
る。
【００１５】電流源ＩＳ１は、基準電流Ｉref を供給す
る。トランジスタＮ１においてそのドレインが電流源Ｉ
Ｓ１に接続され、ソースが接地されている。トランジス
タＮ２のゲートがトランジスタＮ１のゲートに接続さ
れ、さらに当該ゲート同士の接続点がトランジスタＮ１
のドレインに接続されている。トランジスタＮ２のソー
スが接地され、ドレインはトランジスタＮ３のソースに
接続されている。オペアンプＯＰＡ１の入力端子（＋）
は、トランジスタＮ１のドレインに接続され、反転入力
端子（−）はトランジスタＮ２のドレインに接続されて
いる。オペアンプＯＰＡ１の出力端子はトランジスタＮ
３のゲートに接続されている。トランジスタＮ３のドレ
インに図示しない負荷回路が接続され、当該負荷回路に
基準電流Ｉref に応じた定電流Ｉout が供給される。
る。トランジスタＮ１においてそのドレインが電流源Ｉ
Ｓ１に接続され、ソースが接地されている。トランジス
タＮ２のゲートがトランジスタＮ１のゲートに接続さ
れ、さらに当該ゲート同士の接続点がトランジスタＮ１
のドレインに接続されている。トランジスタＮ２のソー
スが接地され、ドレインはトランジスタＮ３のソースに
接続されている。オペアンプＯＰＡ１の入力端子（＋）
は、トランジスタＮ１のドレインに接続され、反転入力
端子（−）はトランジスタＮ２のドレインに接続されて
いる。オペアンプＯＰＡ１の出力端子はトランジスタＮ
３のゲートに接続されている。トランジスタＮ３のドレ
インに図示しない負荷回路が接続され、当該負荷回路に
基準電流Ｉref に応じた定電流Ｉout が供給される。
【００１６】本実施形態の電流源回路によって、シンク
電流、即ち、トランジスタＮ３のドレインからトランジ
スタＮ３およびＮ２を介して接地側に流れる電流Ｉout
が発生される。当該電流Ｉout は電流源ＩＳ１の基準電
流Ｉref に応じて所望の電流値が設定される。
電流、即ち、トランジスタＮ３のドレインからトランジ
スタＮ３およびＮ２を介して接地側に流れる電流Ｉout
が発生される。当該電流Ｉout は電流源ＩＳ１の基準電
流Ｉref に応じて所望の電流値が設定される。
【００１７】上述した電流源回路において、電流源ＩＳ
１により供給される基準電流ＩrefはトランジスタＮ１
のドレインに入力される。通常、ＭＯＳトランジスタＮ
１とＮ２のゲート電流が小さく、無視できるので、トラ
ンジスタＮ１に流れる電流は、基準電流Ｉref とほぼ同
じである。
１により供給される基準電流ＩrefはトランジスタＮ１
のドレインに入力される。通常、ＭＯＳトランジスタＮ
１とＮ２のゲート電流が小さく、無視できるので、トラ
ンジスタＮ１に流れる電流は、基準電流Ｉref とほぼ同
じである。
【００１８】オペアンプＯＰＡ１により、トランジスタ
Ｎ２のドレイン電圧はトランジスタＮ１のドレイン電圧
とほぼ等しく設定される。負荷回路の変動などによりト
ランジスタＮ３のドレイン電圧が変化したとき、それに
応じてトランジスタＮ３のソース、即ち、トランジスタ
Ｎ２のドレイン電圧が変化する。当該電圧の変化に応じ
てオペアンプＯＰＡ１の出力電圧も変化する。
Ｎ２のドレイン電圧はトランジスタＮ１のドレイン電圧
とほぼ等しく設定される。負荷回路の変動などによりト
ランジスタＮ３のドレイン電圧が変化したとき、それに
応じてトランジスタＮ３のソース、即ち、トランジスタ
Ｎ２のドレイン電圧が変化する。当該電圧の変化に応じ
てオペアンプＯＰＡ１の出力電圧も変化する。
【００１９】例えば、トランジスタＮ２のドレイン電圧
が上昇し、トランジスタＮ１のドレイン電圧より高くな
ると、当該ドレイン電圧の上昇分に応じて、トランジス
タＮ２とＮ１のドレイン電圧には電圧差が生じる。当該
電圧差に応じてオペアンプＯＰＡ１の出力電圧は降下す
る。トランジスタＮ３のしきい値電圧が一定であるた
め、そのゲート電圧の降下に伴いソース電圧も低下する
ので、トランジスタＮ２のドレイン電圧はほぼ一定に保
持される。逆に、トランジスタＮ２のドレインが降下
し、トランジスタＮ１のドレイン電圧より低くなると
き、当該ドレイン電圧の降下分に応じて、オペアンプＯ
ＰＡ１の出力電圧が上昇する。これに応じてトランジス
タＮ３のソース電圧が上昇し、トランジスタＮ２のドレ
イン電圧の降下傾向が抑制される。
が上昇し、トランジスタＮ１のドレイン電圧より高くな
ると、当該ドレイン電圧の上昇分に応じて、トランジス
タＮ２とＮ１のドレイン電圧には電圧差が生じる。当該
電圧差に応じてオペアンプＯＰＡ１の出力電圧は降下す
る。トランジスタＮ３のしきい値電圧が一定であるた
め、そのゲート電圧の降下に伴いソース電圧も低下する
ので、トランジスタＮ２のドレイン電圧はほぼ一定に保
持される。逆に、トランジスタＮ２のドレインが降下
し、トランジスタＮ１のドレイン電圧より低くなると
き、当該ドレイン電圧の降下分に応じて、オペアンプＯ
ＰＡ１の出力電圧が上昇する。これに応じてトランジス
タＮ３のソース電圧が上昇し、トランジスタＮ２のドレ
イン電圧の降下傾向が抑制される。
【００２０】上述したように、トランジスタＮ３のドレ
インに接続されている負荷回路の変動などにより生じた
トランジスタＮ２のドレイン電圧の変動がオペアンプＯ
ＰＡ１により抑えられ、トランジスタＮ２のドレインは
ほぼ一定のレベル、即ち、トランジスタＮ１のドレイン
電圧と等しいレベルに保持される。トランジスタＮ２と
トランジスタＮ１は同じ条件、例えば、同じサイズ、且
つソースおよびドレインを形成する不純物領域の不純物
濃度が等しい場合に、トランジスタＮ２にはトランジス
タＮ１と同じ電流が流れる。即ち、トランジスタＮ３の
ドレインに基準電流Ｉref とほぼ同じシンク電流Ｉout
が流れる。
インに接続されている負荷回路の変動などにより生じた
トランジスタＮ２のドレイン電圧の変動がオペアンプＯ
ＰＡ１により抑えられ、トランジスタＮ２のドレインは
ほぼ一定のレベル、即ち、トランジスタＮ１のドレイン
電圧と等しいレベルに保持される。トランジスタＮ２と
トランジスタＮ１は同じ条件、例えば、同じサイズ、且
つソースおよびドレインを形成する不純物領域の不純物
濃度が等しい場合に、トランジスタＮ２にはトランジス
タＮ１と同じ電流が流れる。即ち、トランジスタＮ３の
ドレインに基準電流Ｉref とほぼ同じシンク電流Ｉout
が流れる。
【００２１】以上説明したように、本実施形態によれ
ば、ドレインに基準電流Ｉref が入力され、ソースが接
地されているトランジスタＮ１と、ゲートがトランジス
タＮ１のゲートに接続され、当該ゲート同士の接続点が
トランジスタＮ１のドレインに接続され、ソースが接地
されているトランジスタＮ２と、入力端子および反転入
力端子がそれぞれトランジスタＮ１とＮ２のドレインに
接続されているオペアンプＯＰＡ１と、ゲートがオペア
ンプＯＰＡ１の出力端子に接続され、ソースがトランジ
スタＮ２のドレインに接続されているトランジスタＮ３
により電流源回路を構成し、トランジスタＮ３のドレイ
ン電圧の変化により生じたトランジスタＮ１とＮ２のド
レイン電圧の差に応じてトランジスタＮ３のゲート電圧
を制御するので、トランジスタＮ２とＮ１のドレイン電
圧は等しくなるように制御され、トランジスタＮ３のド
レインから基準電流Ｉref に応じて電流Ｉout が供給さ
れる。このため、出力電流Ｉout は負荷回路の変化に依
存せず、安定した電流を供給できる。
ば、ドレインに基準電流Ｉref が入力され、ソースが接
地されているトランジスタＮ１と、ゲートがトランジス
タＮ１のゲートに接続され、当該ゲート同士の接続点が
トランジスタＮ１のドレインに接続され、ソースが接地
されているトランジスタＮ２と、入力端子および反転入
力端子がそれぞれトランジスタＮ１とＮ２のドレインに
接続されているオペアンプＯＰＡ１と、ゲートがオペア
ンプＯＰＡ１の出力端子に接続され、ソースがトランジ
スタＮ２のドレインに接続されているトランジスタＮ３
により電流源回路を構成し、トランジスタＮ３のドレイ
ン電圧の変化により生じたトランジスタＮ１とＮ２のド
レイン電圧の差に応じてトランジスタＮ３のゲート電圧
を制御するので、トランジスタＮ２とＮ１のドレイン電
圧は等しくなるように制御され、トランジスタＮ３のド
レインから基準電流Ｉref に応じて電流Ｉout が供給さ
れる。このため、出力電流Ｉout は負荷回路の変化に依
存せず、安定した電流を供給できる。
【００２２】第２実施形態 図２は本発明に係る電流源回路の第２の実施形態を示す
回路図である。図示のように、本実施形態の電流源回路
は、電流源ＩＳ２、ｐＭＯＳトランジスタＰ１，Ｐ２，
Ｐ３および差動増幅回路で構成された演算増幅回路（以
下、オペアンプという）ＯＰＡ２により構成されてい
る。
回路図である。図示のように、本実施形態の電流源回路
は、電流源ＩＳ２、ｐＭＯＳトランジスタＰ１，Ｐ２，
Ｐ３および差動増幅回路で構成された演算増幅回路（以
下、オペアンプという）ＯＰＡ２により構成されてい
る。
【００２３】電流源ＩＳ２は、トランジスタＰ１のドレ
インから接地電位ＧＮＤに向かって流れる基準電流Ｉ
ref を供給する。トランジスタＰ１のソースが電源電圧
ＶCCの供給線に接続され、ドレインが電流源ＩＳ２に接
続されている。トランジスタＰ１とＰ２のゲート同士が
接続され、その接続点がトランジスタＰ１のドレインに
接続されている。トランジスタＰ２のソースは電源電圧
ＶCCの供給線に接続されている。
インから接地電位ＧＮＤに向かって流れる基準電流Ｉ
ref を供給する。トランジスタＰ１のソースが電源電圧
ＶCCの供給線に接続され、ドレインが電流源ＩＳ２に接
続されている。トランジスタＰ１とＰ２のゲート同士が
接続され、その接続点がトランジスタＰ１のドレインに
接続されている。トランジスタＰ２のソースは電源電圧
ＶCCの供給線に接続されている。
【００２４】オペアンプＯＰＡ２の入力端子（＋）はト
ランジスタＰ１のドレインに接続され、その反転入力端
子（−）はトランジスタＰ２のドレインに接続されてい
る。トランジスタＰ３のゲートはオペアンプＯＰＡ２の
出力端子に接続され、ソースはトランジスタＰ２のドレ
インに接続されている。
ランジスタＰ１のドレインに接続され、その反転入力端
子（−）はトランジスタＰ２のドレインに接続されてい
る。トランジスタＰ３のゲートはオペアンプＯＰＡ２の
出力端子に接続され、ソースはトランジスタＰ２のドレ
インに接続されている。
【００２５】トランジスタＰ３のドレインが図示しない
負荷回路に接続されている。トランジスタＰ３のドレイ
ンから負荷回路に電流Ｉout 、いわゆるソース電流が供
給される。当該ソース電流Ｉout は、負荷回路の変動な
どによらず、常に基準電流Ｉref に応じた電流値に設定
されている。
負荷回路に接続されている。トランジスタＰ３のドレイ
ンから負荷回路に電流Ｉout 、いわゆるソース電流が供
給される。当該ソース電流Ｉout は、負荷回路の変動な
どによらず、常に基準電流Ｉref に応じた電流値に設定
されている。
【００２６】本実施形態の電流源回路は、図１に示す第
１の実施形態の電流源回路と同じ原理に基づいて動作す
る。即ち、何らかの原因でトランジスタＰ３のドレイン
電圧が変化した場合、これに応じてトランジスタＰ２の
ドレイン電圧も変化し、トランジスタＰ２とＰ１のドレ
イン電圧間に差が生じる。当該電圧差に応じてオペアン
プＯＰＡ２により制御電圧が出力され、当該制御電圧で
トランジスタＰ３のゲート電圧が調整されるので、トラ
ンジスタＰ２のドレイン電圧は常にトランジスタＰ１の
ドレイン電圧とほぼ同じレベルに保持される。
１の実施形態の電流源回路と同じ原理に基づいて動作す
る。即ち、何らかの原因でトランジスタＰ３のドレイン
電圧が変化した場合、これに応じてトランジスタＰ２の
ドレイン電圧も変化し、トランジスタＰ２とＰ１のドレ
イン電圧間に差が生じる。当該電圧差に応じてオペアン
プＯＰＡ２により制御電圧が出力され、当該制御電圧で
トランジスタＰ３のゲート電圧が調整されるので、トラ
ンジスタＰ２のドレイン電圧は常にトランジスタＰ１の
ドレイン電圧とほぼ同じレベルに保持される。
【００２７】例えば、負荷回路の変動などによりトラン
ジスタＰ３のドレイン電圧が上昇したとき、これに応じ
てトランジスタＰ３のソース電圧、即ちトランジスタＰ
２のドレイン電圧も上昇し、トランジスタＰ１とＰ２の
ドレイン電圧間に電圧差が生じる。当該電圧差に応じて
オペアンプＯＰＡ２の出力電圧が降下する。トランジス
タＰ３において、ゲート電圧の降下に伴い、そのソース
電圧も降下するので、トランジスタＰ２のドレイン電圧
の上昇傾向が抑制される。逆に、トランジスタＰ３のド
レイン電圧が降下したとき、それに従ってトランジスタ
Ｐ２のドレイン電圧も降下するので、この電圧降下分に
応じてオペアンプＯＰＡ２の出力電圧が上昇するので、
トランジスタＰ３のゲート電圧の上昇に伴い、そのソー
ス電圧も上昇するので、トランジスタＰ２のドレイン電
圧の降下傾向が抑えられる。
ジスタＰ３のドレイン電圧が上昇したとき、これに応じ
てトランジスタＰ３のソース電圧、即ちトランジスタＰ
２のドレイン電圧も上昇し、トランジスタＰ１とＰ２の
ドレイン電圧間に電圧差が生じる。当該電圧差に応じて
オペアンプＯＰＡ２の出力電圧が降下する。トランジス
タＰ３において、ゲート電圧の降下に伴い、そのソース
電圧も降下するので、トランジスタＰ２のドレイン電圧
の上昇傾向が抑制される。逆に、トランジスタＰ３のド
レイン電圧が降下したとき、それに従ってトランジスタ
Ｐ２のドレイン電圧も降下するので、この電圧降下分に
応じてオペアンプＯＰＡ２の出力電圧が上昇するので、
トランジスタＰ３のゲート電圧の上昇に伴い、そのソー
ス電圧も上昇するので、トランジスタＰ２のドレイン電
圧の降下傾向が抑えられる。
【００２８】このように、トランジスタＰ３のドレイン
電圧の変化により生じたトランジスタＰ２のドレイン電
圧の変動がオペアンプＯＰＡ２により抑えられ、トラン
ジスタＰ２のドレイン電圧は常に一定のレベル、即ち、
トランジスタＰ１のドレイン電圧とほぼ等しいレベルに
保持される。トランジスタＰ１とＰ２は同じ条件に形成
された場合に、トランジスタＰ２にトランジスタＰ１と
同じ電流が流れる。この結果、トランジスタＰ３のドレ
インから基準電流Ｉref に応じた電流Ｉout が供給され
る。
電圧の変化により生じたトランジスタＰ２のドレイン電
圧の変動がオペアンプＯＰＡ２により抑えられ、トラン
ジスタＰ２のドレイン電圧は常に一定のレベル、即ち、
トランジスタＰ１のドレイン電圧とほぼ等しいレベルに
保持される。トランジスタＰ１とＰ２は同じ条件に形成
された場合に、トランジスタＰ２にトランジスタＰ１と
同じ電流が流れる。この結果、トランジスタＰ３のドレ
インから基準電流Ｉref に応じた電流Ｉout が供給され
る。
【００２９】第３実施形態 図３は本発明に係る電流源回路の第３の実施形態を示す
回路図である。図示のように、本実施形態の電流源回路
は、図１および図２に示した２種類の電流源回路を組み
合わせて構成したものであり、基準電流Ｉref に応じ
て、ソース電流Ｉout1，Ｉout2およびシンク電流
Ｉout3，Ｉout4がそれぞれ供給される。
回路図である。図示のように、本実施形態の電流源回路
は、図１および図２に示した２種類の電流源回路を組み
合わせて構成したものであり、基準電流Ｉref に応じ
て、ソース電流Ｉout1，Ｉout2およびシンク電流
Ｉout3，Ｉout4がそれぞれ供給される。
【００３０】図３に示すように、本実施形態の電流源回
路は、基準電流Ｉref を発生する基準電流発生部１０、
ソース電流Ｉout1，Ｉout2を発生するソース電流発生部
２０およびシンク電流Ｉout3，Ｉout4を発生するシンク
電流発生部３０により構成されている。
路は、基準電流Ｉref を発生する基準電流発生部１０、
ソース電流Ｉout1，Ｉout2を発生するソース電流発生部
２０およびシンク電流Ｉout3，Ｉout4を発生するシンク
電流発生部３０により構成されている。
【００３１】基準電流発生部１０は、オペアンプＯＰＡ
１とｎＭＯＳトランジスタＮ０により構成されている電
圧フォロワ（Voltage follower）および抵抗素子Ｒ０に
より構成されている。オペアンプＯＰＡ１の入力端子
（＋）に、基準電圧Ｖref が入力されている。トランジ
スタＮ０のソースはオペアンプＯＰＡ１の反転入力端子
（−）に接続され、さらに、抵抗素子Ｒ０を介して接地
されている。
１とｎＭＯＳトランジスタＮ０により構成されている電
圧フォロワ（Voltage follower）および抵抗素子Ｒ０に
より構成されている。オペアンプＯＰＡ１の入力端子
（＋）に、基準電圧Ｖref が入力されている。トランジ
スタＮ０のソースはオペアンプＯＰＡ１の反転入力端子
（−）に接続され、さらに、抵抗素子Ｒ０を介して接地
されている。
【００３２】基準電圧Ｖref は、例えば、バンドギャッ
プリファレンス回路などで発生した基準電圧であり、電
源電圧ＶCCおよび温度依存性のない安定した電圧であ
る。オペアンプＯＰＡ１は抵抗素子Ｒ０に印加される電
圧、即ち、トランジスタＮ０のソース電圧を基準電圧Ｖ
ref と同じレベルに保持する。抵抗素子Ｒ０は、例え
ば、外付けの高精度な抵抗素子であるので、抵抗素子Ｒ
０に流れる電流は、基準電圧Ｖref と抵抗素子Ｒ０の抵
抗値により正確に設定される。このため、トランジスタ
Ｎ０のドレイン電流Ｉref は、電源電圧および温度変化
に依存せずに、安定した基準電流となる。当該基準電流
Ｉref は、ソース電流発生部２０に供給される。
プリファレンス回路などで発生した基準電圧であり、電
源電圧ＶCCおよび温度依存性のない安定した電圧であ
る。オペアンプＯＰＡ１は抵抗素子Ｒ０に印加される電
圧、即ち、トランジスタＮ０のソース電圧を基準電圧Ｖ
ref と同じレベルに保持する。抵抗素子Ｒ０は、例え
ば、外付けの高精度な抵抗素子であるので、抵抗素子Ｒ
０に流れる電流は、基準電圧Ｖref と抵抗素子Ｒ０の抵
抗値により正確に設定される。このため、トランジスタ
Ｎ０のドレイン電流Ｉref は、電源電圧および温度変化
に依存せずに、安定した基準電流となる。当該基準電流
Ｉref は、ソース電流発生部２０に供給される。
【００３３】ソース電流発生部２０において、ｐＭＯＳ
トランジスタＰ１とＰ２，Ｐ３およびＰ４のソースはと
もに電源電圧ＶCCの供給線に接続され、これらのトラン
ジスタのゲート同士が接続され、その接続点がトランジ
スタＰ１のドレインに接続されている。即ち、トランジ
スタＰ１とＰ２，Ｐ３およびＰ４はカレントミラー回路
を構成している。オペアンプＯＰＡ２の入力端子（＋）
はトランジスタＰ１のドレインに接続され、その反転入
力端子（−）はトランジスタＰ２のドレインに接続さ
れ、出力端子はトランジスタＰ５，Ｐ６およびＰ７のゲ
ートに接続されている。なお、トランジスタＰ５，Ｐ６
およびＰ７のソースはそれぞれトランジスタＰ２，Ｐ３
およびＰ４のドレインに接続されている。
トランジスタＰ１とＰ２，Ｐ３およびＰ４のソースはと
もに電源電圧ＶCCの供給線に接続され、これらのトラン
ジスタのゲート同士が接続され、その接続点がトランジ
スタＰ１のドレインに接続されている。即ち、トランジ
スタＰ１とＰ２，Ｐ３およびＰ４はカレントミラー回路
を構成している。オペアンプＯＰＡ２の入力端子（＋）
はトランジスタＰ１のドレインに接続され、その反転入
力端子（−）はトランジスタＰ２のドレインに接続さ
れ、出力端子はトランジスタＰ５，Ｐ６およびＰ７のゲ
ートに接続されている。なお、トランジスタＰ５，Ｐ６
およびＰ７のソースはそれぞれトランジスタＰ２，Ｐ３
およびＰ４のドレインに接続されている。
【００３４】ソース電流発生部２０において、トランジ
スタＮ０から出力される基準電流Ｉref は、ダイオード
接続されたｐＭＯＳトランジスタＰ１に入力される。オ
ペアンプＯＰＡ２には、トランジスタＰ１のドレイン電
圧とトランジスタＰ２のドレイン電圧がそれぞれ入力さ
れているので、これらのトランジスタのドレイン電圧差
に応じてオペアンプＯＰＡ２の出力電圧が設定され、当
該出力電圧に応じてトランジスタＰ５，Ｐ６およびＰ７
のゲート電圧が設定される。このため、トランジスタＰ
５，Ｐ６およびＰ７のドレインから基準電流Ｉref に応
じた電流Ｉout0，Ｉout1およびＩout2がそれぞれ出力さ
れる。なお、トランジスタＰ５のドレインから出力され
る電流Ｉout0は、基準電流としてシンク電流発生部３０
に入力される。ソース電流発生部２０の他の出力電流Ｉ
out1およびＩout2は、例えば、それぞれの負荷回路に供
給される。
スタＮ０から出力される基準電流Ｉref は、ダイオード
接続されたｐＭＯＳトランジスタＰ１に入力される。オ
ペアンプＯＰＡ２には、トランジスタＰ１のドレイン電
圧とトランジスタＰ２のドレイン電圧がそれぞれ入力さ
れているので、これらのトランジスタのドレイン電圧差
に応じてオペアンプＯＰＡ２の出力電圧が設定され、当
該出力電圧に応じてトランジスタＰ５，Ｐ６およびＰ７
のゲート電圧が設定される。このため、トランジスタＰ
５，Ｐ６およびＰ７のドレインから基準電流Ｉref に応
じた電流Ｉout0，Ｉout1およびＩout2がそれぞれ出力さ
れる。なお、トランジスタＰ５のドレインから出力され
る電流Ｉout0は、基準電流としてシンク電流発生部３０
に入力される。ソース電流発生部２０の他の出力電流Ｉ
out1およびＩout2は、例えば、それぞれの負荷回路に供
給される。
【００３５】シンク電流発生部３０において、ｎＭＯＳ
トランジスタＮ１のゲートは、ｎＭＯＳトランジスタＮ
２およびＮ３のゲートに接続され、これらのゲート同士
の接続点はトランジスタＮ１のドレインに接続されてい
る。トランジスタＮ１，Ｎ２およびＮ３のソースはとも
に接地されている。即ち、トランジスタＮ１，Ｎ２およ
びＮ３はカレントミラー回路を構成している。
トランジスタＮ１のゲートは、ｎＭＯＳトランジスタＮ
２およびＮ３のゲートに接続され、これらのゲート同士
の接続点はトランジスタＮ１のドレインに接続されてい
る。トランジスタＮ１，Ｎ２およびＮ３のソースはとも
に接地されている。即ち、トランジスタＮ１，Ｎ２およ
びＮ３はカレントミラー回路を構成している。
【００３６】オペアンプＯＰＡ３の入力端子（＋）はト
ランジスタＮ１のドレインに接続され、その反転入力端
子（−）はトランジスタＮ２のドレインに接続されてい
る。トランジスタＮ４およびＮ５のゲートはオペアンプ
ＯＰＡ３の出力端子に接続されている。トランジスタＮ
４のソースはトランジスタＮ２のドレインに接続され、
トランジスタＮ５のソースはトランジスタＮ３のドレイ
ンに接続されている。
ランジスタＮ１のドレインに接続され、その反転入力端
子（−）はトランジスタＮ２のドレインに接続されてい
る。トランジスタＮ４およびＮ５のゲートはオペアンプ
ＯＰＡ３の出力端子に接続されている。トランジスタＮ
４のソースはトランジスタＮ２のドレインに接続され、
トランジスタＮ５のソースはトランジスタＮ３のドレイ
ンに接続されている。
【００３７】トランジスタＮ１のドレインにソース電流
発生回路２０からの基準電流Ｉout0が入力される。トラ
ンジスタＮ１のドレイン電圧とトランジスタＮ２のドレ
イン電圧がオペアンプＯＰＡ３に入力され、これらのト
ランジスタのドレイン電圧間の差電圧に応じてオペアン
プＯＰＡ３の出力電圧が設定される。オペアンプＯＰＡ
３の出力電圧に応じて、トランジスタＮ４およびＮ５の
ゲート電圧が設定されるので、トランジスタＮ４および
Ｎ５のドレインからトランジスタＮ１に入力される基準
電流Ｉout0に応じたシンク電流Ｉout3およびＩout4がそ
れぞれ出力される。
発生回路２０からの基準電流Ｉout0が入力される。トラ
ンジスタＮ１のドレイン電圧とトランジスタＮ２のドレ
イン電圧がオペアンプＯＰＡ３に入力され、これらのト
ランジスタのドレイン電圧間の差電圧に応じてオペアン
プＯＰＡ３の出力電圧が設定される。オペアンプＯＰＡ
３の出力電圧に応じて、トランジスタＮ４およびＮ５の
ゲート電圧が設定されるので、トランジスタＮ４および
Ｎ５のドレインからトランジスタＮ１に入力される基準
電流Ｉout0に応じたシンク電流Ｉout3およびＩout4がそ
れぞれ出力される。
【００３８】以上説明したように、本実施形態によれ
ば、カレントミラー回路を構成するペアトランジスタの
ドレイン−ソース間電圧をオペアンプによってほぼ等し
いレベルに保持されているので、カレントミラー回路を
構成するトランジスタのサイズなどを適宜に設定するこ
とにより、基準電流Ｉref に基づいて、任意の電流を供
給することができ、電源電圧まはた温度などの変化に影
響されることなく、安定した電流を供給できる。また、
カレントミラー回路を構成するペアトランジスタのドレ
イン−ソース間電圧をオペアンプにより同電位に制御し
ているため、ゲート長の小さいトランジスタを使用して
も、ペアトランジスタの出力抵抗の低下による基準電流
と出力電流間のミスマッチは抑制され、レイアウト面積
を小さくできる。さらに、カスコード型のカレントミラ
ー回路に比べて低電源電圧での動作が可能である。
ば、カレントミラー回路を構成するペアトランジスタの
ドレイン−ソース間電圧をオペアンプによってほぼ等し
いレベルに保持されているので、カレントミラー回路を
構成するトランジスタのサイズなどを適宜に設定するこ
とにより、基準電流Ｉref に基づいて、任意の電流を供
給することができ、電源電圧まはた温度などの変化に影
響されることなく、安定した電流を供給できる。また、
カレントミラー回路を構成するペアトランジスタのドレ
イン−ソース間電圧をオペアンプにより同電位に制御し
ているため、ゲート長の小さいトランジスタを使用して
も、ペアトランジスタの出力抵抗の低下による基準電流
と出力電流間のミスマッチは抑制され、レイアウト面積
を小さくできる。さらに、カスコード型のカレントミラ
ー回路に比べて低電源電圧での動作が可能である。
【００３９】
【発明の効果】以上説明したように、本発明の電流源回
路によれば、カレントミラー回路の出力抵抗を見かけ上
大きくできるので、広い電源電圧範囲で所望の定電流を
得られる。本発明の電流源回路は、従来のカスコード型
カレントミラー回路と同程度の出力抵抗を持ち、且つ低
電圧で動作することが可能できる。さらに、本発明にお
いては、カレントミラー回路を構成するペアトランジス
タのドレイン−ソース間電圧が同電位になるように制御
されているため、比較的にゲート長の短いトランジスタ
を使用しても基準電流と出力電流間のミスマッチを小さ
く抑制でき、レイアウト面積の縮小を実現できる利点が
ある。
路によれば、カレントミラー回路の出力抵抗を見かけ上
大きくできるので、広い電源電圧範囲で所望の定電流を
得られる。本発明の電流源回路は、従来のカスコード型
カレントミラー回路と同程度の出力抵抗を持ち、且つ低
電圧で動作することが可能できる。さらに、本発明にお
いては、カレントミラー回路を構成するペアトランジス
タのドレイン−ソース間電圧が同電位になるように制御
されているため、比較的にゲート長の短いトランジスタ
を使用しても基準電流と出力電流間のミスマッチを小さ
く抑制でき、レイアウト面積の縮小を実現できる利点が
ある。
【図面の簡単な説明】
【図１】本発明に係る電流源回路の第１の実施形態を示
す回路図である。
す回路図である。
【図２】本発明に係る電流源回路の第２の実施形態を示
す回路図である。
す回路図である。
【図３】本発明に係る電流源回路の第３の実施形態を示
す回路図である。
す回路図である。
【図４】カレントミラー回路により構成された一般的な
電流源回路の構成を示す回路図である。
電流源回路の構成を示す回路図である。
【図５】カスコード型カレントミラー回路により構成さ
れた電流源回路を示す回路図である。
れた電流源回路を示す回路図である。
１０…基準電流発生部、２０…ソース電流発生部、３０
…シンク電流発生部、Ｎ０，Ｎ１，Ｎ３，Ｎ４，Ｎ５，
Ｎ６…ｎＭＯＳトランジスタ、Ｐ１，Ｐ２，Ｐ３，Ｐ
４，Ｐ５，Ｐ６，Ｐ７…ｐＭＯＳトランジスタ、ＯＰＡ
１，ＯＰＡ２，ＩＰＡ３…オペアンプ、Ｒ０…抵抗素
子、Ｉref …基準電流、ＶCC…電源電圧、ＧＮＤ…接地
電位。
…シンク電流発生部、Ｎ０，Ｎ１，Ｎ３，Ｎ４，Ｎ５，
Ｎ６…ｎＭＯＳトランジスタ、Ｐ１，Ｐ２，Ｐ３，Ｐ
４，Ｐ５，Ｐ６，Ｐ７…ｐＭＯＳトランジスタ、ＯＰＡ
１，ＯＰＡ２，ＩＰＡ３…オペアンプ、Ｒ０…抵抗素
子、Ｉref …基準電流、ＶCC…電源電圧、ＧＮＤ…接地
電位。
Claims (4)
- 【請求項１】第１の電圧源と第２の電圧源との間に直列
に接続されている定電流源と第１のトランジスタと、 電流出力端子と上記第２の電圧源との間に直列に接続さ
れている第２と第３のトランジスタと、 入力端子が上記定電流源と上記第１のトランジスタとの
接続点に接続され、反転入力端子が上記第２と第３のト
ランジスタとの接続点に接続され、出力端子が上記第３
のトランジスタの制御端子に接続されている差動増幅回
路とを有し、 上記第１と第２のトランジスタの制御端子が接続され、
当該制御端子同士の接続点が上記定電流源と上記第１の
トランジスタとの接続点に接続され、上記電流出力端子
から上記定電流源の供給電流に応じた電流が出力される
電流源回路。 - 【請求項２】第２の電流出力端子と上記第２の電圧源と
の間に直列に接続されている第４と第５のトランジスタ
を有し、 上記第４のトランジスタの制御端子が上記第２のトラン
ジスタの制御端子に接続され、上記第５のトランジスタ
の制御端子が上記差動増幅回路の出力端子に接続され、
上記第２の電流出力端子から上記定電流源の供給電流に
応じた第２の電流が出力される請求項１記載の電流源回
路。 - 【請求項３】上記トランジスタはｎチャネル絶縁ゲート
型電界効果トランジスタであり、上記第２の電圧源は接
地電位を供給し、上記第１の電圧源は上記接地電位より
高い電圧を供給する請求項１記載の電流源回路。 - 【請求項４】上記トランジスタはｐチャネル絶縁ゲート
型電界効果トランジスタであり、上記第１の電圧源は接
地電位を供給し、上記第２の電圧源は上記接地電位より
高い電圧を供給する請求項１記載の電流源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10279802A JP2000114891A (ja) | 1998-10-01 | 1998-10-01 | 電流源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10279802A JP2000114891A (ja) | 1998-10-01 | 1998-10-01 | 電流源回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000114891A true JP2000114891A (ja) | 2000-04-21 |
Family
ID=17616128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10279802A Pending JP2000114891A (ja) | 1998-10-01 | 1998-10-01 | 電流源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000114891A (ja) |
Cited By (12)
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| JP2006201761A (ja) * | 2004-12-21 | 2006-08-03 | Matsushita Electric Ind Co Ltd | 電流駆動装置，データドライバ，および表示装置 |
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-
1998
- 1998-10-01 JP JP10279802A patent/JP2000114891A/ja active Pending
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