JP3227711B2 - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、基準電圧発生回路に関
し、特に、半導体集積回路に用いられる基準電圧発生回
路に関する。
し、特に、半導体集積回路に用いられる基準電圧発生回
路に関する。
【０００２】
【従来の技術】この種の基準電圧発生回路の一例の回路
図を図３に示す。この回路は、図に示すように、高位電
源端子１と出力端子２との間に接続されたＰチャンネル
ＭＯＳ型電界効果トランジスタ（以後ＰＭＯＳトランジ
スタと記す）Ｐ1 と、出力端子２と接地端子３との間に
ダイオード接続されたＰＭＯＳトランジスタＰ2 と、バ
イアス発生回路４とからなる。
図を図３に示す。この回路は、図に示すように、高位電
源端子１と出力端子２との間に接続されたＰチャンネル
ＭＯＳ型電界効果トランジスタ（以後ＰＭＯＳトランジ
スタと記す）Ｐ1 と、出力端子２と接地端子３との間に
ダイオード接続されたＰＭＯＳトランジスタＰ2 と、バ
イアス発生回路４とからなる。
【０００３】バイアス発生回路４は、高位電源端子１と
接地端子３との間に直列に接続されたダイオード接続の
３つのＰＭＯＳトランジスタＰ3 ，Ｐ4 及びＰ5 からな
る。このバイアス発生回路４は、ＰＭＯＳトランジスタ
Ｐ1 に対して電源電圧依存性の小さいゲートバイアス電
圧を与えるための回路であり、結果として、ＰＭＯＳト
ランジスタＰ1 はほぼ定電流源として機能する。このと
き出力端子２には、ＰＭＯＳトランジスタＰ2 が、上述
のＰＭＯＳトランジスタＰ1 が決定した電流値を流すた
めに必要なゲート・ソース間電圧に等しい値の基準電圧
ＶREF が出力されることになる。
接地端子３との間に直列に接続されたダイオード接続の
３つのＰＭＯＳトランジスタＰ3 ，Ｐ4 及びＰ5 からな
る。このバイアス発生回路４は、ＰＭＯＳトランジスタ
Ｐ1 に対して電源電圧依存性の小さいゲートバイアス電
圧を与えるための回路であり、結果として、ＰＭＯＳト
ランジスタＰ1 はほぼ定電流源として機能する。このと
き出力端子２には、ＰＭＯＳトランジスタＰ2 が、上述
のＰＭＯＳトランジスタＰ1 が決定した電流値を流すた
めに必要なゲート・ソース間電圧に等しい値の基準電圧
ＶREF が出力されることになる。
【０００４】図４（ａ）は、上記のバイアス発生回路４
の動作を説明するための電流ー電圧特性図である。ここ
で、ＰＭＯＳトランジスタＰ5 は、極端に長いチャンネ
ル長を持つトランジスタである。バイアス発生回路４の
動作点は、図４（ａ）中に示されるＰＭＯＳトランジス
タＰ5 の電流ー電圧特性曲線（Ｐ５）と、ＰＭＯＳトラ
ンジスタＰ3 とＰ4 の直列回路の電流ー電圧特性曲線
（Ｐ３＋Ｐ４）との交点となり、出力電圧ＶO4として
は、ほぼ（ＶCC−２・ＶTP）（ただしＶCCは高位電源電
圧、ＶTPはＰＭＯＳトランジスタのしきい値電圧）が出
力される。従って、出力段のＰＭＯＳトランジスタＰ1
についてみると、このＭＯＳトランジスタのゲート・ソ
ース間には、高位電源電圧ＶCCが変動しても常に−２・
ＶTPなる一定の電圧が加わることになるので、このＭＯ
Ｓトランジスタを流れる電流Ｉ1 の大きさには変化がな
い。
の動作を説明するための電流ー電圧特性図である。ここ
で、ＰＭＯＳトランジスタＰ5 は、極端に長いチャンネ
ル長を持つトランジスタである。バイアス発生回路４の
動作点は、図４（ａ）中に示されるＰＭＯＳトランジス
タＰ5 の電流ー電圧特性曲線（Ｐ５）と、ＰＭＯＳトラ
ンジスタＰ3 とＰ4 の直列回路の電流ー電圧特性曲線
（Ｐ３＋Ｐ４）との交点となり、出力電圧ＶO4として
は、ほぼ（ＶCC−２・ＶTP）（ただしＶCCは高位電源電
圧、ＶTPはＰＭＯＳトランジスタのしきい値電圧）が出
力される。従って、出力段のＰＭＯＳトランジスタＰ1
についてみると、このＭＯＳトランジスタのゲート・ソ
ース間には、高位電源電圧ＶCCが変動しても常に−２・
ＶTPなる一定の電圧が加わることになるので、このＭＯ
Ｓトランジスタを流れる電流Ｉ1 の大きさには変化がな
い。
【０００５】次に、図４（ｂ）に出力段のＰＭＯＳトラ
ンジスタＰ1 およびＰ2 のそれぞれについて、電流ー電
圧特性を示す。図４（ｂ）によれば、出力段の動作点
は、ＰＭＯＳトランジスタＰ1 の電流ー電圧特性曲線
（Ｐ１）とＰＭＯＳトランジスタＰ2 の電流ー電圧特性
曲線（Ｐ２）との交点であり、しかも前述のように、高
位電源電圧ＶCCが変動してもＰＭＯＳトランジスタＰ1
を流れる電流Ｉ1 が一定に保たれるので、出力電圧Ｖ
OUT としては一定の基準電圧ＶREF が得られることがわ
かる。
ンジスタＰ1 およびＰ2 のそれぞれについて、電流ー電
圧特性を示す。図４（ｂ）によれば、出力段の動作点
は、ＰＭＯＳトランジスタＰ1 の電流ー電圧特性曲線
（Ｐ１）とＰＭＯＳトランジスタＰ2 の電流ー電圧特性
曲線（Ｐ２）との交点であり、しかも前述のように、高
位電源電圧ＶCCが変動してもＰＭＯＳトランジスタＰ1
を流れる電流Ｉ1 が一定に保たれるので、出力電圧Ｖ
OUT としては一定の基準電圧ＶREF が得られることがわ
かる。
【０００６】しかしこの基準電圧発生回路は、出力の基
準電圧ＶREF がＰＭＯＳトランジスタＰ2 のトランジス
タ特性そのもので決っており、トランジスタ特性の温度
依存性そのものが基準電圧ＶREF に反映されるという大
きな欠点を有している。
準電圧ＶREF がＰＭＯＳトランジスタＰ2 のトランジス
タ特性そのもので決っており、トランジスタ特性の温度
依存性そのものが基準電圧ＶREF に反映されるという大
きな欠点を有している。
【０００７】上述の欠点を改良した回路が、図５に示す
基準電圧発生回路である。この回路が図３に示す基準電
圧発生回路と異なるのは、ＰＭＯＳトランジスタＰ1 と
Ｐ2 が接続された節点５と接地端子３との間にダイオー
ド接続されたＰＭＯＳトランジスタＰ6 とＮチャンネル
ＭＯＳ型電界効果トランジスタ（以後ＮＭＯＳトランジ
スタと記す）Ｎ1 とを直列に接続した点と、このＮＭＯ
ＳトランジスタＮ1 のゲート電圧を制御するバイアス発
生回路６を設けた点である。
基準電圧発生回路である。この回路が図３に示す基準電
圧発生回路と異なるのは、ＰＭＯＳトランジスタＰ1 と
Ｐ2 が接続された節点５と接地端子３との間にダイオー
ド接続されたＰＭＯＳトランジスタＰ6 とＮチャンネル
ＭＯＳ型電界効果トランジスタ（以後ＮＭＯＳトランジ
スタと記す）Ｎ1 とを直列に接続した点と、このＮＭＯ
ＳトランジスタＮ1 のゲート電圧を制御するバイアス発
生回路６を設けた点である。
【０００８】バイアス発生回路６は、ＰＭＯＳトランジ
スタＰ7 と２つのダイオード接続のＮＭＯＳトランジス
タＮ2 ，Ｎ3 を高位電源端子１と接地端子３との間に直
列に接続した構成になっている。ＰＭＯＳトランジスタ
Ｐ7 のゲートには、バイアス発生回路４の出力電圧ＶO4
が印加されている。このバイアス発生回路６は、前述の
バイアス発生回路４とほぼ同様の動作によって、出力電
圧ＶO7として２・ＶTN（ただし、ＶTNはＮＭＯＳトラジ
スタＮ2 およびＮ3 のしきい値電圧）を発生する。従っ
て、バイアス発生回路６とＮＭＯＳトランジスタＮ1 と
の組み合せによって、前述のバイアス発生回路４とＰＭ
ＯＳトランジスタＰ1 との組み合せの場合と同様に、一
定の電流Ｉ6 が得られる。すなわちこの基準電圧発生回
路においては、バイアス発生回路４とＰＭＯＳトランジ
スタＰ1 との組み合せ、およびバイアス発生回路６とＮ
ＭＯＳトランジスタＮ1 との組み合せは、それぞれ定電
流源を構成すると考えてよい。
スタＰ7 と２つのダイオード接続のＮＭＯＳトランジス
タＮ2 ，Ｎ3 を高位電源端子１と接地端子３との間に直
列に接続した構成になっている。ＰＭＯＳトランジスタ
Ｐ7 のゲートには、バイアス発生回路４の出力電圧ＶO4
が印加されている。このバイアス発生回路６は、前述の
バイアス発生回路４とほぼ同様の動作によって、出力電
圧ＶO7として２・ＶTN（ただし、ＶTNはＮＭＯＳトラジ
スタＮ2 およびＮ3 のしきい値電圧）を発生する。従っ
て、バイアス発生回路６とＮＭＯＳトランジスタＮ1 と
の組み合せによって、前述のバイアス発生回路４とＰＭ
ＯＳトランジスタＰ1 との組み合せの場合と同様に、一
定の電流Ｉ6 が得られる。すなわちこの基準電圧発生回
路においては、バイアス発生回路４とＰＭＯＳトランジ
スタＰ1 との組み合せ、およびバイアス発生回路６とＮ
ＭＯＳトランジスタＮ1 との組み合せは、それぞれ定電
流源を構成すると考えてよい。
【０００９】この基準電圧発生回路の出力電圧ＶOUT と
しては、節点５の電位ＶO2から、ＰＭＯＳトランジスタ
Ｐ6 が、ＮＭＯＳトランジスタＮ1 によって決められる
電流Ｉ6 を流すのに必要なゲート・ソース間電圧だけ降
下した一定の電圧ＶREF が出力される。従って、ＰＭＯ
ＳトランジスタＰ1 を流れる電流Ｉ1 およびＰＭＯＳト
ランジスタＰ6 を流れる電流Ｉ6 を、例えば１μＡとい
うような小さい値に設定すると、出力電圧はＶREF ＝Ｖ
TP2 −ＶTP6 （ただし、ＶTP2 はＰＭＯＳトランジスタ
Ｐ2 のしきい値電圧、ＶTP6 はＰＭＯＳトランジスタＰ
6 のしきい値電圧）となる。図５に示す基準電圧発生回
路によれば、出力の基準電圧ＶREF が同じ導電型の２つ
のＭＯＳトランジスタの特性値の差の形になるため、温
度依存性についてはその効果が相殺されて好ましい特性
が得られる。
しては、節点５の電位ＶO2から、ＰＭＯＳトランジスタ
Ｐ6 が、ＮＭＯＳトランジスタＮ1 によって決められる
電流Ｉ6 を流すのに必要なゲート・ソース間電圧だけ降
下した一定の電圧ＶREF が出力される。従って、ＰＭＯ
ＳトランジスタＰ1 を流れる電流Ｉ1 およびＰＭＯＳト
ランジスタＰ6 を流れる電流Ｉ6 を、例えば１μＡとい
うような小さい値に設定すると、出力電圧はＶREF ＝Ｖ
TP2 −ＶTP6 （ただし、ＶTP2 はＰＭＯＳトランジスタ
Ｐ2 のしきい値電圧、ＶTP6 はＰＭＯＳトランジスタＰ
6 のしきい値電圧）となる。図５に示す基準電圧発生回
路によれば、出力の基準電圧ＶREF が同じ導電型の２つ
のＭＯＳトランジスタの特性値の差の形になるため、温
度依存性についてはその効果が相殺されて好ましい特性
が得られる。
【００１０】
【発明が解決しようとする課題】上述したように、図５
に示す従来の基準電圧発生回路においては、出力の基準
電圧ＶREF を決めているのは、ＰＭＯＳトランジスタＰ
2 を流れる電流Ｉ2 とＰＭＯＳトランジスタＰ6 を流れ
る電流Ｉ6 とであるが、電流Ｉ2 がＰＭＯＳトランジス
タＰ1 を流れる電流Ｉ1 と電流Ｉ6 との差によって決ま
るので、実際には電流Ｉ1 と電流Ｉ6 とによって基準電
圧が決まると考えてよい。そして、電流値Ｉ1 を決定し
ているのが、ＰＭＯＳトランジスタＰ3 ，Ｐ4 およびＰ
1 のトランジスタ特性であり、また電流値Ｉ6を決定し
ているのが、ＮＭＯＳトランジスタＮ2 ，Ｎ3 およびＮ
1 のトランジスタ特性である。ところがこれらの特性
は、回路設計や素子のレイアウト設計あるいは製造条件
などトランジスタ特性を決める要因が変動した場合に、
それぞれ全く独立に変動してしまうことがあり、このた
め基準電圧発生回路が誤動作を起してしまうことがあ
る。
に示す従来の基準電圧発生回路においては、出力の基準
電圧ＶREF を決めているのは、ＰＭＯＳトランジスタＰ
2 を流れる電流Ｉ2 とＰＭＯＳトランジスタＰ6 を流れ
る電流Ｉ6 とであるが、電流Ｉ2 がＰＭＯＳトランジス
タＰ1 を流れる電流Ｉ1 と電流Ｉ6 との差によって決ま
るので、実際には電流Ｉ1 と電流Ｉ6 とによって基準電
圧が決まると考えてよい。そして、電流値Ｉ1 を決定し
ているのが、ＰＭＯＳトランジスタＰ3 ，Ｐ4 およびＰ
1 のトランジスタ特性であり、また電流値Ｉ6を決定し
ているのが、ＮＭＯＳトランジスタＮ2 ，Ｎ3 およびＮ
1 のトランジスタ特性である。ところがこれらの特性
は、回路設計や素子のレイアウト設計あるいは製造条件
などトランジスタ特性を決める要因が変動した場合に、
それぞれ全く独立に変動してしまうことがあり、このた
め基準電圧発生回路が誤動作を起してしまうことがあ
る。
【００１１】基準電圧発生回路はその用途、目的から常
に活性状態であることが多く、集積回路のスタンバイ状
態における消費電力の中に占める割合いが大きいため、
各電流Ｉ1 およびＩ6 は、可能な限り小さく設定される
ことが要求される。具体的にはこれらの電流は１μＡ程
度であるが、ＰＭＯＳトランジスタＰ2 およびＰ6 にと
っては、ゲート・ソース間電圧がしきい値電圧付近に設
定されるため、この設定電流値がそれぞれ独立にゆらい
でしまうと、出力の基準電圧ＶREF が大幅に変化してし
まうことになる。例えば、電流Ｉ6 が大きくなってしま
ったとすると、電流Ｉ2 はＩ2 ＝Ｉ1 −Ｉ6 であること
から、極端な場合には電流Ｉ2 がほぼ０となり、ＰＭＯ
ＳトランジスタＰ2 がほとんど非導通状態となる。この
ため所望の基準電圧を全く得ることができないというこ
とが起る。
に活性状態であることが多く、集積回路のスタンバイ状
態における消費電力の中に占める割合いが大きいため、
各電流Ｉ1 およびＩ6 は、可能な限り小さく設定される
ことが要求される。具体的にはこれらの電流は１μＡ程
度であるが、ＰＭＯＳトランジスタＰ2 およびＰ6 にと
っては、ゲート・ソース間電圧がしきい値電圧付近に設
定されるため、この設定電流値がそれぞれ独立にゆらい
でしまうと、出力の基準電圧ＶREF が大幅に変化してし
まうことになる。例えば、電流Ｉ6 が大きくなってしま
ったとすると、電流Ｉ2 はＩ2 ＝Ｉ1 −Ｉ6 であること
から、極端な場合には電流Ｉ2 がほぼ０となり、ＰＭＯ
ＳトランジスタＰ2 がほとんど非導通状態となる。この
ため所望の基準電圧を全く得ることができないというこ
とが起る。
【００１２】
【課題を解決するための手段】本発明の基準電圧発生回
路は、同一導電型の第１の電界効果トランジスタ及び第
２の電界効果トランジスタと、電気的特性が同等な複数
の電界効果トランジスタを並列に接続してなる定電流動
作の電界効果トランジスタを含み、前記第１の電界効果
トランジスタに一定電流を流す第１の定電流源と、前記
第１の定電流源の出力電流と前記第２の電界効果トラン
ジスタに流れる電流とを一定比率に保つ、カレントミラ
ー回路を含む第２の定電流源とを備え、前記第１の電界
効果トランジスタのしきい値電圧と前記第２の電界効果
トランジスタのしきい値電圧との差電圧を出力電圧とす
る構成の基準電圧発生回路である。
路は、同一導電型の第１の電界効果トランジスタ及び第
２の電界効果トランジスタと、電気的特性が同等な複数
の電界効果トランジスタを並列に接続してなる定電流動
作の電界効果トランジスタを含み、前記第１の電界効果
トランジスタに一定電流を流す第１の定電流源と、前記
第１の定電流源の出力電流と前記第２の電界効果トラン
ジスタに流れる電流とを一定比率に保つ、カレントミラ
ー回路を含む第２の定電流源とを備え、前記第１の電界
効果トランジスタのしきい値電圧と前記第２の電界効果
トランジスタのしきい値電圧との差電圧を出力電圧とす
る構成の基準電圧発生回路である。
【００１３】
【実施例】次に、本発明の最適な実施例について、図面
を参照して説明する。以下では、本発明の理解を容易に
するために、実施例の説明に先だって、先ず本発明の参
考例について説明する。図１は、本発明の一参考例の回
路図である。
を参照して説明する。以下では、本発明の理解を容易に
するために、実施例の説明に先だって、先ず本発明の参
考例について説明する。図１は、本発明の一参考例の回
路図である。
【００１４】本参考例が図５に示す従来の基準電圧発生
回路と異なるのは、ＮＭＯＳトランジスタＮ1 とＮ2 と
が同じトランジスタ特性を示すように設計され、カレン
トミラー回路７を形成していることである。すなわち、
本参考例においては、ＮＭＯＳトランジスタＮ1 を流れ
る電流Ｉ6 がゲートバイアスによって決められるのでは
なく、カレントミラー回路７によって決められるので、
ＮＭＯＳトランジスタＮ1 （従ってＰＭＯＳトランジス
タＰ6 ）には、常にＰＭＯＳトランジスタＰ7を流れる
電流と同じ大きさの電流が流れる。
回路と異なるのは、ＮＭＯＳトランジスタＮ1 とＮ2 と
が同じトランジスタ特性を示すように設計され、カレン
トミラー回路７を形成していることである。すなわち、
本参考例においては、ＮＭＯＳトランジスタＮ1 を流れ
る電流Ｉ6 がゲートバイアスによって決められるのでは
なく、カレントミラー回路７によって決められるので、
ＮＭＯＳトランジスタＮ1 （従ってＰＭＯＳトランジス
タＰ6 ）には、常にＰＭＯＳトランジスタＰ7を流れる
電流と同じ大きさの電流が流れる。
【００１５】本参考例は以下のように動作する。いまＰ
ＭＯＳトランジスタＰ1 のゲート幅が、ＰＭＯＳトラン
ジスタＰ7 のゲート幅の２倍であるとする。ＰＭＯＳト
ランジスタＰ1 を流れる電流Ｉ1 およびＰＭＯＳトラン
ジスタＰ7 を流れる電流Ｉ7はバイアス発生回路４の出
力電圧Ｖ04によって決まり、Ｉ1 ＝２・Ｉ7 である。
ＭＯＳトランジスタＰ1 のゲート幅が、ＰＭＯＳトラン
ジスタＰ7 のゲート幅の２倍であるとする。ＰＭＯＳト
ランジスタＰ1 を流れる電流Ｉ1 およびＰＭＯＳトラン
ジスタＰ7 を流れる電流Ｉ7はバイアス発生回路４の出
力電圧Ｖ04によって決まり、Ｉ1 ＝２・Ｉ7 である。
【００１６】従って、ＰＭＯＳトランジスタＰ2 を流れ
る電流Ｉ2 は、 Ｉ2 ＝Ｉ1 −Ｉ6 ＝２・Ｉ7 −Ｉ6 （１） となる。
る電流Ｉ2 は、 Ｉ2 ＝Ｉ1 −Ｉ6 ＝２・Ｉ7 −Ｉ6 （１） となる。
【００１７】一方、ＰＭＯＳトランジスタＰ6 を流れる
電流Ｉ6は、前述のように、ＰＭＯＳトランジスタＰ7
を流れる電流Ｉ7 と等しいので、（１）式は、 Ｉ2 ＝２・Ｉ7 −Ｉ6 ＝Ｉ6 となって、ＰＭＯＳトランジスタＰ2 には、常にＰＭＯ
ＳトランジスタＰ6 に流れる電流と同じ大きさの電流が
流れる。しかも、これらの電流値がすべてＰＭＯＳトラ
ンジスタの特性で決まっているので、製造条件の変動に
よってＭＯＳトランジスタの特性がばらついたり、温度
などの使用環境条件が変動したり、あるいは電源電圧や
バックゲート電圧などの回路条件の変動によってトラン
ジスタ特性が変動した場合でも、各電流値は連動して変
化する。すなわち、ＭＯＳトランジスタ特性が変動した
場合でも、電流Ｉ2 と電流Ｉ6 とは確実に等しく保たれ
る。従って、出力の基準電圧としては、常にＰＭＯＳト
ランジスタＰ2 とＰＭＯＳトランジスタＰ6との特性の
差電圧が安定して出力される。ＮＭＯＳトランジスタＮ
1 およびＮ2 については、特性値が一致してさえいれば
よく、その絶対値は全く影響しない。
電流Ｉ6は、前述のように、ＰＭＯＳトランジスタＰ7
を流れる電流Ｉ7 と等しいので、（１）式は、 Ｉ2 ＝２・Ｉ7 −Ｉ6 ＝Ｉ6 となって、ＰＭＯＳトランジスタＰ2 には、常にＰＭＯ
ＳトランジスタＰ6 に流れる電流と同じ大きさの電流が
流れる。しかも、これらの電流値がすべてＰＭＯＳトラ
ンジスタの特性で決まっているので、製造条件の変動に
よってＭＯＳトランジスタの特性がばらついたり、温度
などの使用環境条件が変動したり、あるいは電源電圧や
バックゲート電圧などの回路条件の変動によってトラン
ジスタ特性が変動した場合でも、各電流値は連動して変
化する。すなわち、ＭＯＳトランジスタ特性が変動した
場合でも、電流Ｉ2 と電流Ｉ6 とは確実に等しく保たれ
る。従って、出力の基準電圧としては、常にＰＭＯＳト
ランジスタＰ2 とＰＭＯＳトランジスタＰ6との特性の
差電圧が安定して出力される。ＮＭＯＳトランジスタＮ
1 およびＮ2 については、特性値が一致してさえいれば
よく、その絶対値は全く影響しない。
【００１８】なお、以上の説明では、ＰＭＯＳトランジ
スタＰ1 によって構成される定電流源が流す電流と、Ｐ
ＭＯＳトランジスタＰ7 によって来まるカレントミラー
回路７の電流との比が２対１の場合について説明した
が、これまでの説明から明らかなように、電流比が任意
の値であってもよい。
スタＰ1 によって構成される定電流源が流す電流と、Ｐ
ＭＯＳトランジスタＰ7 によって来まるカレントミラー
回路７の電流との比が２対１の場合について説明した
が、これまでの説明から明らかなように、電流比が任意
の値であってもよい。
【００１９】次に、本発明の実施例について説明する。
図２は、本発明の実施例の回路図である。本実施例が図
１に示す参考例と異なるのは、ＰチャンネＰＭＯＳトラ
ンジスタＰ2 を駆動する定電流源としてのＰＭＯＳトラ
ンジスタＰ1 が、並列に接続された２つのＰＭＯＳトラ
ンジスタＰ11およびＰ12で構成されている点である。そ
して、３つのＰＭＯＳトランジスタＰ11，Ｐ12およびＰ
7 は、チャンネル長やチャンネル幅あるいはチップ上で
のレイアウトの向きなど、トランジスタ特性に影響のあ
る要素についてはすべて揃えてある。
図２は、本発明の実施例の回路図である。本実施例が図
１に示す参考例と異なるのは、ＰチャンネＰＭＯＳトラ
ンジスタＰ2 を駆動する定電流源としてのＰＭＯＳトラ
ンジスタＰ1 が、並列に接続された２つのＰＭＯＳトラ
ンジスタＰ11およびＰ12で構成されている点である。そ
して、３つのＰＭＯＳトランジスタＰ11，Ｐ12およびＰ
7 は、チャンネル長やチャンネル幅あるいはチップ上で
のレイアウトの向きなど、トランジスタ特性に影響のあ
る要素についてはすべて揃えてある。
【００２０】本実施例は参考例に比べて、各ＭＯＳトラ
ンジスタの特性の同一性を更によくすることができ、し
かもＭＯＳトランジスタのレイアウトの自由度がますと
いう効果がある。
ンジスタの特性の同一性を更によくすることができ、し
かもＭＯＳトランジスタのレイアウトの自由度がますと
いう効果がある。
【００２１】
【発明の効果】以上説明したように、本発明の基準電圧
発生回路では、出力電圧を決定する２つの電界効果トラ
ンジスタを駆動する２つの定電流源の電流が、全て同一
導電型の電界効果トランジスタだけで決るようにし、且
つ、定電流源の電界効果トランジスタを並列接続した複
数の電界効果トランジスタで構成している。従って２つ
の電流は、製造条件、使用環境条件あるいは回路条件な
どのトランジスタ特性を決める要因の変動に対して互い
に連動して変化し、２つの電流の比が常に一定の値を保
つ。
発生回路では、出力電圧を決定する２つの電界効果トラ
ンジスタを駆動する２つの定電流源の電流が、全て同一
導電型の電界効果トランジスタだけで決るようにし、且
つ、定電流源の電界効果トランジスタを並列接続した複
数の電界効果トランジスタで構成している。従って２つ
の電流は、製造条件、使用環境条件あるいは回路条件な
どのトランジスタ特性を決める要因の変動に対して互い
に連動して変化し、２つの電流の比が常に一定の値を保
つ。
【００２２】このため出力電圧としては常に、上記の２
つの電界効果トランジスタの特性の差電圧が安定して出
力される。更に、上述のように安定な電流設定が行われ
るので、各定電流源の電流値を小さく設定しても誤動作
が起ることはなく、消費電力を小さくすることができ
る。このことは集積回路全体の消費電力を低減する上で
非常に大きな利点である。また、回路条件や製造条件に
対する許容度が大きいので、回路設計が容易となり製造
歩留りを向上させることができる。
つの電界効果トランジスタの特性の差電圧が安定して出
力される。更に、上述のように安定な電流設定が行われ
るので、各定電流源の電流値を小さく設定しても誤動作
が起ることはなく、消費電力を小さくすることができ
る。このことは集積回路全体の消費電力を低減する上で
非常に大きな利点である。また、回路条件や製造条件に
対する許容度が大きいので、回路設計が容易となり製造
歩留りを向上させることができる。
【図１】本発明の一参考例の回路図である。
【図２】本発明の一実施例の回路図である。
【図３】従来の基準電圧発生回路の一例の回路図であ
る。
る。
【図４】図３に示す基準電圧発生回路の動作を説明する
ための、ＭＯＳトランジスタの電流ー電圧特性図であ
る。
ための、ＭＯＳトランジスタの電流ー電圧特性図であ
る。
【図５】従来の基準電圧発生回路の他の例の回路図であ
る。
る。
１ 高位電源端子 ２ 出力端子 ３ 接地端子 ４，６ バイアス発生回路 ５ 節点 ７ カレントミラー回路
Claims (5)
- 【請求項１】 同一導電型の第１の電界効果トランジス
タ及び第２の電界効果トランジスタと、 電気的特性が同等な複数の電界効果トランジスタを並列
に接続してなる定電流動作の電界効果トランジスタを含
み、出力電流を前記第１の電界効果トランジスタ及び前
記第２の電界効果トランジスタに分流して流す第１の定
電流源と、定電流動作の電界効果トランジスタをカレントミラーの
電流源に用い、前記カレントミラーの電流源の電界効果
トランジスタに 前記第１の定電流源の出力電流と一定比
率にある定電流を流すことで、前記第１の定電流源の出
力電流と一定比率にある定電流を発生し、その第１の定
電流源の出力電流と一定比率にある定電流を前記第２の
電界効果トランジスタに流すことにより、前記第１の定
電流源の出力電流と前記第２の電界効果トランジスタに
流れる電流とを一定比率に保つカレントミラー回路を含
む第２の定電流源とを備え、 前記第１の電界効果トランジスタのしきい値電圧と前記
第２の電界効果トランジスタのしきい値電圧との差電圧
を出力電圧とする構成の基準電圧発生回路。 - 【請求項２】 第１の電源端子と第１の節点との間に並
列接続された電気的特性が同等な複数の電界効果トラン
ジスタからなる定電流動作の電界効果トランジスタを含
む第１の定電流源と、 前記第１の節点と第２の電源端子との間にダイオード接
続された第１導電型の電界効果トランジスタであって、
前記第１の定電流源から一定電流を供給される第１の電
界効果トランジスタと、 前記第１の節点と出力節点との間にダイオード接続され
た第１導電型の第２の電界効果トランジスタと、定電流動作の電界効果トランジスタをカレントミラーの
電流源に用い、前記カレントミラーの電流源の電界効果
トランジスタに 前記第１の定電流源の出力電流と一定比
率にある定電流を流すことにより、前記出力節点に接続
された電流出力点に前記第１の定電流源の出力電流と一
定比率にある定電流を発生し、前記第２の電界効果トラ
ンジスタに前記第１の定電流源の出力電流と一定比率に
ある定電流を流すカレントミラー回路を有し、前記第１
の定電流源の出力電流と前記２の電界効果トランジスタ
に流れる電流とを一定比率に保つ第２の定電流源とを含
んでなる基準電圧発生回路。 - 【請求項３】 前記第１の定電流源の出力電流値及び前
記第２の定電流源の出力電流値が、一方の導電型の電界
効果トランジスタのみによって決定されることを特徴と
する、請求項１又は請求項２に記載の基準電圧発生回
路。 - 【請求項４】 ＭＯＳ電界効果トランジスタによって構
成されることを特徴とする、請求項３に記載の基準電圧
発生回路。 - 【請求項５】 ソースが高位電源端子に接続され、ゲー
トに外部から直流の定電圧が入力されるＰチャンネル型
の第１のＭＯＳ型電界効果トランジスタと、 ソースが前記第１のＭＯＳ型電界効果トランジスタのド
レインに接続され、ゲートとドレインとが共に接地端子
に接続されたＰチャンネル型の第２のＭＯＳ型電界効果
トランジスタと、 ソースが前記第２のＭＯＳ型電界効果トランジスタのソ
ースに接続され、ゲートとドレインとが共に出力端子に
接続されたＰチャンネル型の第３のＭＯＳ型電界効果ト
ランジスタと、 ソースが前記高位電源端子に接続され、ゲートに前記外
部からの直流の定電圧が入力されるＰチャンネル型の第
４のＭＯＳ型電界効果トランジスタと、 ゲートとドレインとが共に前記第４のＭＯＳ型電界効果
トランジスタのドレインに接続され、ソースが前記接地
端子に接続されたＮチャンネル型の第５のＭＯＳ型電界
効果トランジスタと、 ゲートが前記第５のＭＯＳ型電界効果トランジスタのゲ
ートに接続され、ドレインが前記出力端子に接続され
て、前記第５のＭＯＳ型電界効果トランジスタとでカレ
ントミラー回路を構成するＮチャンネル型の第６のＭＯ
Ｓ型電界効果トランジスタとを含んでなり、 前記Ｐチャンネル型の第１のＭＯＳ型電界効果トランジ
スタが、電気的特性が同等の複数のＰチャンネルＭＯＳ
型電界効果トランジスタを並列に接続した構造である基
準電圧発生回路。
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|---|---|---|---|
| JP8213291A JP3227711B2 (ja) | 1991-04-15 | 1991-04-15 | 基準電圧発生回路 |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP8213291A JP3227711B2 (ja) | 1991-04-15 | 1991-04-15 | 基準電圧発生回路 |
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|---|---|
| JPH04315895A JPH04315895A (ja) | 1992-11-06 |
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Family
ID=13765890
Family Applications (1)
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|---|---|---|---|
| JP8213291A Expired - Lifetime JP3227711B2 (ja) | 1991-04-15 | 1991-04-15 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3227711B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103513686A (zh) * | 2013-09-30 | 2014-01-15 | 无锡中星微电子有限公司 | 一种电压调节器 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1991
- 1991-04-15 JP JP8213291A patent/JP3227711B2/ja not_active Expired - Lifetime
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| CN103513686B (zh) * | 2013-09-30 | 2016-03-16 | 无锡中感微电子股份有限公司 | 一种电压调节器 |
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| JPH04315895A (ja) | 1992-11-06 |
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