JP4810943B2 - 過電流検出回路及び電圧比較回路 - Google Patents
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Description
DC−DCコンバータ等で使用されている従来の過電流検出回路の回路例を図4に示す。なお、同図に示す回路は、特許文献1においても従来技術として挙げられているものである。
図5に示すように、比較器COMP内部では、nチャネルMOSFETであるM11及びM12と、pチャネルMOSFETであるM13及びM14とからなる差動増幅部が構成されており、この差動増幅部へのバイアス電流が定電流源Ibによって流されている。
図5の回路構成を更に詳しく説明する。
こうすることにより、基準負荷に流す電流を、過電流検出の対象である電流よりも少ない電流とすることができる。
また、前述した本発明に係る過電流検出回路において、当該基準負荷で得られている電圧を当該検出電圧が上回ったときに、当該基準負荷に流す電流を減少させるようにすることができる。
また、このために、当該検出電圧が当該基準負荷で得られている電圧を上回ったときに減少する電流を、当該差動増幅部からの出力を受ける増幅部から得るようにしてもよい。
まず図1について説明する。同図は、本発明を実施する基準電圧生成回路の構成を示している。この回路は図5に示したものと同様の動作をする回路である。すなわち、図4に示した回路における比較器COMP及び基準電流源Irefを図1の回路(トランジスタM1は除く)と置換し、図1の回路の出力Voutに出力増幅部を付加することにより、図4に示したものと同様の過電流検出回路を構成することができる。
同図において、nチャネルMOSFETであるM11及びM12と、pチャネルMOSFETであるM13及びM14とにより差動増幅部が構成されている。この差動増幅部へのバイアス電流が定電流源Ibによって流されている。なお、pチャネルMOSFETであるM1は、図4に示されているものと同様の、基準負荷である。
図1に示した構成と前述した図5の構成とを対比すると分かるように、図5の回路では、基準電流源Irefが基準負荷M1に電流を流して基準電圧Vd1を生成させているのに対し、図1の回路では基準電流源Irefが削除されている。その代わりに、図5においてはグランドに接続されていたM11及びM12の両ソース端子が図1の回路ではM1のドレイン端子に接続されている。これはすなわち、定電流源IbによってM11、M12、M13、及びM14からなる差動増幅部に流されているバイアス電流を、基準負荷であるM1に流して電圧Vd1を生成するようにしているのである。
M22及び抵抗Rは、DC−DCコンバータ1の動作中におけるM20のオフ期間において比較部12の状態変化を防止するためのものである。
M31、M32、及びM37の全てのゲート端子とM31のドレイン端子とが接続されており、カレントミラーを構成している。なお、本実施例においては、M31とM32とM37とのチャネル幅の比(すなわちミラー比)を1:A:Bとしている。ここで、M31、M32、及びM37の全てのソース端子が電源線VDDに接続されており、更に、定電流源IbがM31のドレイン端子とグランドとの間に接続されているので、M31のドレイン電流は、定電流源Ibにより決定される。従って、M32はA×Ibのドレイン電流を流す定電流源とみなすことができ、また、M37は、B×Ibのドレイン電流を流す定電流源とみなすことができる。
例えば、上述した実施形態においてはMOSFETを使用していたが、接合型FET等を用いて同様の回路を構成することも可能である。
11 出力段
12 比較部
C コンデンサ
COMP 比較器
L コイル
Ib、Ip、Iref 定電流源
M0、M1、M11、M12、
M20、M22、M23、M35、M36、M38 nチャネルMOSFET
M13、M14、
M21、M31、M32、M33、M34、M37 pチャネルMOSFET
N インバータ
R 抵抗
ZL 駆動負荷
Claims (11)
- 2つの入力の電位差を増幅する差動増幅部と、
基準電流を流すと当該基準電流に対応する基準電圧が得られる基準負荷と、
を有し、
前記差動増幅部に流されるバイアス電流のうちの少なくとも一部の電流を前記基準負荷に流し、
前記電流を前記基準負荷に流して得られた電圧を、前記差動増幅部の2つの入力のうちの一方へ入力し、
過電流検出の対象である電流の大きさに対応する検出電圧を、前記差動増幅部の2つの入力のうちの他方へ入力する、
ことを特徴とする過電流検出回路。 - 前記基準負荷は、ゲート電位を固定した第一のMOSFETであり、
前記過電流検出の対象である電流は、第二のMOSFETのドレイン電流である、
ことを特徴とする請求項1に記載の過電流検出回路。 - 前記第二のMOSFETのチャネル幅が、前記第一のMOSFETのチャネル幅よりも広いことを特徴とする請求項2に記載の過電流検出回路。
- 前記第二のMOSFETをオフ状態とするときに、前記検出電圧に代えて所定の固定電圧を前記差動増幅部へ入力することを特徴とする請求項2に記載の過電流検出回路。
- 前記基準負荷で得られている電圧を前記検出電圧が上回ったときに、当該基準負荷に流す電流を減少させることを特徴とする請求項1に記載の過電流検出回路。
- 前記基準負荷に流す電流を、前記差動増幅部の出力に基づいて減少させることを特徴とする請求項5に記載の過電流検出回路。
- 前記検出電圧が前記基準負荷で得られている電圧を上回ったときに減少する電流を、前記差動増幅部からの出力を受ける増幅部から得ることを特徴とする請求項5または6に記載の過電流検出回路。
- 請求項1から7までのうちのいずれか1項に記載の過電流検出回路を用い、
前記過電流検出回路による過電流検出の対象が、負荷を駆動する出力段のMOSFETのドレイン電流である、
ことを特徴とするDC−DCコンバータ。 - 基準電流を流すと当該基準電流に対応する基準電圧が得られる基準負荷に、2つの入力の電位差を増幅する差動増幅部に流されるバイアス電流のうちの少なくとも一部の電流を流し、
前記電流を前記基準負荷に流して得られた電圧を、前記差動増幅部の2つの入力のうちの一方へ入力し、
過電流検出の対象である電流の大きさに対応する検出電圧を、前記差動増幅部の2つの入力のうちの他方に入力する、
ことを特徴とする過電流検出方法。 - 比較対象の電圧と基準電圧との電圧比較を行う電圧比較回路であって、
基準電流を流すと当該基準電流に対応する前記基準電圧が得られる基準負荷と、
2つの入力の電位差を増幅する差動増幅部とを有し、
前記差動増幅部に流されるバイアス電流のうちの少なくとも一部の電流を前記基準電流として前記基準負荷に流すことによって前記基準電圧を生成し、
前記生成された基準電圧を前記差動増幅部の2つの入力のうちの一方へ入力し、
前記比較対象の電圧を、前記差動増幅部の2つの入力のうちの他方へ入力する、
ことを特徴とする電圧比較回路。 - 比較対象の電圧と基準電圧との電圧比較を行う電圧比較方法であって、
基準電流を流すと当該基準電流に対応する前記基準電圧が得られる基準負荷に、2つの入力の電位差を増幅する差動増幅部に流されるバイアス電流のうちの少なくとも一部の電流を当該基準電流として流すことによって当該基準電圧を生成し、
前記生成された基準電圧を前記差動増幅部の2つの入力のうちの一方へ入力し、
前記比較対象の電圧を、前記差動増幅部の2つの入力のうちの他方へ入力する、
ことを特徴とする電圧比較方法。
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