JPH0438003A - Ｍｏｓ演算増幅回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、演算増幅回路に関し、特にＭＯＳトランジス
タを用いた演算増幅回路の回路構成に関する。

〔従来の技術〕

演算増幅回路は、極めて融通性が高い有力な回路として
広く応用されており、従来から、バイポーラあるいはＭ
ＯＳ集積回路で実現するのに適した多くの演算増幅回路
が提案されている。

第３図に、従来のＭＯＳ演算増幅回路の回路図を示す。

第３図に示されるＭＯＳ演算増幅回路は、電源電圧端子
１．基準電圧端子２．第１入力端子３゜第２入力端子４
及び出力端子５を有し、差動対を構成するＮＭＯＳトラ
ンジスタＮ１及びＮ２と、能動負荷としてのカレントミ
ラー回路構成のＰＭＯＳトランジスタＰ１及びＰ２と、
定電流源トランジスタとして働＜　ＮＭＯＳ　トランジ
スタＮ３とにより差動増幅段を構成している。

又、出力のＰ、ＭＯＳトランジスタＰ３と、その能動負
荷としてのＮＭＯＳトランジスタＮ４とから出力段を構
成している。

ＮＭＯＳトランジスタＮ３及びＮ４は、定電流源６及び
ＮＭＯ５トランジスタＮ５とカレントミラー回路を構成
して定電流源として動作する。

出力端子５と出力のＰＭＯ３トランジスタＰ。

のゲートとの間に設けられた容量７は、周波数補償のた
めの容量である。

ここで、上述のような構成のＭＯＳ演算増幅回路のスル
ーレートについて考える。

一般に、演算増幅回路に、大振幅、且つ、立ち上り・立
ち下り時間が十分速いパルスや、大振幅の高周波の正弦
波が入力された時には、出力は入力に正確に応答せず、
ある一定の傾きを持つようになることが知られている。

この傾きは、スルーレートと呼ばれる。

スルーレートは、入力に充分大きなステップ状の信号を
加えた時の出力電圧の時間変化率を表すもので、演算増
幅回路の応答の速さを示す量のひとつであり、この値は
大きい方が望ましい。

上述のスルーレートが生じる原因は、演算増幅回路中の
容量、特に高周波補償用に入れた容量７を充放電するの
に用いられる電流が限られているためであり、スルーレ
ートの最大値ＳＲＭＡＸは、簡単なモデルでは、 ＳＲＭＡＸ　＝　Ｉ３　／Ｃ・・・・・・・・・・・・
・・・・・・・・・・・・・・・■で与えられる。

ここで、■３は、定電流源ＮＭＯ３トランジスタＮ３に
流れる電流値、すなわち差動増幅段に流れるバイアス電
流値であり、Ｃは周波数補償用の容量７の容量値である
。

■式から、演算増幅回路のスルーレートを上げるには、
バイアス電流値Ｉ３を大きくするか、容量７の容量値を
小さくすればよいことがわかる。

〔発明が解決しようとする課題〕

以上説明したように、従来の演算増幅器においては、差
動増幅段に流れるバイアス電流値を太きくしたり周波数
補償用に入れた容量７の容量値を小さくしたりすること
によってスルーレートを大きくすることができる。

ところか、第３図において、スルーレートを上げるため
にバイアス電流■３を大きくしたり、あるいは容量Ｃｆ
！：小さくすると、以下に述べるように、このＭＯＳ演
算増幅回路の帯域が伸びることになる。

以下にその説明を行なう。

一般に、ＭＯＳ演算増幅回路の帯域の広さを表すユニテ
ィゲインｆ１は、入力トランジスタとしてのＮＭＯＳト
ランジスタＮ１及びＮ２の伝達コンダクタンスをｇ、と
すると、 ｆｕ＝２πｇ　、　、／　（ ＝２πＪ７屈３／Ｃ■ で表される。

ただし、β＝μＣｏｘＷ／Ｌとする。

μ＋　ＣＯＸ＋　Ｗ及びＬは、ＮＭＯＳトランジスタＮ
１及びＮ２に関する量であり、それぞれ、μ；キャリア
の移動度 Ｃ０×；単位当りのゲート容量 Ｗ；チャンネル幅 Ｌ；チャンネル長 である。

■式から明らかなように、Ｉ３を大きくしたり、Ｃを小
さくするとｆｕが大きくなり、このＭＯＳ演算増幅回路
の帯域が伸びる。

一方、演算増幅回路において、上記のように帯域が伸び
ると、負荷容量に対する位相余裕が小さくなり、負荷容
量による発振が起り、動作が不安定になることはよく知
られたことである。

すなわち、従来のＭＯＳ演算増幅回路では、スルーレー
トを大きくするためには、差動増幅段のバイアス電流Ｉ
３を大きくするか、又は、周波数補償用の容量の容量値
を小さくすることが有効であるが、一方、このようにす
ると、このＭＯＳ演算増幅回路の帯域が伸びて負荷容量
による発振が起る。

言い換えれば、従来のＭＯＳ演算増幅回路では、応答速
度を上げることと安定に動作させることとを両立させる
ことが難しいという欠点があった。

〔課題を解決するための手段〕

本発明によるＭＯ３演算増幅回路は、 差動対を構成する第１及び第２のＭＯＳトランジスタと
前記第１及び第２のＭｏＳトランジスタにバイアス電流
を与える定電流源ＭＯＳトランジスタとを含む差動増幅
段と、 前記差動対の入力端子間に入力された信号を検出する検
出回路と、 前記定電流源ＭＯＳトランジスタと基準電圧端子との間
にあって、前記検出回路からの出力信号により、前記バ
イアス電流を制御する回路とを有することを特徴とする
。

〔実施例〕

次に、本発明について、図面を参照して説明する。

第１図は、本発明の第１の実施例の回路構成を示す回路
図である。

第１図に示す第１の実施例は、第３図に示す従来のＭＯ
３演算増幅回路に対して、検出凹Ｂ８と、ＮＭＯＳトラ
ンジスタＮ６．Ｎ７　、ＮａＮ９及びＮＩＯとを備えて
いる。

ＮＭＯＳトランジスタＮ７及びＮａは、後述するように
、検出回路８からの出力信号を受けて、ＮＭＯＳトラン
ジスタＮ３の電流値を制御し、これによって、差動増幅
段のバイアス電流を制御するバイアス電流制御回路を構
成している。

検出回路８は、第１入力端子３と第２入力端子４との間
に大振幅の信号が入力されたかどうかを検出する回路で
ある。

第２図に検出回路８の回路構成の一例を示す。

なお、第２図には、理解を容易にするなめに、検出回路
８の周囲の回路構成の一部も描いである。

第２図において、ＰＭＯＳＭｏＳトランジスタＰ４−ト
が差動対の第１入力端子３に接続され、ドレインが第１
図中のＮＭＯＳトランジスタＮ７のゲートに接続されて
いる。

又、ＰＭＯ３トランジスタＰ５は、ゲートが差動対の第
２入力端子４に接続され、トレインが第１図中のＮＭＯ
ＳトランジスタＮ８のゲートに接続されている。

次に上述のような構成の本実施例の動作について説明す
る。

第２図において、定電流源９を流れる電流を２・工とし
、抵抗１０及び１１を流れる電流をそれぞれ工、及び工
５とし、抵抗１０と抵抗１１の抵抗値は等しくＲである
ものとする。

更に第１図において、ＮＭＯＳトランジスタＮ７及びＮ
ａのゲート・ソース間電圧をそれぞれＭＯＳ７及びＶａ
ｓｓと記すこととする。

上述のようにすると、 Ｒ・　Ｉ　　４　　＝　Ｖａｓ７ Ｒ−Ｉ　５　＝　Ｖｏｓｇ 又、ＮＭＯＳトランジスタＮ７に流れる電流エフは、 工　７　＝　β　（Ｖｏｓ）　−　Ｖ　ＴＮ）　　２　
／　２＝β（Ｒ・Ｉ　４　　ＶＡＮ）　２／　まただし
、ＶＴＮはＮＭＯＳ　トランジスタＮ７及びＮａのしき
い値電圧を表すものとする。

同様に、ＮＭＯＳトランジスタＮ８に流れる電流工８は
、 Ｉ８＝β（’ＶＧＳ８　　ＶＴＮ）　２／　２＝β（Ｒ
−Ｉｓ　　ＶＴＮ）２／２ である。

従って、 Ｉ７　　＋Ｉ　　８　＝　　β　（Ｒ”　　４　　　　
ＶＴＮ）　　２　／　　２＋β（Ｒ・１５　ＶＴＮ）２
／２ しかるに、Ｉ４　＋１５　＝２・Ｉであるから、エフ±
１８ β ［（Ｒ−Ｉ４−ＶＴＮ）　２ ＋　　＋Ｒ（２・　Ｉ　　　１４）　　　ＶＴＮ＋　　
２　］＝β　＋Ｒ２（Ｉ４　　　Ｉ）２　＋（Ｒ・　Ｉ
−ＶＴＮ）２・・・・・・・・・・・■ となる。

ただし、０式中、βは、前述の０式において定義した定
数とする。

０式において、電流値Ｉ４　　（第２図中のＰＭＯＳＭ
ｏＳトランジスタＰ４→０に流れる電流値）は、第１図
の第１入力端子３及び第２入力端子４への入力電圧ＶＩ
ｌ及びＶＩＮの差動入力の大きさによって、ｌ４＝０か
らＩ４−２・Ｉまで変化するので、（Ｉ７＋Ｉ８）は、
■４＝Ｉで最小値０をとり、又、ｌ４＝０あるいは工、
＝２・Ｉで最大値β（Ｒ・１）２をとる。

ここで、定電流源９の電流値２・■が、Ｒ−■＝■ＴＮ を満足するように抵抗１０及び１１の抵抗値Ｒを設定す
る。

このように抵抗値Ｒを設定すると、第１入力端子３及び
第２入力端子４への入力電圧がＶ１１＝ＶＩＮのときに
は、ｌ４＝Ｉ５＝Ｉであるから、エフ＋１８＝０となっ
て、ＮＭＯＳトランジスタＮ７及びＮ８には電流が流れ
ない。

しかし、第１入力端子３及び第２入力端子４に差信号が
入力されると（Ｉ７　＋Ｉ８　）は増大し、最大β（Ｒ
−Ｉ）２まで大きくなる。

すなわち、第１入力端子３及び第２入力端子４に入力さ
れる信号が大振幅でない時には、ＮＭＯＳトランジスタ
Ｎ７及びＮ８にはほとんど電流か流れないので、ＮＭＯ
ＳトランジスタＮ１及びＮ２よりなる差動対に流れるバ
イアス電流は、定電流源６と、カレントミラー回路を構
成するＮＭＯＳトランジスタＮｓ　、　Ｎｓ　、　Ｎｔ
ｏ及びＮ６よって決まり、増加することはない。

従ってこの時は、このＭＯ３演算増幅回路の帯域は、前
述したように、上記のバイアス電流と周波数補償用容量
７の容量値によって決まり、広くなることはない。

しかし、第１入力端子３及び第２入力端子４に大振幅の
信号が入力された時には、ＮＭＯＳ）−ランジスタＮ、
とＮ２とからなる差動対に流れるバイアス電流は、この
差動入力が大きくなるに従って、ＮＭＯＳトランジスタ
Ｎ７及びＮ８に流れる電流分だけ増える。

従って、この場合のスルーレートは、最大でβ（Ｒ・■
）２の電流分だけ大きくなる。

すなわち、本実施例では、差動対への入力信号が小振幅
の時にはバイアス電流を低く抑え、入力に大振幅の信号
か入力されて、スルーレートを大きくする必要がある時
にだけ、バイアス電流が大きくなる。

しかも、定電流源６を流れる電流の大きさと定電流源９
を流れる電流の大きさとは独立して決めることができる
ので、上記のバイアス電流の増加分は任意に設定できる
。

従って、本実施例では、従来の演算増幅回路とは異って
、スルーレートを上げたために帯域が伸び、負荷容量に
より発振しやすくなり動作が不安定になるということが
ない。

なお、本実施例において、ＮＭＯＳトランジスタＮ７及
びＮ８からなるバイアス電流制御回路に並列に設けられ
たＮＭＯＳトランジスタＮ６は、差動増幅段のバイアス
電流を制御する作用はしないが、このトランジスタを設
けることによって、断線など、回路の故障によりバイア
ス電流制御回路に電流が流れなくなった場合に、ＮＭＯ
ＳトランジスタＮ、に対する電流経路を確保することが
でき、ＭＯ３演算増幅回路としての機能を確保すること
かできる。

更に、ＮＭＯＳトランジスタＮ６を設けると、検出回路
あるいはバイアス電流制御回路として、差動増幅段への
入力信号が小振幅の場合にはバイアス電流制御回路が完
全にオフとなるような形式の回路を用いることができる
ので、回路設計の自由度を大幅に増すことができる。

〔発明の効果〕

以上説明したように、本発明によれば、入力に大振幅の
信号が入力されたか否かを検出し、大振幅の信号が入力
されスルーレートを上げる必要がある時にだけ、入力の
差動対に流れるバイアス電流を大きくしてＭＯ３演算増
幅回路のスルーレートを上げ、それ以外の時には、バイ
アス電流を低く抑えることができるので、動作の安定性
を保持しつつ実効的なスルーレートを大きくすることが
できる。

【図面の簡単な説明】 第１図は、本発明の実施例の回路構成を示す回路図、第
２図は、本発明の実施例における検出回路の回路構成を
示す回路図、第３図は、従来のＭＯＳ演算増幅回路の回
路構成を示す回路図である。 １・・・電源電圧端子、２・・・基準電圧端子、３・・
・第１入力端子、４・・・第２入力端子、５・・・′出
力端子、６．９・・・定電流源、７・・・容量、８・・
・検出回路、１０．１１・・・抵抗。

Claims (1)

1. 【特許請求の範囲】 １、差動対を構成する第１及び第２のＭＯＳトランジス
   タと前記第１及び第２のＭＯＳトランジスタにバイアス
   電流を与える定電流源ＭＯＳトランジスタとを含む差動
   増幅段と、前記差動対の入力端子間に入力された信号を
   検出する検出回路と、 前記定電流源ＭＯＳトランジスタと基準電圧端子との間
   にあって、前記検出回路からの出力信号により、前記バ
   イアス電流を制御する回路とを有することを特徴とする
   ＭＯＳ演算増幅回路。 ２、請求項１記載のＭＯＳ演算増幅回路において、 前記バイアス電流制御回路に並列に定電流源ＭＯＳトラ
   ンジスタを設けたことを特徴とするＭＯＳ演算増幅回路
   。