JPH07263978A - 演算増幅器 - Google Patents
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Abstract
(57)【要約】
【目的】 消費電力の大幅な増大、小信号特性の劣化、
セットリング特性の劣化、ノイズの発生を招くことなく
スルーレートを向上させることができるCMOS演算増幅器
を提供する。 【構成】 非反転入力電圧Vin+、反転入力電圧Vin-、NM
OSトランジスタQa1,Qa2のソース電圧が、それぞれPMOS
トランジスタQa6,Qa7,Qa8 のゲートに入力されている。
ここで、Vin+がVin-よりも上昇したとすると、これに伴
ってNMOSトランジスタQa1,Qa2 のソース電圧も上がるの
でPMOSトランジスタQa8 はカットオフし、PMOSトランジ
スタQa9 からなる定電流源１ｂのバイアス電流はPMOSト
ランジスタQa7 に流れるようになる。このトランジスタ
Qa7 に流れる電流に応じた電流が、カレントミラー回路
３により、NMOSトランジスタQa3 からなる定電流源１ａ
の電流に付加され、差動入力部２のバイアス電流を増加
させる。
セットリング特性の劣化、ノイズの発生を招くことなく
スルーレートを向上させることができるCMOS演算増幅器
を提供する。 【構成】 非反転入力電圧Vin+、反転入力電圧Vin-、NM
OSトランジスタQa1,Qa2のソース電圧が、それぞれPMOS
トランジスタQa6,Qa7,Qa8 のゲートに入力されている。
ここで、Vin+がVin-よりも上昇したとすると、これに伴
ってNMOSトランジスタQa1,Qa2 のソース電圧も上がるの
でPMOSトランジスタQa8 はカットオフし、PMOSトランジ
スタQa9 からなる定電流源１ｂのバイアス電流はPMOSト
ランジスタQa7 に流れるようになる。このトランジスタ
Qa7 に流れる電流に応じた電流が、カレントミラー回路
３により、NMOSトランジスタQa3 からなる定電流源１ａ
の電流に付加され、差動入力部２のバイアス電流を増加
させる。
Description
【０００１】
【産業上の利用分野】本発明は、演算増幅器に関するも
のである。
のである。
【０００２】
【従来の技術】従来の２段増幅の演算増幅器による反転
増幅器の構成図を図１８に示す。ここでは、入力の差動
ペアがNMOSの場合を示している。
増幅器の構成図を図１８に示す。ここでは、入力の差動
ペアがNMOSの場合を示している。
【０００３】図１８に示すように、初段は、ソース同士
が結合されたトランジスタQ1,Q2 とトランジスタQ3によ
る定電流源とからなる差動入力部と、トランジスタQ4,Q
5 からなるアクティブ負荷とにより構成される差動増幅
器である。一方、２段目は、ソース接地のPMOSトランジ
スタQ7と定電流源負荷のNMOSトランジスタQ6とにより構
成されるインバータアンプである。また、Ccは位相補償
用の補償容量、CLは負荷容量、R は抵抗である。演算増
幅器は極めて利得が高いため、通常、負帰還をかけて使
用する。
が結合されたトランジスタQ1,Q2 とトランジスタQ3によ
る定電流源とからなる差動入力部と、トランジスタQ4,Q
5 からなるアクティブ負荷とにより構成される差動増幅
器である。一方、２段目は、ソース接地のPMOSトランジ
スタQ7と定電流源負荷のNMOSトランジスタQ6とにより構
成されるインバータアンプである。また、Ccは位相補償
用の補償容量、CLは負荷容量、R は抵抗である。演算増
幅器は極めて利得が高いため、通常、負帰還をかけて使
用する。
【０００４】
【発明が解決しようとする課題】ところで、以上のよう
な従来の演算増幅器において、大信号入力時のスルーレ
ートを決めるのは、初段の差動増幅器のバイアス電流Io
か又は、２段目のインバータアンプの定電流源負荷のバ
イアス電流Isである。その様子を、図１８を用いて説明
する。定常状態、すなわちヴァーチュアルショートが成
立している状態では、トランジスタQ1,Q2 に流れる電流
は何れもIo/2である。いま、入力電圧VinがV1まで急激
に上昇したとすると、出力電圧Voutは-V1 まで下降しよ
うとする。しかし、出力電圧Voutは入力電圧Vin の上昇
に追随できないため、トランジスタQ2のゲートの電位が
上昇しトランジスタQ1はカットオフする。したがって、
トランジスタQ2にIoの電流が流れるようになる。このIo
の電流は、トランジスタQ4,Q5 からなるアクティブ負荷
によりトランジスタQ4にカレントミラーされ、この電流
Ioが補償容量Ccを次の（１）式で示されるレートSr1 で
チャージしようとする。 Sr1=ｄV/ｄt=Io/Cc …（１） Io：初段の差動増幅器のバイアス電流 Cc：補償容量
な従来の演算増幅器において、大信号入力時のスルーレ
ートを決めるのは、初段の差動増幅器のバイアス電流Io
か又は、２段目のインバータアンプの定電流源負荷のバ
イアス電流Isである。その様子を、図１８を用いて説明
する。定常状態、すなわちヴァーチュアルショートが成
立している状態では、トランジスタQ1,Q2 に流れる電流
は何れもIo/2である。いま、入力電圧VinがV1まで急激
に上昇したとすると、出力電圧Voutは-V1 まで下降しよ
うとする。しかし、出力電圧Voutは入力電圧Vin の上昇
に追随できないため、トランジスタQ2のゲートの電位が
上昇しトランジスタQ1はカットオフする。したがって、
トランジスタQ2にIoの電流が流れるようになる。このIo
の電流は、トランジスタQ4,Q5 からなるアクティブ負荷
によりトランジスタQ4にカレントミラーされ、この電流
Ioが補償容量Ccを次の（１）式で示されるレートSr1 で
チャージしようとする。 Sr1=ｄV/ｄt=Io/Cc …（１） Io：初段の差動増幅器のバイアス電流 Cc：補償容量
【０００５】一方、出力電圧Voutは次の（２）式で示さ
れるレートSr2 で-V1 まで下降しようとする。 Sr2=ｄV/ｄt=(Is-Io)/CL …（２） Is：２段目のインバータアンプのバイアス電流 CL：負荷容量
れるレートSr2 で-V1 まで下降しようとする。 Sr2=ｄV/ｄt=(Is-Io)/CL …（２） Is：２段目のインバータアンプのバイアス電流 CL：負荷容量
【０００６】ここで、出力のスルーレートはSr1 及びSr
2 の値のうち小さい方の値で決定される。このため、ス
ルーレートを大幅に改善するには、バイアス電流Io,Is
を共に増加させることによって、Sr1,Sr2 を共に向上さ
せる必要がある。
2 の値のうち小さい方の値で決定される。このため、ス
ルーレートを大幅に改善するには、バイアス電流Io,Is
を共に増加させることによって、Sr1,Sr2 を共に向上さ
せる必要がある。
【０００７】ところが、上記従来の演算増幅器において
は、バイアス電流を増加させると消費電力の増大を招く
だけでなく差動増幅器における小信号特性の劣化を引き
起こすため、スルーレートを改善することが困難である
という問題点がある。例えば、差動増幅器における小信
号電圧利得Avは次の（３）式で表わされるが、 Av=gm/(g1+g2) …（３） gm：トランジスタQ1の相互コンダクタンス g1：トランジスタQ1の出力コンダクタンス g2：トランジスタQ4の出力コンダクタンス g1,g2 は電流に比例して大きくなるのに対して、gmは電
流の平方根に比例して大きくなるので、小信号電圧利得
Avは電流の増加に伴い減少することになる。
は、バイアス電流を増加させると消費電力の増大を招く
だけでなく差動増幅器における小信号特性の劣化を引き
起こすため、スルーレートを改善することが困難である
という問題点がある。例えば、差動増幅器における小信
号電圧利得Avは次の（３）式で表わされるが、 Av=gm/(g1+g2) …（３） gm：トランジスタQ1の相互コンダクタンス g1：トランジスタQ1の出力コンダクタンス g2：トランジスタQ4の出力コンダクタンス g1,g2 は電流に比例して大きくなるのに対して、gmは電
流の平方根に比例して大きくなるので、小信号電圧利得
Avは電流の増加に伴い減少することになる。
【０００８】そこで、上記従来の演算増幅器の問題点の
第１の解決策として、文献M.C.Degrauwe et al. 「Adap
tive Biasing CMOS Amplifiers」（IEEE Journal of So
lid-State Circuits,Vol.SC-17,No.3,June 1982,pp.522
-528）に記述されているように、ＯＴＡ（Operational
Transconductance Amplifier）に対して図１９に示すよ
うな演算増幅器が考慮される。以下、この演算増幅器の
動作について説明する。図１９において、ソース同士が
結合されたトランジスタQ11,Q12 と、トランジスタQ13
からなる定電流源とにより差動入力部が構成される。ま
た、トランジスタQ21,Q23,Q24,Q25 は差電流増幅回路を
構成する。トランジスタQ20,Q22 に流れる電流をI20,I2
2 で表すと、I20 ＞I22 のときトランジスタQ25 はオフ
となる一方、I20 ＜I22 のときトランジスタQ25 はオン
となりM ×(I22-I20) の電流を流す。ここで、M は、ト
ランジスタQ24 とトランジスタQ25 とからなるカレント
ミラー回路のミラー比である。同様に、トランジスタQ2
7,Q29,Q30,Q31 は差電流増幅回路を構成し、トランジス
タQ26,Q28 に流れる電流をI26,I28 で表すと、トランジ
スタQ31 にはI28 ＞I26 のときにM ×(I28-I26) の電流
が流れる。ここで、I20,I28 にはトランジスタQ16 に流
れる電流I16 がミラーされ、I22,I26 にはトランジスタ
Q17 に流れる電流I17 がミラーされているので、結局、
I16 ＝I17 が成立する定常状態ではトランジスタQ13 に
よる所定のバイアス電流が流れる。一方、トランジスタ
Q16 に流れる電流I16 とトランジスタQ17 に流れる電流
I17 との間に差が生じたときには、その差電流に応じた
電流をバイアス電流に付加してスルーレートの改善を図
っている。なお、図１９において、Q14,Q15,Q18,Q19 は
トランジスタを示している。
第１の解決策として、文献M.C.Degrauwe et al. 「Adap
tive Biasing CMOS Amplifiers」（IEEE Journal of So
lid-State Circuits,Vol.SC-17,No.3,June 1982,pp.522
-528）に記述されているように、ＯＴＡ（Operational
Transconductance Amplifier）に対して図１９に示すよ
うな演算増幅器が考慮される。以下、この演算増幅器の
動作について説明する。図１９において、ソース同士が
結合されたトランジスタQ11,Q12 と、トランジスタQ13
からなる定電流源とにより差動入力部が構成される。ま
た、トランジスタQ21,Q23,Q24,Q25 は差電流増幅回路を
構成する。トランジスタQ20,Q22 に流れる電流をI20,I2
2 で表すと、I20 ＞I22 のときトランジスタQ25 はオフ
となる一方、I20 ＜I22 のときトランジスタQ25 はオン
となりM ×(I22-I20) の電流を流す。ここで、M は、ト
ランジスタQ24 とトランジスタQ25 とからなるカレント
ミラー回路のミラー比である。同様に、トランジスタQ2
7,Q29,Q30,Q31 は差電流増幅回路を構成し、トランジス
タQ26,Q28 に流れる電流をI26,I28 で表すと、トランジ
スタQ31 にはI28 ＞I26 のときにM ×(I28-I26) の電流
が流れる。ここで、I20,I28 にはトランジスタQ16 に流
れる電流I16 がミラーされ、I22,I26 にはトランジスタ
Q17 に流れる電流I17 がミラーされているので、結局、
I16 ＝I17 が成立する定常状態ではトランジスタQ13 に
よる所定のバイアス電流が流れる。一方、トランジスタ
Q16 に流れる電流I16 とトランジスタQ17 に流れる電流
I17 との間に差が生じたときには、その差電流に応じた
電流をバイアス電流に付加してスルーレートの改善を図
っている。なお、図１９において、Q14,Q15,Q18,Q19 は
トランジスタを示している。
【０００９】ところが、上記第１の解決策としての演算
増幅器においては、トランジスタQ16 に流れる電流がト
ランジスタQ20,Q28 に流れ、トランジスタQ17 に流れる
電流がトランジスタQ22,Q26 に流れるので消費電力が大
幅に増大し、そのうえ、回路規模がかなり大きくなると
いう問題点がある。
増幅器においては、トランジスタQ16 に流れる電流がト
ランジスタQ20,Q28 に流れ、トランジスタQ17 に流れる
電流がトランジスタQ22,Q26 に流れるので消費電力が大
幅に増大し、そのうえ、回路規模がかなり大きくなると
いう問題点がある。
【００１０】また、上記従来の演算増幅器の問題点の第
２の解決策として、文献R.Klinke et al. 「A Very-Hig
h-Slew-Rate CMOS Operational Amplifier」（IEEE Jou
rnalof Solid-State Circuits,Vol.24,No.3,June 1989,
pp.744-746 ）に記述されているように、図２０に示す
ような演算増幅器が考慮される。この演算増幅器は、上
記第１の解決策としての演算増幅器が差電流に応じた電
流をバイアス電流に付加しているのに対して、入力の差
電圧に応じてバイアスを制御している。図２０におい
て、ソース同士が結合されたトランジスタQ41,Q42 と、
トランジスタQ43からなる定電流源とにより差動入力部
が構成されている。また、ここでは、トランジスタQ52,
Q53,Q54 のサイズは、トランジスタQ50 のゲート電圧と
トランジスタQ51 のゲート電圧とが等しいときにノード
Ｄ，Ｅの何れもがLow になるように設定されている。し
たがって、定常状態では、トランジスタQ55,Q56 は何れ
もカットオフとなり、差動入力部はトランジスタQ43 に
よる所定の電流でバイアスされる。いま、非反転入力電
圧Vin+と反転入力電圧Vin-との間に大きな差電圧が生じ
たとすると、Vin+＞Vin-のときには、ノードＥがHighと
なりトランジスタQ56をターンオンさせ、このトランジ
スタQ56 に流れる電流がバイアス電流に付加される。一
方、Vin-＞Vin+のときには、トランジスタQ55 がオンと
なる。この演算増幅器は、上記第１の解決策としての演
算増幅器に比べると、回路規模及び消費電力の増大を抑
えることができる。なお、図２０において、Q44 〜Q49
はトランジスタを示している。
２の解決策として、文献R.Klinke et al. 「A Very-Hig
h-Slew-Rate CMOS Operational Amplifier」（IEEE Jou
rnalof Solid-State Circuits,Vol.24,No.3,June 1989,
pp.744-746 ）に記述されているように、図２０に示す
ような演算増幅器が考慮される。この演算増幅器は、上
記第１の解決策としての演算増幅器が差電流に応じた電
流をバイアス電流に付加しているのに対して、入力の差
電圧に応じてバイアスを制御している。図２０におい
て、ソース同士が結合されたトランジスタQ41,Q42 と、
トランジスタQ43からなる定電流源とにより差動入力部
が構成されている。また、ここでは、トランジスタQ52,
Q53,Q54 のサイズは、トランジスタQ50 のゲート電圧と
トランジスタQ51 のゲート電圧とが等しいときにノード
Ｄ，Ｅの何れもがLow になるように設定されている。し
たがって、定常状態では、トランジスタQ55,Q56 は何れ
もカットオフとなり、差動入力部はトランジスタQ43 に
よる所定の電流でバイアスされる。いま、非反転入力電
圧Vin+と反転入力電圧Vin-との間に大きな差電圧が生じ
たとすると、Vin+＞Vin-のときには、ノードＥがHighと
なりトランジスタQ56をターンオンさせ、このトランジ
スタQ56 に流れる電流がバイアス電流に付加される。一
方、Vin-＞Vin+のときには、トランジスタQ55 がオンと
なる。この演算増幅器は、上記第１の解決策としての演
算増幅器に比べると、回路規模及び消費電力の増大を抑
えることができる。なお、図２０において、Q44 〜Q49
はトランジスタを示している。
【００１１】ところが、上記第２の解決策としての演算
増幅器においては、ノードＤ、ノードＥがハイ・インピ
ーダンス・ノードであるため、トランジスタQ55,Q56 が
一気にターンオン又はオフし、バイアス電流が急激に増
加又は減少するので、セットリング特性が劣化しノイズ
が発生するという問題点がある。
増幅器においては、ノードＤ、ノードＥがハイ・インピ
ーダンス・ノードであるため、トランジスタQ55,Q56 が
一気にターンオン又はオフし、バイアス電流が急激に増
加又は減少するので、セットリング特性が劣化しノイズ
が発生するという問題点がある。
【００１２】本発明は、上記に鑑みなされたものであっ
て、消費電力の大幅な増大、小信号特性の劣化、セット
リング特性の劣化、ノイズの発生を招くことなくスルー
レートを向上させることができる演算増幅器を提供する
ことを目的とする。
て、消費電力の大幅な増大、小信号特性の劣化、セット
リング特性の劣化、ノイズの発生を招くことなくスルー
レートを向上させることができる演算増幅器を提供する
ことを目的とする。
【００１３】
【課題を解決するための手段】上記の目的を達成するた
め、請求項１の発明が講じた解決手段は、ソースが互い
に接続された第１極性の第１及び第２のトランジスタと
該第１及び第２のトランジスタのソースに接続された第
１の定電流源とからなる差動入力部を備えた演算増幅器
を対象とし、ソースが互いに接続された第２極性の第
３、第４及び第５のトランジスタと、該第３、第４及び
第５のトランジスタのソースに接続された第２の定電流
源と、第１極性のトランジスタからなるカレントミラー
回路とを備え、上記第３のトランジスタのゲートに非反
転入力電圧が入力され、上記第４のトランジスタのゲー
トに反転入力電圧が入力され、上記第５のトランジスタ
のゲートに上記第１及び第２のトランジスタのソース電
圧が入力され、上記カレントミラー回路は、上記第３の
トランジスタに電流が流れる場合に当該電流に応じた電
流を上記第１の定電流源の電流に付加し、且つ、上記第
４のトランジスタに電流が流れる場合に当該電流に応じ
た電流を上記第１の定電流源の電流に付加する構成とす
るものである。
め、請求項１の発明が講じた解決手段は、ソースが互い
に接続された第１極性の第１及び第２のトランジスタと
該第１及び第２のトランジスタのソースに接続された第
１の定電流源とからなる差動入力部を備えた演算増幅器
を対象とし、ソースが互いに接続された第２極性の第
３、第４及び第５のトランジスタと、該第３、第４及び
第５のトランジスタのソースに接続された第２の定電流
源と、第１極性のトランジスタからなるカレントミラー
回路とを備え、上記第３のトランジスタのゲートに非反
転入力電圧が入力され、上記第４のトランジスタのゲー
トに反転入力電圧が入力され、上記第５のトランジスタ
のゲートに上記第１及び第２のトランジスタのソース電
圧が入力され、上記カレントミラー回路は、上記第３の
トランジスタに電流が流れる場合に当該電流に応じた電
流を上記第１の定電流源の電流に付加し、且つ、上記第
４のトランジスタに電流が流れる場合に当該電流に応じ
た電流を上記第１の定電流源の電流に付加する構成とす
るものである。
【００１４】また、請求項２の発明が講じた解決手段
は、ソースが互いに接続された第１極性の第１及び第２
のトランジスタと該第１及び第２のトランジスタのソー
スに接続された第１の定電流源とからなる差動入力部を
備えた演算増幅器を対象とし、ソースが互いに接続され
た第２極性の第３、第４及び第５のトランジスタと、該
第３、第４及び第５のトランジスタのソースに接続され
た第２の定電流源と、第１極性のトランジスタからなる
第１及び第２のカレントミラー回路とを備え、上記第３
のトランジスタのゲートに非反転入力電圧が入力され、
上記第４のトランジスタのゲートに反転入力電圧が入力
され、上記第５のトランジスタのゲートに上記第１及び
第２のトランジスタのソース電圧が入力され、上記第１
のカレントミラー回路は上記第３のトランジスタに電流
が流れる場合に当該電流に応じた電流を上記第１の定電
流源の電流に付加すると共に出力端子へ流し込み、上記
第２のカレントミラー回路は上記第４のトランジスタに
電流が流れる場合に当該電流に応じた電流を上記第１の
定電流源の電流に付加する構成とするものである。
は、ソースが互いに接続された第１極性の第１及び第２
のトランジスタと該第１及び第２のトランジスタのソー
スに接続された第１の定電流源とからなる差動入力部を
備えた演算増幅器を対象とし、ソースが互いに接続され
た第２極性の第３、第４及び第５のトランジスタと、該
第３、第４及び第５のトランジスタのソースに接続され
た第２の定電流源と、第１極性のトランジスタからなる
第１及び第２のカレントミラー回路とを備え、上記第３
のトランジスタのゲートに非反転入力電圧が入力され、
上記第４のトランジスタのゲートに反転入力電圧が入力
され、上記第５のトランジスタのゲートに上記第１及び
第２のトランジスタのソース電圧が入力され、上記第１
のカレントミラー回路は上記第３のトランジスタに電流
が流れる場合に当該電流に応じた電流を上記第１の定電
流源の電流に付加すると共に出力端子へ流し込み、上記
第２のカレントミラー回路は上記第４のトランジスタに
電流が流れる場合に当該電流に応じた電流を上記第１の
定電流源の電流に付加する構成とするものである。
【００１５】請求項３の発明が講じた解決手段は、ソー
スが互いに接続された第１極性の第１及び第２のトラン
ジスタと該第１及び第２のトランジスタのソースに接続
された第１の定電流源とからなる差動入力部を備えた演
算増幅器を対象とし、ソースが互いに接続された第２極
性の第３、第４及び第５のトランジスタと、該第３、第
４及び第５のトランジスタのソースに接続された第２の
定電流源と、第１極性のトランジスタからなる第１及び
第２のカレントミラー回路と、第２極性のトランジスタ
からなる第３のカレントミラー回路とを備え、上記第３
のトランジスタのゲートに非反転入力電圧が入力され、
上記第４のトランジスタのゲートに反転入力電圧が入力
され、上記第５のトランジスタのゲートに上記第１及び
第２のトランジスタのソース電圧が入力され、上記第１
のカレントミラー回路は上記第３のトランジスタに電流
が流れる場合に当該電流に応じた電流を出力端子へ流し
込み、上記第２のカレントミラー回路は上記第４のトラ
ンジスタに電流が流れる場合に当該電流に応じた電流を
上記第３のカレントミラー回路に供給し、該第３のカレ
ントミラー回路は上記第２のカレントミラー回路から供
給された電流に応じた電流を上記出力端子へ流し込む構
成とするものである。
スが互いに接続された第１極性の第１及び第２のトラン
ジスタと該第１及び第２のトランジスタのソースに接続
された第１の定電流源とからなる差動入力部を備えた演
算増幅器を対象とし、ソースが互いに接続された第２極
性の第３、第４及び第５のトランジスタと、該第３、第
４及び第５のトランジスタのソースに接続された第２の
定電流源と、第１極性のトランジスタからなる第１及び
第２のカレントミラー回路と、第２極性のトランジスタ
からなる第３のカレントミラー回路とを備え、上記第３
のトランジスタのゲートに非反転入力電圧が入力され、
上記第４のトランジスタのゲートに反転入力電圧が入力
され、上記第５のトランジスタのゲートに上記第１及び
第２のトランジスタのソース電圧が入力され、上記第１
のカレントミラー回路は上記第３のトランジスタに電流
が流れる場合に当該電流に応じた電流を出力端子へ流し
込み、上記第２のカレントミラー回路は上記第４のトラ
ンジスタに電流が流れる場合に当該電流に応じた電流を
上記第３のカレントミラー回路に供給し、該第３のカレ
ントミラー回路は上記第２のカレントミラー回路から供
給された電流に応じた電流を上記出力端子へ流し込む構
成とするものである。
【００１６】請求項４の発明が講じた解決手段は、ソー
スが互いに接続された第１極性の第１及び第２のトラン
ジスタと該第１及び第２のトランジスタのソースに接続
された第１の定電流源とからなる差動入力部を備えた差
動出力の演算増幅器を対象とし、ソースが互いに接続さ
れた第２極性の第３、第４及び第５のトランジスタと、
該第３、第４及び第５のトランジスタのソースに接続さ
れた第２の定電流源と、第１極性のトランジスタからな
る第１及び第２のカレントミラー回路と、第２極性のト
ランジスタからなる第３及び第４のカレントミラー回路
とを備え、上記第３のトランジスタのゲートに非反転入
力電圧が入力され、上記第４のトランジスタのゲートに
反転入力電圧が入力され、上記第５のトランジスタのゲ
ートに上記第１及び第２のトランジスタのソース電圧が
入力され、上記第１のカレントミラー回路は上記第３の
トランジスタに電流が流れる場合に当該電流に応じた電
流を上記第３のカレントミラー回路に供給すると共に非
反転出力端子へ流し込み、上記第３のカレントミラー回
路は上記第１のカレントミラー回路から供給された電流
に応じた電流を反転出力端子へ流し込み、上記第２のカ
レントミラー回路は上記第４のトランジスタに電流が流
れる場合に当該電流に応じた電流を上記第４のカレント
ミラー回路に供給すると共に上記反転出力端子へ流し込
み、上記第４のカレントミラー回路は上記第２のカレン
トミラー回路から供給された電流に応じた電流を上記非
反転出力端子へ流し込む構成とするものである。
スが互いに接続された第１極性の第１及び第２のトラン
ジスタと該第１及び第２のトランジスタのソースに接続
された第１の定電流源とからなる差動入力部を備えた差
動出力の演算増幅器を対象とし、ソースが互いに接続さ
れた第２極性の第３、第４及び第５のトランジスタと、
該第３、第４及び第５のトランジスタのソースに接続さ
れた第２の定電流源と、第１極性のトランジスタからな
る第１及び第２のカレントミラー回路と、第２極性のト
ランジスタからなる第３及び第４のカレントミラー回路
とを備え、上記第３のトランジスタのゲートに非反転入
力電圧が入力され、上記第４のトランジスタのゲートに
反転入力電圧が入力され、上記第５のトランジスタのゲ
ートに上記第１及び第２のトランジスタのソース電圧が
入力され、上記第１のカレントミラー回路は上記第３の
トランジスタに電流が流れる場合に当該電流に応じた電
流を上記第３のカレントミラー回路に供給すると共に非
反転出力端子へ流し込み、上記第３のカレントミラー回
路は上記第１のカレントミラー回路から供給された電流
に応じた電流を反転出力端子へ流し込み、上記第２のカ
レントミラー回路は上記第４のトランジスタに電流が流
れる場合に当該電流に応じた電流を上記第４のカレント
ミラー回路に供給すると共に上記反転出力端子へ流し込
み、上記第４のカレントミラー回路は上記第２のカレン
トミラー回路から供給された電流に応じた電流を上記非
反転出力端子へ流し込む構成とするものである。
【００１７】さらに、請求項５、６、７、８の発明は、
それぞれ請求項１、２、３、４の演算増幅器において、
上記第２の定電流源を抵抗体に置き換えたものである。
それぞれ請求項１、２、３、４の演算増幅器において、
上記第２の定電流源を抵抗体に置き換えたものである。
【００１８】請求項９の発明が講じた解決手段は、ソー
スが互いに接続された第１極性の第１及び第２のトラン
ジスタと該第１及び第２のトランジスタのソースに接続
された定電流源とからなる差動入力部を備えた演算増幅
器を対象とし、ソースが互いに接続された第１極性の第
３のトランジスタ及び第２極性の第４のトランジスタ
と、ソースが互いに接続された第２極性の第５のトラン
ジスタ及び第１極性の第６のトランジスタと、第１極性
のトランジスタからなるカレントミラー回路とを備え、
上記第３及び第５のトランジスタのゲートに反転入力電
圧が入力され、上記第４及び第６のトランジスタのゲー
トに非反転入力電圧が入力され、上記カレントミラー回
路は、上記第３及び第４のトランジスタに電流が流れる
場合に当該電流に応じた電流を上記定電流源の電流に付
加し、且つ、上記第５及び第６のトランジスタに電流が
流れる場合に当該電流に応じた電流を上記定電流源の電
流に付加する構成とするものである。
スが互いに接続された第１極性の第１及び第２のトラン
ジスタと該第１及び第２のトランジスタのソースに接続
された定電流源とからなる差動入力部を備えた演算増幅
器を対象とし、ソースが互いに接続された第１極性の第
３のトランジスタ及び第２極性の第４のトランジスタ
と、ソースが互いに接続された第２極性の第５のトラン
ジスタ及び第１極性の第６のトランジスタと、第１極性
のトランジスタからなるカレントミラー回路とを備え、
上記第３及び第５のトランジスタのゲートに反転入力電
圧が入力され、上記第４及び第６のトランジスタのゲー
トに非反転入力電圧が入力され、上記カレントミラー回
路は、上記第３及び第４のトランジスタに電流が流れる
場合に当該電流に応じた電流を上記定電流源の電流に付
加し、且つ、上記第５及び第６のトランジスタに電流が
流れる場合に当該電流に応じた電流を上記定電流源の電
流に付加する構成とするものである。
【００１９】請求項１０の発明は、請求項９の演算増幅
器において、反転入力電圧がレベルシフト回路により電
圧レベルが変換された後、上記第３又は第５のトランジ
スタのゲートに入力されることとしたものである。請求
項１１の発明は、請求項９の演算増幅器において、非反
転入力電圧がレベルシフト回路により電圧レベルが変換
された後、上記第４又は第６のトランジスタのゲートに
入力されることとしたものである。
器において、反転入力電圧がレベルシフト回路により電
圧レベルが変換された後、上記第３又は第５のトランジ
スタのゲートに入力されることとしたものである。請求
項１１の発明は、請求項９の演算増幅器において、非反
転入力電圧がレベルシフト回路により電圧レベルが変換
された後、上記第４又は第６のトランジスタのゲートに
入力されることとしたものである。
【００２０】請求項１２の発明が講じた解決手段は、ソ
ースが互いに接続された第１極性の第１及び第２のトラ
ンジスタと該第１及び第２のトランジスタのソースに接
続された定電流源とからなる差動入力部を備えた演算増
幅器を対象とし、ソースが互いに接続された第１極性の
第３のトランジスタ及び第２極性の第４のトランジスタ
と、ソースが互いに接続された第２極性の第５のトラン
ジスタ及び第１極性の第６のトランジスタと、各々第１
極性のトランジスタからなる第１及び第２のカレントミ
ラー回路とを備え、上記第３及び第５のトランジスタの
ゲートに反転入力電圧が入力され、上記第４及び第６の
トランジスタのゲートに非反転入力電圧が入力され、上
記第１のカレントミラー回路は上記第３及び第４のトラ
ンジスタに電流が流れる場合に当該電流に応じた電流を
上記定電流源の電流に付加すると共に出力端子へ流し込
み、上記第２のカレントミラー回路は上記第５及び第６
のトランジスタに電流が流れる場合に当該電流に応じた
電流を上記定電流源の電流に付加する構成とするもので
ある。
ースが互いに接続された第１極性の第１及び第２のトラ
ンジスタと該第１及び第２のトランジスタのソースに接
続された定電流源とからなる差動入力部を備えた演算増
幅器を対象とし、ソースが互いに接続された第１極性の
第３のトランジスタ及び第２極性の第４のトランジスタ
と、ソースが互いに接続された第２極性の第５のトラン
ジスタ及び第１極性の第６のトランジスタと、各々第１
極性のトランジスタからなる第１及び第２のカレントミ
ラー回路とを備え、上記第３及び第５のトランジスタの
ゲートに反転入力電圧が入力され、上記第４及び第６の
トランジスタのゲートに非反転入力電圧が入力され、上
記第１のカレントミラー回路は上記第３及び第４のトラ
ンジスタに電流が流れる場合に当該電流に応じた電流を
上記定電流源の電流に付加すると共に出力端子へ流し込
み、上記第２のカレントミラー回路は上記第５及び第６
のトランジスタに電流が流れる場合に当該電流に応じた
電流を上記定電流源の電流に付加する構成とするもので
ある。
【００２１】請求項１３の発明は、請求項１２の演算増
幅器において、反転入力電圧がレベルシフト回路により
電圧レベルが変換された後、上記第３又は第５のトラン
ジスタのゲートに入力されることとしたものである。ま
た、請求項１４の発明は、請求項１２の演算増幅器にお
いて、非反転入力電圧がレベルシフト回路により電圧レ
ベルが変換された後、上記第４又は第６のトランジスタ
のゲートに入力されることとしたものである。
幅器において、反転入力電圧がレベルシフト回路により
電圧レベルが変換された後、上記第３又は第５のトラン
ジスタのゲートに入力されることとしたものである。ま
た、請求項１４の発明は、請求項１２の演算増幅器にお
いて、非反転入力電圧がレベルシフト回路により電圧レ
ベルが変換された後、上記第４又は第６のトランジスタ
のゲートに入力されることとしたものである。
【００２２】請求項１５の発明が講じた解決手段は、ソ
ースが互いに接続された第１極性の第１のトランジスタ
及び第２極性の第２のトランジスタと、ソースが互いに
接続された第２極性の第３のトランジスタ及び第１極性
の第４のトランジスタと、第１極性のトランジスタから
なる第１のカレントミラー回路と、第２極性のトランジ
スタからなる第２のカレントミラー回路とを備えた演算
増幅器であって、上記第１及び第３のトランジスタのゲ
ートに反転入力電圧が入力され、上記第２及び第４のト
ランジスタのゲートに非反転入力電圧が入力され、上記
第１のカレントミラー回路は上記第１及び第２のトラン
ジスタに電流が流れる場合に当該電流に応じた電流を出
力端子へ流し込み、上記第２のカレントミラー回路は上
記第３及び第４のトランジスタに電流が流れる場合に当
該電流に応じた電流を上記出力端子へ流し込む構成とす
るものである。
ースが互いに接続された第１極性の第１のトランジスタ
及び第２極性の第２のトランジスタと、ソースが互いに
接続された第２極性の第３のトランジスタ及び第１極性
の第４のトランジスタと、第１極性のトランジスタから
なる第１のカレントミラー回路と、第２極性のトランジ
スタからなる第２のカレントミラー回路とを備えた演算
増幅器であって、上記第１及び第３のトランジスタのゲ
ートに反転入力電圧が入力され、上記第２及び第４のト
ランジスタのゲートに非反転入力電圧が入力され、上記
第１のカレントミラー回路は上記第１及び第２のトラン
ジスタに電流が流れる場合に当該電流に応じた電流を出
力端子へ流し込み、上記第２のカレントミラー回路は上
記第３及び第４のトランジスタに電流が流れる場合に当
該電流に応じた電流を上記出力端子へ流し込む構成とす
るものである。
【００２３】請求項１６の発明は、請求項１５の演算増
幅器において、反転入力電圧がレベルシフト回路により
電圧レベルが変換された後、上記第１又は第３のトラン
ジスタのゲートに入力されることとしたものである。ま
た、請求項１７の発明は、請求項１５の演算増幅器にお
いて、非反転入力電圧がレベルシフト回路により電圧レ
ベルが変換された後、上記第２又は第４のトランジスタ
のゲートに入力されることとしたものである。
幅器において、反転入力電圧がレベルシフト回路により
電圧レベルが変換された後、上記第１又は第３のトラン
ジスタのゲートに入力されることとしたものである。ま
た、請求項１７の発明は、請求項１５の演算増幅器にお
いて、非反転入力電圧がレベルシフト回路により電圧レ
ベルが変換された後、上記第２又は第４のトランジスタ
のゲートに入力されることとしたものである。
【００２４】請求項１８の発明が講じた解決手段は、非
反転出力端子及び反転出力端子を備えた差動出力の演算
増幅器を対象とし、ソースが互いに接続された第１極性
の第１のトランジスタ及び第２極性の第２のトランジス
タと、ソースが互いに接続された第２極性の第３のトラ
ンジスタ及び第１極性の第４のトランジスタと、各々第
１極性のトランジスタからなる第１及び第２のカレント
ミラー回路と、各々第２極性のトランジスタからなる第
３及び第４のカレントミラー回路とを備え、上記第１及
び第３のトランジスタのゲートに反転入力電圧が入力さ
れ、上記第２及び第４のトランジスタのゲートに非反転
入力電圧が入力され、上記第１及び第３のカレントミラ
ー回路は上記第１及び第２のトランジスタに電流が流れ
る場合に当該電流に応じた電流を上記非反転出力端子及
び反転出力端子へそれぞれ流し込み、上記第２及び第４
のカレントミラー回路は上記第３及び第４のトランジス
タに電流が流れる場合に当該電流に応じた電流を上記反
転出力端子及び非反転出力端子へそれぞれ流し込む構成
とするものである。
反転出力端子及び反転出力端子を備えた差動出力の演算
増幅器を対象とし、ソースが互いに接続された第１極性
の第１のトランジスタ及び第２極性の第２のトランジス
タと、ソースが互いに接続された第２極性の第３のトラ
ンジスタ及び第１極性の第４のトランジスタと、各々第
１極性のトランジスタからなる第１及び第２のカレント
ミラー回路と、各々第２極性のトランジスタからなる第
３及び第４のカレントミラー回路とを備え、上記第１及
び第３のトランジスタのゲートに反転入力電圧が入力さ
れ、上記第２及び第４のトランジスタのゲートに非反転
入力電圧が入力され、上記第１及び第３のカレントミラ
ー回路は上記第１及び第２のトランジスタに電流が流れ
る場合に当該電流に応じた電流を上記非反転出力端子及
び反転出力端子へそれぞれ流し込み、上記第２及び第４
のカレントミラー回路は上記第３及び第４のトランジス
タに電流が流れる場合に当該電流に応じた電流を上記反
転出力端子及び非反転出力端子へそれぞれ流し込む構成
とするものである。
【００２５】請求項１９の発明は、請求項１８の演算増
幅器において、反転入力電圧がレベルシフト回路により
電圧レベルが変換された後、上記第１又は第３のトラン
ジスタのゲートに入力されることとしたものである。ま
た、請求項２０の発明は、請求項１８の演算増幅器にお
いて、非反転入力電圧がレベルシフト回路により電圧レ
ベルが変換された後、上記第２又は第４のトランジスタ
のゲートに入力されることとしたものである。
幅器において、反転入力電圧がレベルシフト回路により
電圧レベルが変換された後、上記第１又は第３のトラン
ジスタのゲートに入力されることとしたものである。ま
た、請求項２０の発明は、請求項１８の演算増幅器にお
いて、非反転入力電圧がレベルシフト回路により電圧レ
ベルが変換された後、上記第２又は第４のトランジスタ
のゲートに入力されることとしたものである。
【００２６】
【作用】請求項１の発明の構成により、非反転入力電
圧、反転入力電圧、第１及び第２のトランジスタのソー
ス電圧が、それぞれ第３、第４、第５のトランジスタの
ゲートに入力されている。ここで、例えば、第１及び第
２のトランジスタをNMOSトランジスタとし、第３、第４
及び第５のトランジスタをPMOSトランジスタとし、非反
転入力電圧、反転入力電圧、第１及び第２のトランジス
タのソース電圧をそれぞれVin+、Vin-、Vsとする。
圧、反転入力電圧、第１及び第２のトランジスタのソー
ス電圧が、それぞれ第３、第４、第５のトランジスタの
ゲートに入力されている。ここで、例えば、第１及び第
２のトランジスタをNMOSトランジスタとし、第３、第４
及び第５のトランジスタをPMOSトランジスタとし、非反
転入力電圧、反転入力電圧、第１及び第２のトランジス
タのソース電圧をそれぞれVin+、Vin-、Vsとする。
【００２７】非反転入力電圧と反転入力電圧とが同じ電
圧すなわちVin+=Vin- であるならば、Vsの電圧は、Vin+
から第１のトランジスタのゲート・ソース間電圧だけ低
い電圧（言い換えると、Vin-から第２のトランジスタの
ゲート・ソース間電圧だけ低い電圧）であるから、Vsの
電圧が最も低くなる。この状態は、Vin+とVin-とが同相
で変化したとしても変わらない。第３、第４及び第５の
トランジスタはPMOSトランジスタであるので、第３、第
４及び第５のトランジスタのソースに接続された第２の
定電流源の電流は、ゲートにVsが入力された第５のトラ
ンジスタにすべて流れる。したがって、第３及び第４の
トランジスタはカットオフし、差動入力部は、第１及び
第２のトランジスタのソースに接続された第１の定電流
源による所定のバイアス電流によりバイアスされる。
圧すなわちVin+=Vin- であるならば、Vsの電圧は、Vin+
から第１のトランジスタのゲート・ソース間電圧だけ低
い電圧（言い換えると、Vin-から第２のトランジスタの
ゲート・ソース間電圧だけ低い電圧）であるから、Vsの
電圧が最も低くなる。この状態は、Vin+とVin-とが同相
で変化したとしても変わらない。第３、第４及び第５の
トランジスタはPMOSトランジスタであるので、第３、第
４及び第５のトランジスタのソースに接続された第２の
定電流源の電流は、ゲートにVsが入力された第５のトラ
ンジスタにすべて流れる。したがって、第３及び第４の
トランジスタはカットオフし、差動入力部は、第１及び
第２のトランジスタのソースに接続された第１の定電流
源による所定のバイアス電流によりバイアスされる。
【００２８】いま、Vin+がVin-よりも上昇したとする
と、これに伴ってVsの電圧も上がるので、第５のトラン
ジスタはカットオフし、第２の定電流源のバイアス電流
は、ゲートにVin-が入力された第４のトランジスタに流
れるようになる。この第４のトランジスタに流れる電流
に応じた電流が、カレントミラー回路により、第１及び
第２のトランジスタのソースに接続された第１の定電流
源の電流に付加され、差動入力部のバイアス電流を増加
させる。
と、これに伴ってVsの電圧も上がるので、第５のトラン
ジスタはカットオフし、第２の定電流源のバイアス電流
は、ゲートにVin-が入力された第４のトランジスタに流
れるようになる。この第４のトランジスタに流れる電流
に応じた電流が、カレントミラー回路により、第１及び
第２のトランジスタのソースに接続された第１の定電流
源の電流に付加され、差動入力部のバイアス電流を増加
させる。
【００２９】逆に、Vin-がVin+よりも上昇した場合に
は、Vin+の電圧が最も低くなり、第２の定電流源のバイ
アス電流は、ゲートにVin+が入力された第３のトランジ
スタに流れるようになる。この第３のトランジスタに流
れる電流に応じた電流が、カレントミラー回路により、
第１及び第２のトランジスタのソースに接続された第１
の定電流源の電流に付加され、差動入力部のバイアス電
流を増加させる。
は、Vin+の電圧が最も低くなり、第２の定電流源のバイ
アス電流は、ゲートにVin+が入力された第３のトランジ
スタに流れるようになる。この第３のトランジスタに流
れる電流に応じた電流が、カレントミラー回路により、
第１及び第２のトランジスタのソースに接続された第１
の定電流源の電流に付加され、差動入力部のバイアス電
流を増加させる。
【００３０】このように、Vin+=Vin- の定常状態では、
差動入力部は所定のバイアス電流でバイアスされ、Vin+
とVin-との間に電位差が生じたときには、その電位差に
応じた電流が（電位差が大きいときには大きな電流が、
電位差が小さいときには小さな電流が）バイアス電流に
付加される。これにより、消費電力の大幅な増大、小信
号特性の劣化を引き起こすことなく、スルーレートが大
幅に改善される。しかも、回路規模が小さくて済み、そ
のうえ、バイアス電流が一気に増えるのではなく、入力
の差電圧に応じて増加するので、セットリング特性の劣
化やノイズの発生の問題も生じない。
差動入力部は所定のバイアス電流でバイアスされ、Vin+
とVin-との間に電位差が生じたときには、その電位差に
応じた電流が（電位差が大きいときには大きな電流が、
電位差が小さいときには小さな電流が）バイアス電流に
付加される。これにより、消費電力の大幅な増大、小信
号特性の劣化を引き起こすことなく、スルーレートが大
幅に改善される。しかも、回路規模が小さくて済み、そ
のうえ、バイアス電流が一気に増えるのではなく、入力
の差電圧に応じて増加するので、セットリング特性の劣
化やノイズの発生の問題も生じない。
【００３１】また、請求項２の発明の構成により、非反
転入力電圧、反転入力電圧、第１及び第２のトランジス
タのソース電圧が、それぞれ第３、第４、第５のトラン
ジスタのゲートに入力されている。ここで、例えば、第
１及び第２のトランジスタをNMOSトランジスタとし、第
３、第４及び第５のトランジスタをPMOSトランジスタと
し、非反転入力電圧、反転入力電圧、第１及び第２のト
ランジスタのソース電圧をそれぞれVin+、Vin-、Vsとす
る。
転入力電圧、反転入力電圧、第１及び第２のトランジス
タのソース電圧が、それぞれ第３、第４、第５のトラン
ジスタのゲートに入力されている。ここで、例えば、第
１及び第２のトランジスタをNMOSトランジスタとし、第
３、第４及び第５のトランジスタをPMOSトランジスタと
し、非反転入力電圧、反転入力電圧、第１及び第２のト
ランジスタのソース電圧をそれぞれVin+、Vin-、Vsとす
る。
【００３２】Vin+=Vin- であるならば、Vsの電圧は、Vi
n+から第１のトランジスタのゲート・ソース間電圧だけ
低い電圧（言い換えると、Vin-から第２のトランジスタ
のゲート・ソース間電圧だけ低い電圧）であるから、Vs
の電圧が最も低くなる。この状態は、Vin+とVin-とが同
相で変化したとしても変わらない。第３、第４及び第５
のトランジスタはPMOSトランジスタであるので、第３、
第４及び第５のトランジスタのソースに接続された第２
の定電流源の電流は、ゲートにVsが入力された第５のト
ランジスタにすべて流れる。したがって、第３及び第４
のトランジスタはカットオフし、差動入力部は、第１の
定電流源による所定のバイアス電流によりバイアスされ
る。
n+から第１のトランジスタのゲート・ソース間電圧だけ
低い電圧（言い換えると、Vin-から第２のトランジスタ
のゲート・ソース間電圧だけ低い電圧）であるから、Vs
の電圧が最も低くなる。この状態は、Vin+とVin-とが同
相で変化したとしても変わらない。第３、第４及び第５
のトランジスタはPMOSトランジスタであるので、第３、
第４及び第５のトランジスタのソースに接続された第２
の定電流源の電流は、ゲートにVsが入力された第５のト
ランジスタにすべて流れる。したがって、第３及び第４
のトランジスタはカットオフし、差動入力部は、第１の
定電流源による所定のバイアス電流によりバイアスされ
る。
【００３３】いま、Vin+がVin-よりも上昇したとする
と、これに伴ってVsの電圧も上がるので、第５のトラン
ジスタはカットオフし、第２の定電流源のバイアス電流
は、ゲートにVin-が入力された第４のトランジスタに流
れるようになる。この第４のトランジスタに流れる電流
に応じた電流が、第２のカレントミラー回路により、第
１の定電流源の電流に付加されるので、出力は急速に立
ち上がる。
と、これに伴ってVsの電圧も上がるので、第５のトラン
ジスタはカットオフし、第２の定電流源のバイアス電流
は、ゲートにVin-が入力された第４のトランジスタに流
れるようになる。この第４のトランジスタに流れる電流
に応じた電流が、第２のカレントミラー回路により、第
１の定電流源の電流に付加されるので、出力は急速に立
ち上がる。
【００３４】逆に、Vin+がVin-よりも下降した場合に
は、第２の定電流源のバイアス電流は、ゲートにVin+が
入力された第３のトランジスタに流れるようになる。こ
の第３のトランジスタに流れる電流に応じた電流が、第
１のカレントミラー回路により、第１の定電流源の電流
に付加されると共に出力端子に流し込まれるので、出力
は急速に立ち下がる。
は、第２の定電流源のバイアス電流は、ゲートにVin+が
入力された第３のトランジスタに流れるようになる。こ
の第３のトランジスタに流れる電流に応じた電流が、第
１のカレントミラー回路により、第１の定電流源の電流
に付加されると共に出力端子に流し込まれるので、出力
は急速に立ち下がる。
【００３５】このように、Vin+=Vin- の定常状態では、
差動入力部は所定のバイアス電流でバイアスされ、Vin+
とVin-との間に電位差が生じたときには、その電位差に
応じた電流が、差動入力部のバイアス電流に付加され、
さらに出力端子へ流し込まれる。これにより、消費電力
の大幅な増大、小信号特性の劣化を引き起こすことな
く、スルーレートを大幅に改善することができる。しか
も、回路規模が小さくて済み、そのうえ、バイアス電流
が一気に増加するのではなく、非反転入力電圧と反転入
力電圧との間の電位差に応じて付加されるので、セット
リング特性の劣化やノイズの発生を引き起こすこともな
い。
差動入力部は所定のバイアス電流でバイアスされ、Vin+
とVin-との間に電位差が生じたときには、その電位差に
応じた電流が、差動入力部のバイアス電流に付加され、
さらに出力端子へ流し込まれる。これにより、消費電力
の大幅な増大、小信号特性の劣化を引き起こすことな
く、スルーレートを大幅に改善することができる。しか
も、回路規模が小さくて済み、そのうえ、バイアス電流
が一気に増加するのではなく、非反転入力電圧と反転入
力電圧との間の電位差に応じて付加されるので、セット
リング特性の劣化やノイズの発生を引き起こすこともな
い。
【００３６】請求項３の発明の構成により、非反転入力
電圧、反転入力電圧、第１及び第２のトランジスタのソ
ース電圧が、それぞれ第３、第４、第５のトランジスタ
のゲートに入力されている。ここで、例えば、第１及び
第２のトランジスタをNMOSトランジスタとし、第３、第
４及び第５のトランジスタをPMOSトランジスタとし、非
反転入力電圧、反転入力電圧をそれぞれVin+、Vin-とす
る。
電圧、反転入力電圧、第１及び第２のトランジスタのソ
ース電圧が、それぞれ第３、第４、第５のトランジスタ
のゲートに入力されている。ここで、例えば、第１及び
第２のトランジスタをNMOSトランジスタとし、第３、第
４及び第５のトランジスタをPMOSトランジスタとし、非
反転入力電圧、反転入力電圧をそれぞれVin+、Vin-とす
る。
【００３７】いま、Vin+がVin-よりも上昇したとする
と、第２の定電流源のバイアス電流は第４のトランジス
タに流れるようになる。この第４のトランジスタに流れ
る電流に応じた電流が、第２のカレントミラー回路によ
り、第３のカレントミラー回路に供給され、第３のカレ
ントミラー回路は、供給された電流に応じた電流を出力
端子に流し込むので、出力は高速に立ち上がる。
と、第２の定電流源のバイアス電流は第４のトランジス
タに流れるようになる。この第４のトランジスタに流れ
る電流に応じた電流が、第２のカレントミラー回路によ
り、第３のカレントミラー回路に供給され、第３のカレ
ントミラー回路は、供給された電流に応じた電流を出力
端子に流し込むので、出力は高速に立ち上がる。
【００３８】逆に、Vin+がVin-よりも下降した場合に
は、第２の定電流源のバイアス電流はゲートにVin+が入
力された第３のトランジスタに流れるようになる。この
第３のトランジスタに流れる電流に応じた電流が、第１
のカレントミラー回路により、出力端子へ流し込まれる
ので、出力は急速に立ち下がる。
は、第２の定電流源のバイアス電流はゲートにVin+が入
力された第３のトランジスタに流れるようになる。この
第３のトランジスタに流れる電流に応じた電流が、第１
のカレントミラー回路により、出力端子へ流し込まれる
ので、出力は急速に立ち下がる。
【００３９】このように、Vin+とVin-との間に電位差が
生じると、その電位差に応じた電流がその電位差を打ち
消すように出力端子へ流し込まれる。このため、消費電
力の大幅な増大、小信号特性の劣化を引き起こすことな
く、スルーレートを大幅に改善することができる。
生じると、その電位差に応じた電流がその電位差を打ち
消すように出力端子へ流し込まれる。このため、消費電
力の大幅な増大、小信号特性の劣化を引き起こすことな
く、スルーレートを大幅に改善することができる。
【００４０】請求項４の発明の構成により、非反転入力
電圧、反転入力電圧、第１及び第２のトランジスタのソ
ース電圧が、それぞれ第３、第４、第５のトランジスタ
のゲートに入力されている。ここで、例えば、第１及び
第２のトランジスタをNMOSトランジスタとし、第３、第
４及び第５のトランジスタをPMOSトランジスタとし、非
反転入力電圧、反転入力電圧をそれぞれVin+、Vin-とす
る。
電圧、反転入力電圧、第１及び第２のトランジスタのソ
ース電圧が、それぞれ第３、第４、第５のトランジスタ
のゲートに入力されている。ここで、例えば、第１及び
第２のトランジスタをNMOSトランジスタとし、第３、第
４及び第５のトランジスタをPMOSトランジスタとし、非
反転入力電圧、反転入力電圧をそれぞれVin+、Vin-とす
る。
【００４１】いま、Vin+がVin-よりも上昇したとする
と、第２の定電流源のバイアス電流は第４のトランジス
タに流れるようになる。この第４のトランジスタに流れ
る電流に応じた電流が、第２のカレントミラー回路によ
り、第４のカレントミラー回路に供給されると共に反転
出力端子へ流し込まれ、第４のカレントミラー回路は、
供給された電流に応じた電流を非反転出力端子へ流し込
む。このため、非反転出力は高速に立ち上がり、反転出
力は高速に立ち下がる。
と、第２の定電流源のバイアス電流は第４のトランジス
タに流れるようになる。この第４のトランジスタに流れ
る電流に応じた電流が、第２のカレントミラー回路によ
り、第４のカレントミラー回路に供給されると共に反転
出力端子へ流し込まれ、第４のカレントミラー回路は、
供給された電流に応じた電流を非反転出力端子へ流し込
む。このため、非反転出力は高速に立ち上がり、反転出
力は高速に立ち下がる。
【００４２】Vin+がVin-よりも下降した場合には、第２
の定電流源のバイアス電流はゲートにVin+が入力された
第３のトランジスタに流れるようになる。この第３のト
ランジスタに流れる電流に応じた電流が、第１のカレン
トミラー回路により、第３のカレントミラー回路に供給
されると共に非反転出力端子へ流し込まれ、第３のカレ
ントミラー回路は、供給された電流に応じた電流を反転
出力端子へ流し込む。このため、非反転出力は高速に立
ち下がり、反転出力は高速に立ち上がる。
の定電流源のバイアス電流はゲートにVin+が入力された
第３のトランジスタに流れるようになる。この第３のト
ランジスタに流れる電流に応じた電流が、第１のカレン
トミラー回路により、第３のカレントミラー回路に供給
されると共に非反転出力端子へ流し込まれ、第３のカレ
ントミラー回路は、供給された電流に応じた電流を反転
出力端子へ流し込む。このため、非反転出力は高速に立
ち下がり、反転出力は高速に立ち上がる。
【００４３】このように、Vin+とVin-との間に電位差が
生じると、その電位差に応じた電流がその電位差を打ち
消すように反転出力端子及び非反転出力端子へ流し込ま
れる。このため、消費電力の大幅な増大、小信号特性の
劣化を引き起こすことなく、スルーレートを大幅に改善
することができる。
生じると、その電位差に応じた電流がその電位差を打ち
消すように反転出力端子及び非反転出力端子へ流し込ま
れる。このため、消費電力の大幅な増大、小信号特性の
劣化を引き起こすことなく、スルーレートを大幅に改善
することができる。
【００４４】さらに、請求項５〜８の発明の構成によ
り、請求項１、２、３及び４の演算増幅器において、第
２の定電流源が抵抗体に置き換えられるため、新たなバ
イアス電圧を作る必要がなくバイアス回路を省略するこ
とができる。
り、請求項１、２、３及び４の演算増幅器において、第
２の定電流源が抵抗体に置き換えられるため、新たなバ
イアス電圧を作る必要がなくバイアス回路を省略するこ
とができる。
【００４５】請求項９の発明の構成により、反転入力電
圧が第３及び第５のトランジスタのゲートに入力され、
非反転入力電圧が第４及び第６のトランジスタのゲート
に入力されている。ここで、例えば、第１及び第２のト
ランジスタをNMOSトランジスタとし、第３及び第６のト
ランジスタをNMOSトランジスタとし、第４及び第５のト
ランジスタをPMOSトランジスタとし、非反転入力電圧、
反転入力電圧をそれぞれVin+、Vin-とする。
圧が第３及び第５のトランジスタのゲートに入力され、
非反転入力電圧が第４及び第６のトランジスタのゲート
に入力されている。ここで、例えば、第１及び第２のト
ランジスタをNMOSトランジスタとし、第３及び第６のト
ランジスタをNMOSトランジスタとし、第４及び第５のト
ランジスタをPMOSトランジスタとし、非反転入力電圧、
反転入力電圧をそれぞれVin+、Vin-とする。
【００４６】Vin+とVin-とが等しいときには、ソースが
互いに接続された第３及び第４のトランジスタと、同じ
くソースが互いに接続された第５及び第６のトランジス
タとは、ゲート・ソース間に十分な電圧がないためカッ
トオフし電流は流れない。したがって、差動入力部は第
１及び第２のトランジスタのソースに接続された定電流
源の電流のみでバイアスされる。
互いに接続された第３及び第４のトランジスタと、同じ
くソースが互いに接続された第５及び第６のトランジス
タとは、ゲート・ソース間に十分な電圧がないためカッ
トオフし電流は流れない。したがって、差動入力部は第
１及び第２のトランジスタのソースに接続された定電流
源の電流のみでバイアスされる。
【００４７】いま、Vin+がVin-に対して上昇し、その差
電圧がVtp+Vtn （Vtp,Vtn はそれぞれPMOS，NMOSトラン
ジスタのしきい値電圧）を越えると、第５及び第６のト
ランジスタがターンオンしその差電圧に応じた電流が流
れるようになる。この第５及び第６のトランジスタに流
れる電流に応じた電流が、カレントミラー回路により、
第１及び第２のトランジスタのソースに接続された定電
流源の電流に付加され、差動入力部のバイアス電流を増
加させる。
電圧がVtp+Vtn （Vtp,Vtn はそれぞれPMOS，NMOSトラン
ジスタのしきい値電圧）を越えると、第５及び第６のト
ランジスタがターンオンしその差電圧に応じた電流が流
れるようになる。この第５及び第６のトランジスタに流
れる電流に応じた電流が、カレントミラー回路により、
第１及び第２のトランジスタのソースに接続された定電
流源の電流に付加され、差動入力部のバイアス電流を増
加させる。
【００４８】逆に、Vin-がVin+に対して上昇し、その差
電圧がVtp+Vtn を越えた場合には、第３及び第４のトラ
ンジスタがターンオンしその差電圧に応じた電流が流れ
るようになる。この第３及び第４のトランジスタに流れ
る電流に応じた電流が、カレントミラー回路により、第
１及び第２のトランジスタのソースに接続された定電流
源の電流に付加され、差動入力部のバイアス電流を増加
させる。
電圧がVtp+Vtn を越えた場合には、第３及び第４のトラ
ンジスタがターンオンしその差電圧に応じた電流が流れ
るようになる。この第３及び第４のトランジスタに流れ
る電流に応じた電流が、カレントミラー回路により、第
１及び第２のトランジスタのソースに接続された定電流
源の電流に付加され、差動入力部のバイアス電流を増加
させる。
【００４９】このように、Vin+=Vin- の定常状態におけ
る電流の増加をゼロにすることが可能であり、Vin+とVi
n-との間にVtp+Vtn 以上の電位差が生じたときにのみ、
その電位差に応じた電流をバイアス電流に付加すること
ができる。これにより、定常状態における消費電力の増
大を引き起こすことなく、スルーレートを大幅に改善す
ることができる。
る電流の増加をゼロにすることが可能であり、Vin+とVi
n-との間にVtp+Vtn 以上の電位差が生じたときにのみ、
その電位差に応じた電流をバイアス電流に付加すること
ができる。これにより、定常状態における消費電力の増
大を引き起こすことなく、スルーレートを大幅に改善す
ることができる。
【００５０】請求項１０，１１の発明の構成によれば、
請求項９の演算増幅器において、付加的なバイアス電流
が流れはじめる電圧を所望の値に設定できるように改良
される。
請求項９の演算増幅器において、付加的なバイアス電流
が流れはじめる電圧を所望の値に設定できるように改良
される。
【００５１】また、請求項１２の発明の構成により、反
転入力電圧が第３及び第５のトランジスタのゲートに入
力され、非反転入力電圧が第４及び第６のトランジスタ
のゲートに入力されている。ここで、例えば、第１及び
第２のトランジスタをNMOSトランジスタとし、第３及び
第６のトランジスタをNMOSトランジスタとし、第４及び
第５のトランジスタをPMOSトランジスタとし、非反転入
力電圧、反転入力電圧をそれぞれVin+、Vin-とする。
転入力電圧が第３及び第５のトランジスタのゲートに入
力され、非反転入力電圧が第４及び第６のトランジスタ
のゲートに入力されている。ここで、例えば、第１及び
第２のトランジスタをNMOSトランジスタとし、第３及び
第６のトランジスタをNMOSトランジスタとし、第４及び
第５のトランジスタをPMOSトランジスタとし、非反転入
力電圧、反転入力電圧をそれぞれVin+、Vin-とする。
【００５２】Vin+とVin-とが等しいときには、ソースが
互いに接続された第３及び第４のトランジスタと、同じ
くソースが互いに接続された第５及び第６のトランジス
タとは、ゲート・ソース間に十分な電圧がないためカッ
トオフし電流は流れない。したがって、差動入力部は第
１及び第２のトランジスタのソースに接続された定電流
源の電流のみでバイアスされる。
互いに接続された第３及び第４のトランジスタと、同じ
くソースが互いに接続された第５及び第６のトランジス
タとは、ゲート・ソース間に十分な電圧がないためカッ
トオフし電流は流れない。したがって、差動入力部は第
１及び第２のトランジスタのソースに接続された定電流
源の電流のみでバイアスされる。
【００５３】いま、Vin+がVin-に対して上昇し、その差
電圧がVtp+Vtn を越えると、第５及び第６のトランジス
タがターンオンしその差電圧に応じた電流が流れるよう
になる。この第５及び第６のトランジスタに流れる電流
に応じた電流が、第２のカレントミラー回路により、定
電流源の電流に付加されるので、出力は急速に立ち上が
る。
電圧がVtp+Vtn を越えると、第５及び第６のトランジス
タがターンオンしその差電圧に応じた電流が流れるよう
になる。この第５及び第６のトランジスタに流れる電流
に応じた電流が、第２のカレントミラー回路により、定
電流源の電流に付加されるので、出力は急速に立ち上が
る。
【００５４】逆に、Vin-がVin+に対して上昇し、その差
電圧がVtp+Vtn を越えた場合には、第３及び第４のトラ
ンジスタがターンオンしその差電圧に応じた電流が流れ
るようになる。この第３及び第４のトランジスタに流れ
る電流に応じた電流が、第１のカレントミラー回路によ
り、定電流源の電流に付加されると共に出力端子に流し
込まれるので、出力は急速に立ち下がる。
電圧がVtp+Vtn を越えた場合には、第３及び第４のトラ
ンジスタがターンオンしその差電圧に応じた電流が流れ
るようになる。この第３及び第４のトランジスタに流れ
る電流に応じた電流が、第１のカレントミラー回路によ
り、定電流源の電流に付加されると共に出力端子に流し
込まれるので、出力は急速に立ち下がる。
【００５５】このように、Vin+=Vin- の定常状態におけ
る電流の増加をゼロにすることが可能であり、Vin+とVi
n-との間にVtp+Vtn 以上の電位差が生じたときにのみ、
その電位差に応じた電流が差動入力部のバイアス電流に
付加され、さらに出力端子へ流し込まれる。これによ
り、消費電力の増大を引き起こすことなく、スルーレー
トを大幅に改善することができる。
る電流の増加をゼロにすることが可能であり、Vin+とVi
n-との間にVtp+Vtn 以上の電位差が生じたときにのみ、
その電位差に応じた電流が差動入力部のバイアス電流に
付加され、さらに出力端子へ流し込まれる。これによ
り、消費電力の増大を引き起こすことなく、スルーレー
トを大幅に改善することができる。
【００５６】請求項１３，１４の発明の構成によれば、
請求項１２の演算増幅器において、付加的なバイアス電
流が流れはじめる電圧を所望の値に設定できるように改
良される。
請求項１２の演算増幅器において、付加的なバイアス電
流が流れはじめる電圧を所望の値に設定できるように改
良される。
【００５７】請求項１５の発明の構成により、反転入力
電圧が第１及び第３のトランジスタのゲートに入力さ
れ、非反転入力電圧が第２及び第４のトランジスタのゲ
ートに入力されている。ここで、例えば、第１及び第４
のトランジスタをNMOSトランジスタとし、第２及び第３
のトランジスタをPMOSトランジスタとし、非反転入力電
圧、反転入力電圧をそれぞれVin+、Vin-とする。
電圧が第１及び第３のトランジスタのゲートに入力さ
れ、非反転入力電圧が第２及び第４のトランジスタのゲ
ートに入力されている。ここで、例えば、第１及び第４
のトランジスタをNMOSトランジスタとし、第２及び第３
のトランジスタをPMOSトランジスタとし、非反転入力電
圧、反転入力電圧をそれぞれVin+、Vin-とする。
【００５８】いま、Vin+がVin-に対して上昇し、その差
電圧がVtp+Vtn を越えると、第３及び第４のトランジス
タがターンオンしその差電圧に応じた電流が流れるよう
になる。この第３及び第４のトランジスタに流れる電流
に応じた電流が、第２のカレントミラー回路により、出
力端子へ流し込まれるので、出力は急速に立ち上がる。
電圧がVtp+Vtn を越えると、第３及び第４のトランジス
タがターンオンしその差電圧に応じた電流が流れるよう
になる。この第３及び第４のトランジスタに流れる電流
に応じた電流が、第２のカレントミラー回路により、出
力端子へ流し込まれるので、出力は急速に立ち上がる。
【００５９】逆に、Vin-がVin+に対して上昇し、その差
電圧がVtp+Vtn を越えた場合には、第１及び第２のトラ
ンジスタがターンオンしその差電圧に応じた電流が流れ
るようになる。この第１及び第２のトランジスタに流れ
る電流に応じた電流が、第１のカレントミラー回路によ
り、出力端子へ流し込まれるので、出力は急速に立ち下
がる。
電圧がVtp+Vtn を越えた場合には、第１及び第２のトラ
ンジスタがターンオンしその差電圧に応じた電流が流れ
るようになる。この第１及び第２のトランジスタに流れ
る電流に応じた電流が、第１のカレントミラー回路によ
り、出力端子へ流し込まれるので、出力は急速に立ち下
がる。
【００６０】このように、Vin+とVin-との間にVtp+Vtn
以上の電位差が生じると、その電位差に応じた電流がそ
の電位差を打ち消すように出力端子へ流し込まれる。こ
のため、消費電力の増大を引き起こすことなく、スルー
レートを大幅に改善することができる。
以上の電位差が生じると、その電位差に応じた電流がそ
の電位差を打ち消すように出力端子へ流し込まれる。こ
のため、消費電力の増大を引き起こすことなく、スルー
レートを大幅に改善することができる。
【００６１】請求項１６，１７の発明の構成によれば、
請求項１５の演算増幅器において、付加的なバイアス電
流が流れはじめる電圧を所望の値に設定できるように改
良される。
請求項１５の演算増幅器において、付加的なバイアス電
流が流れはじめる電圧を所望の値に設定できるように改
良される。
【００６２】請求項１８の発明の構成により、反転入力
電圧が第１及び第３のトランジスタのゲートに入力さ
れ、非反転入力電圧が第２及び第４のトランジスタのゲ
ートに入力されている。ここで、例えば、第１及び第４
のトランジスタをNMOSトランジスタとし、第２及び第３
のトランジスタをPMOSトランジスタとし、非反転入力電
圧、反転入力電圧をそれぞれVin+、Vin-とする。
電圧が第１及び第３のトランジスタのゲートに入力さ
れ、非反転入力電圧が第２及び第４のトランジスタのゲ
ートに入力されている。ここで、例えば、第１及び第４
のトランジスタをNMOSトランジスタとし、第２及び第３
のトランジスタをPMOSトランジスタとし、非反転入力電
圧、反転入力電圧をそれぞれVin+、Vin-とする。
【００６３】いま、Vin+がVin-に対して上昇し、その差
電圧がVtp+Vtn を越えると、第３及び第４のトランジス
タがターンオンしその差電圧に応じた電流が流れるよう
になる。この第３及び第４のトランジスタに流れる電流
に応じた電流が、第２のカレントミラー回路により反転
出力端子へ、第４のカレントミラー回路により非反転出
力端子へそれぞれ流し込まれる。このため、非反転出力
は高速に立ち上がり、反転出力は高速に立ち下がる。
電圧がVtp+Vtn を越えると、第３及び第４のトランジス
タがターンオンしその差電圧に応じた電流が流れるよう
になる。この第３及び第４のトランジスタに流れる電流
に応じた電流が、第２のカレントミラー回路により反転
出力端子へ、第４のカレントミラー回路により非反転出
力端子へそれぞれ流し込まれる。このため、非反転出力
は高速に立ち上がり、反転出力は高速に立ち下がる。
【００６４】逆に、Vin-がVin+に対して上昇し、その差
電圧がVtp+Vtn を越えた場合には、第１及び第２のトラ
ンジスタがターンオンしその差電圧に応じた電流が流れ
るようになる。この第１及び第２のトランジスタに流れ
る電流に応じた電流が、第１のカレントミラー回路によ
り非反転出力端子へ、第３のカレントミラー回路により
反転出力端子へそれぞれ流し込まれる。このため、非反
転出力は高速に立ち下がり、反転出力は高速に立ち上が
る。
電圧がVtp+Vtn を越えた場合には、第１及び第２のトラ
ンジスタがターンオンしその差電圧に応じた電流が流れ
るようになる。この第１及び第２のトランジスタに流れ
る電流に応じた電流が、第１のカレントミラー回路によ
り非反転出力端子へ、第３のカレントミラー回路により
反転出力端子へそれぞれ流し込まれる。このため、非反
転出力は高速に立ち下がり、反転出力は高速に立ち上が
る。
【００６５】このように、Vin+とVin-との間にVtp+Vtn
以上の電位差が生じると、その電位差に応じた電流がそ
の電位差を打ち消すように反転出力端子及び非反転出力
端子へ流し込まれる。このため、消費電力の増大を引き
起こすことなく、スルーレートを大幅に改善することが
できる。
以上の電位差が生じると、その電位差に応じた電流がそ
の電位差を打ち消すように反転出力端子及び非反転出力
端子へ流し込まれる。このため、消費電力の増大を引き
起こすことなく、スルーレートを大幅に改善することが
できる。
【００６６】請求項１９，２０の発明の構成によれば、
請求項１８の演算増幅器において、付加的なバイアス電
流が流れはじめる電圧を所望の値に設定できるように改
良される。
請求項１８の演算増幅器において、付加的なバイアス電
流が流れはじめる電圧を所望の値に設定できるように改
良される。
【００６７】
【実施例】以下、本発明の実施例について説明する。
【００６８】（実施例１）まず、本発明の実施例１に係
る演算増幅器を図１に基づいて説明する。実施例１で
は、差動入力部２の一対のトランジスタQa1,Qa2 として
NMOSトランジスタを用いている。
る演算増幅器を図１に基づいて説明する。実施例１で
は、差動入力部２の一対のトランジスタQa1,Qa2 として
NMOSトランジスタを用いている。
【００６９】図１において、第１及び第２のトランジス
タとしてのトランジスタQa1,Qa2 のソース同士は結合さ
れ、ゲートにバイアス電圧Vb1 が与えられたNMOS形のト
ランジスタQa3 からなる第１の定電流源１ａに接続され
ている。これら３つのトランジスタQa1,Qa2,Qa3 により
差動入力部２が構成されている。PMOSトランジスタであ
るトランジスタQa4,Qa5 は差動入力部２に対するアクテ
ィブ負荷を構成している。第３、第４及び第５のトラン
ジスタとしてのPMOS形のトランジスタQa6,Qa7,Qa8 のソ
ース同士は結合され、ゲートにバイアス電圧Vb2 が与え
られたPMOS形のトランジスタQa9 からなる第２の定電流
源１ｂに接続されている。また、NMOSトランジスタであ
るトランジスタQa10,Qa11 によりカレントミラー回路３
が構成されている。トランジスタQa6,Qa7 のゲートはそ
れぞれ非反転入力端子４、反転入力端子５に接続され、
トランジスタQa8 のゲートはトランジスタQa1,Qa2 のソ
ースに接続されている。また、トランジスタQa6,Qa7 の
ドレインは、ダイオード接続されたトランジスタQa10の
ドレインに接続され、トランジスタQa8 のドレインは低
電位側電源６に接続されている。さらに、トランジスタ
Qa11のドレインはトランジスタQa1,Qa2 のソースに接続
されている。ここで、トランジスタQa1,Qa2のソースを
ノードＡ、トランジスタQa6,Qa7,Qa8 のソースをノード
Ｂとする。なお、７は高電位側電源、Vin+は非反転入力
電圧、Vin-は反転入力電圧、Vdd は高電位側電源電圧、
Vss は低電位側電源電圧を示している。高電位側電源電
圧と低電位側電源電圧との間には相対的な大小関係が存
在すればよく、低電位側電源電圧はグランド電圧に限ら
れるものではない。後述する他の実施例においても同様
である。
タとしてのトランジスタQa1,Qa2 のソース同士は結合さ
れ、ゲートにバイアス電圧Vb1 が与えられたNMOS形のト
ランジスタQa3 からなる第１の定電流源１ａに接続され
ている。これら３つのトランジスタQa1,Qa2,Qa3 により
差動入力部２が構成されている。PMOSトランジスタであ
るトランジスタQa4,Qa5 は差動入力部２に対するアクテ
ィブ負荷を構成している。第３、第４及び第５のトラン
ジスタとしてのPMOS形のトランジスタQa6,Qa7,Qa8 のソ
ース同士は結合され、ゲートにバイアス電圧Vb2 が与え
られたPMOS形のトランジスタQa9 からなる第２の定電流
源１ｂに接続されている。また、NMOSトランジスタであ
るトランジスタQa10,Qa11 によりカレントミラー回路３
が構成されている。トランジスタQa6,Qa7 のゲートはそ
れぞれ非反転入力端子４、反転入力端子５に接続され、
トランジスタQa8 のゲートはトランジスタQa1,Qa2 のソ
ースに接続されている。また、トランジスタQa6,Qa7 の
ドレインは、ダイオード接続されたトランジスタQa10の
ドレインに接続され、トランジスタQa8 のドレインは低
電位側電源６に接続されている。さらに、トランジスタ
Qa11のドレインはトランジスタQa1,Qa2 のソースに接続
されている。ここで、トランジスタQa1,Qa2のソースを
ノードＡ、トランジスタQa6,Qa7,Qa8 のソースをノード
Ｂとする。なお、７は高電位側電源、Vin+は非反転入力
電圧、Vin-は反転入力電圧、Vdd は高電位側電源電圧、
Vss は低電位側電源電圧を示している。高電位側電源電
圧と低電位側電源電圧との間には相対的な大小関係が存
在すればよく、低電位側電源電圧はグランド電圧に限ら
れるものではない。後述する他の実施例においても同様
である。
【００７０】いま、ヴァーチュアルショートが成立しVi
n+=Vin- となっているとすると、ノードＡの電圧は非反
転入力電圧Vin+よりもトランジスタQa1 のゲート・ソー
ス間電圧だけ低い電圧（言い換えると、反転入力電圧Vi
n-よりもトランジスタQa2 のゲート・ソース間電圧だけ
低い電圧）となるので、トランジスタQa9 によるバイア
ス電流はすべてトランジスタQa8 に流れる。よって、ト
ランジスタQa6,Qa7 はオフとなり、トランジスタQa10に
は電流が流れない。したがって、トランジスタQa11はオ
フとなり、差動入力部２はトランジスタQa3 からの所定
の電流でバイアスされることになる。また、非反転入力
電圧Vin+と反転入力電圧Vin-とが同相で変化したとして
も、この状態は常に保たれる。
n+=Vin- となっているとすると、ノードＡの電圧は非反
転入力電圧Vin+よりもトランジスタQa1 のゲート・ソー
ス間電圧だけ低い電圧（言い換えると、反転入力電圧Vi
n-よりもトランジスタQa2 のゲート・ソース間電圧だけ
低い電圧）となるので、トランジスタQa9 によるバイア
ス電流はすべてトランジスタQa8 に流れる。よって、ト
ランジスタQa6,Qa7 はオフとなり、トランジスタQa10に
は電流が流れない。したがって、トランジスタQa11はオ
フとなり、差動入力部２はトランジスタQa3 からの所定
の電流でバイアスされることになる。また、非反転入力
電圧Vin+と反転入力電圧Vin-とが同相で変化したとして
も、この状態は常に保たれる。
【００７１】もし、非反転入力電圧Vin+が反転入力電圧
Vin-に対して上昇したとすると、ノードＡの電圧は非反
転入力電圧Vin+の上昇に伴って上がるので、トランジス
タQa8 がカットオフし、トランジスタQa9 によるバイア
ス電流はトランジスタQa7 に流れるようになる。このト
ランジスタQa7 に流れる電流がトランジスタQa10に流
れ、このトランジスタQa10に流れる電流に応じた電流が
カレントミラーされ、差動入力部２のバイアス電流に付
加される。
Vin-に対して上昇したとすると、ノードＡの電圧は非反
転入力電圧Vin+の上昇に伴って上がるので、トランジス
タQa8 がカットオフし、トランジスタQa9 によるバイア
ス電流はトランジスタQa7 に流れるようになる。このト
ランジスタQa7 に流れる電流がトランジスタQa10に流
れ、このトランジスタQa10に流れる電流に応じた電流が
カレントミラーされ、差動入力部２のバイアス電流に付
加される。
【００７２】逆に、反転入力電圧Vin-が非反転入力電圧
Vin+に対して上昇したとすると、先の場合と同様にトラ
ンジスタQa8 がカットオフし、トランジスタQa9 による
バイアス電流がトランジスタQa6 に流れるようになる。
このトランジスタQa6 に流れる電流がトランジスタQa10
に流れ、このトランジスタQa10に流れる電流に応じた電
流がカレントミラーされ、差動入力部２のバイアス電流
に付加される。
Vin+に対して上昇したとすると、先の場合と同様にトラ
ンジスタQa8 がカットオフし、トランジスタQa9 による
バイアス電流がトランジスタQa6 に流れるようになる。
このトランジスタQa6 に流れる電流がトランジスタQa10
に流れ、このトランジスタQa10に流れる電流に応じた電
流がカレントミラーされ、差動入力部２のバイアス電流
に付加される。
【００７３】このように、本実施例によると、Vin+=Vin
- のときには所定の電流でバイアスされ、Vin+とVin-と
の間に電位差が生じたときにのみ、その電位差に応じた
電流が（電位差が小さいときには小さい電流が、電位差
が大きいときには大きい電流が）バイアス電流に加えら
れるので、大幅な消費電力の増加、小信号特性の劣化を
引き起こすことなく、スルーレートを大幅に改善するこ
とができる。しかも、上記第２の解決策としての演算増
幅器よりも回路規模が小さくて済み、そのうえ、上記第
２の解決策のようにバイアス電流が一気に増えるのでは
なく、入力の差電圧に応じて増加するので、セットリン
グ特性の劣化やノイズの発生の問題も生じない。
- のときには所定の電流でバイアスされ、Vin+とVin-と
の間に電位差が生じたときにのみ、その電位差に応じた
電流が（電位差が小さいときには小さい電流が、電位差
が大きいときには大きい電流が）バイアス電流に加えら
れるので、大幅な消費電力の増加、小信号特性の劣化を
引き起こすことなく、スルーレートを大幅に改善するこ
とができる。しかも、上記第２の解決策としての演算増
幅器よりも回路規模が小さくて済み、そのうえ、上記第
２の解決策のようにバイアス電流が一気に増えるのでは
なく、入力の差電圧に応じて増加するので、セットリン
グ特性の劣化やノイズの発生の問題も生じない。
【００７４】なお、本実施例では、差動入力部２の一対
のトランジスタQa1,Qa2 としてNMOSトランジスタを用い
たが、本発明はかかる構成に限定されるものではなく、
PMOSトランジスタを用いた場合でも同様に構成すること
ができる。この場合には、図１においてすべてのトラン
ジスタの極性を入れ換え、電源の高低を反転させればよ
い。
のトランジスタQa1,Qa2 としてNMOSトランジスタを用い
たが、本発明はかかる構成に限定されるものではなく、
PMOSトランジスタを用いた場合でも同様に構成すること
ができる。この場合には、図１においてすべてのトラン
ジスタの極性を入れ換え、電源の高低を反転させればよ
い。
【００７５】図１０は、差動入力部２の一対のトランジ
スタQa1,Qa2 としてPMOSトランジスタを用いた場合の演
算増幅器の構成を示している。ここでは、図１に示す演
算増幅器のトランジスタと同様の機能を有するトランジ
スタには同一の符号を付して説明を省略する。また、差
動入力部に対するアクティブ負荷の図示は省略してい
る。
スタQa1,Qa2 としてPMOSトランジスタを用いた場合の演
算増幅器の構成を示している。ここでは、図１に示す演
算増幅器のトランジスタと同様の機能を有するトランジ
スタには同一の符号を付して説明を省略する。また、差
動入力部に対するアクティブ負荷の図示は省略してい
る。
【００７６】図１０に示す演算増幅器において、反転入
力電圧Vin-を２．５Ｖに固定し非反転入力電圧Vin+を０
Ｖから５Ｖまで変化させると、差動入力部のバイアス電
流に付加される電流I1は、図１１に示すように、Vin+と
Vin-との間の電位差に応じてなだらかに変化する。この
ため、安定した波形を得ることができる。また、図１１
に示すように、トランジスタQa8 のサイズを変化させる
ことにより電流I1が流れはじめる電圧を所望の値に容易
に設定できる。さらに、他のトランジスタのサイズを所
定の値に設定することによって、最大出力電流や電流増
加率を所望の値に容易に設定できる。
力電圧Vin-を２．５Ｖに固定し非反転入力電圧Vin+を０
Ｖから５Ｖまで変化させると、差動入力部のバイアス電
流に付加される電流I1は、図１１に示すように、Vin+と
Vin-との間の電位差に応じてなだらかに変化する。この
ため、安定した波形を得ることができる。また、図１１
に示すように、トランジスタQa8 のサイズを変化させる
ことにより電流I1が流れはじめる電圧を所望の値に容易
に設定できる。さらに、他のトランジスタのサイズを所
定の値に設定することによって、最大出力電流や電流増
加率を所望の値に容易に設定できる。
【００７７】比較のために、図２４に示す上記第２の解
決策の演算増幅器（差動入力部の一対のトランジスタQ4
1,Q42 としてPMOSトランジスタを用いた場合）におい
て、同様に、Vin-を２．５Ｖに固定しVin+を０Ｖから５
Ｖまで変化させると、差動入力部のバイアス電流に付加
される電流I01 は、図２５に示すように、Vin+とVin-と
の間の電位差が所定のしきい値を越えるとデジタル的に
一気に増大する。このため、セットリング特性の劣化や
ノイズの発生が問題となる。
決策の演算増幅器（差動入力部の一対のトランジスタQ4
1,Q42 としてPMOSトランジスタを用いた場合）におい
て、同様に、Vin-を２．５Ｖに固定しVin+を０Ｖから５
Ｖまで変化させると、差動入力部のバイアス電流に付加
される電流I01 は、図２５に示すように、Vin+とVin-と
の間の電位差が所定のしきい値を越えるとデジタル的に
一気に増大する。このため、セットリング特性の劣化や
ノイズの発生が問題となる。
【００７８】（実施例２）次に、本発明の実施例２に係
る演算増幅器を図２に基づいて説明する。実施例２で
は、差動入力部１２の一対のトランジスタQb1,Qb2 とし
てNMOSトランジスタを用いている。
る演算増幅器を図２に基づいて説明する。実施例２で
は、差動入力部１２の一対のトランジスタQb1,Qb2 とし
てNMOSトランジスタを用いている。
【００７９】図２において、第１及び第２のトランジス
タとしてのトランジスタQb1,Qb2 のソース同士は結合さ
れ、ゲートにバイアス電圧Vb1 が与えられたNMOS形のト
ランジスタQb3 からなる第１の定電流源１１ａに接続さ
れている。これら３つのトランジスタQb1,Qb2,Qb3 によ
り初段の差動入力部１２が構成されている。PMOSトラン
ジスタであるトランジスタQb4,Qb5 は差動入力部１２に
対するアクティブ負荷を構成している。PMOS形のトラン
ジスタQb6 及びNMOS形のトランジスタQb7 は２段目のイ
ンバータアンプを構成している。第３、第４及び第５の
トランジスタとしてのPMOS形のトランジスタQb8,Qb9,Qb
10のソース同士は結合され、ゲートにバイアス電圧Vb2
が与えられたPMOS形のトランジスタQb11からなる第２の
定電流源１１ｂに接続されている。また、NMOSトランジ
スタであるトランジスタQb12,Qb13,Qb14により第１のカ
レントミラー回路１３ａが構成され、NMOSトランジスタ
であるトランジスタQb15,Qb16 により第２のカレントミ
ラー回路１３ｂが構成されている。トランジスタQb1,Qb
8 のゲートは非反転入力端子１４に接続され、トランジ
スタQb2,Qb9 のゲートは反転入力端子１５に接続され、
トランジスタQb10のゲートはトランジスタQb1,Qb2 のソ
ースに接続されている。トランジスタQb1,Qb2 のソース
をノードＣとする。なお、１６は低電位側電源、１７は
高電位側電源、１８は出力端子、Vin+は非反転入力電
圧、Vin-は反転入力電圧、Ｖout は出力電圧、Vdd は高
電位側電源電圧、Vss は低電位側電源電圧を示してい
る。
タとしてのトランジスタQb1,Qb2 のソース同士は結合さ
れ、ゲートにバイアス電圧Vb1 が与えられたNMOS形のト
ランジスタQb3 からなる第１の定電流源１１ａに接続さ
れている。これら３つのトランジスタQb1,Qb2,Qb3 によ
り初段の差動入力部１２が構成されている。PMOSトラン
ジスタであるトランジスタQb4,Qb5 は差動入力部１２に
対するアクティブ負荷を構成している。PMOS形のトラン
ジスタQb6 及びNMOS形のトランジスタQb7 は２段目のイ
ンバータアンプを構成している。第３、第４及び第５の
トランジスタとしてのPMOS形のトランジスタQb8,Qb9,Qb
10のソース同士は結合され、ゲートにバイアス電圧Vb2
が与えられたPMOS形のトランジスタQb11からなる第２の
定電流源１１ｂに接続されている。また、NMOSトランジ
スタであるトランジスタQb12,Qb13,Qb14により第１のカ
レントミラー回路１３ａが構成され、NMOSトランジスタ
であるトランジスタQb15,Qb16 により第２のカレントミ
ラー回路１３ｂが構成されている。トランジスタQb1,Qb
8 のゲートは非反転入力端子１４に接続され、トランジ
スタQb2,Qb9 のゲートは反転入力端子１５に接続され、
トランジスタQb10のゲートはトランジスタQb1,Qb2 のソ
ースに接続されている。トランジスタQb1,Qb2 のソース
をノードＣとする。なお、１６は低電位側電源、１７は
高電位側電源、１８は出力端子、Vin+は非反転入力電
圧、Vin-は反転入力電圧、Ｖout は出力電圧、Vdd は高
電位側電源電圧、Vss は低電位側電源電圧を示してい
る。
【００８０】ヴァーチュアルショートが成立しVin+=Vin
- となっているとすると、ノードＣの電圧は非反転入力
電圧 Vin+ よりもトランジスタQb1 のゲート・ソース間
電圧だけ低い電圧（言い換えると、反転入力電圧Vin-よ
りもトランジスタQb2 のゲート・ソース間電圧だけ低い
電圧）となるので、第２の定電流源１１ｂによるバイア
ス電流はすべてトランジスタQb10に流れる。よって、ト
ランジスタQb8,Qb9 はオフとなるので、第１及び第２の
カレントミラー回路１３ａ，１３ｂの何れにも電流が流
れない。したがって、初段の差動入力部１２はトランジ
スタQb3 による所定のバイアス電流でバイアスされ、２
段目のインバータアンプはトランジスタQb7 による所定
のバイアス電流でバイアスされる。また、非反転入力電
圧Vin+と反転入力電圧Vin-とが同相で変化したとして
も、この状態は常に保たれる。
- となっているとすると、ノードＣの電圧は非反転入力
電圧 Vin+ よりもトランジスタQb1 のゲート・ソース間
電圧だけ低い電圧（言い換えると、反転入力電圧Vin-よ
りもトランジスタQb2 のゲート・ソース間電圧だけ低い
電圧）となるので、第２の定電流源１１ｂによるバイア
ス電流はすべてトランジスタQb10に流れる。よって、ト
ランジスタQb8,Qb9 はオフとなるので、第１及び第２の
カレントミラー回路１３ａ，１３ｂの何れにも電流が流
れない。したがって、初段の差動入力部１２はトランジ
スタQb3 による所定のバイアス電流でバイアスされ、２
段目のインバータアンプはトランジスタQb7 による所定
のバイアス電流でバイアスされる。また、非反転入力電
圧Vin+と反転入力電圧Vin-とが同相で変化したとして
も、この状態は常に保たれる。
【００８１】もし、非反転入力電圧Vin+が反転入力電圧
Vin-に対して上昇したとすると、ノードＣの電圧は非反
転入力電圧Vin+の上昇に伴って上がるので、トランジス
タQb10はカットオフし、トランジスタQb11によるバイア
ス電流はトランジスタQb9 に流れるようになる。このト
ランジスタQb9 に流れる電流がトランジスタQb15に流
れ、このトランジスタQb15に流れる電流に応じた電流が
第２のカレントミラー回路１３ｂにより差動入力部１２
の第１の定電流源１１ａの電流に付加される。このた
め、出力は高速に立ち上がる。
Vin-に対して上昇したとすると、ノードＣの電圧は非反
転入力電圧Vin+の上昇に伴って上がるので、トランジス
タQb10はカットオフし、トランジスタQb11によるバイア
ス電流はトランジスタQb9 に流れるようになる。このト
ランジスタQb9 に流れる電流がトランジスタQb15に流
れ、このトランジスタQb15に流れる電流に応じた電流が
第２のカレントミラー回路１３ｂにより差動入力部１２
の第１の定電流源１１ａの電流に付加される。このた
め、出力は高速に立ち上がる。
【００８２】逆に、非反転入力電圧Vin+が反転入力電圧
Vin-に対して下降したとすると、先の場合と同様にトラ
ンジスタQb10がカットオフし、トランジスタQb11による
バイアス電流がトランジスタQb8 に流れるようになる。
このトランジスタQb8 に流れる電流に応じた電流が、第
１のカレントミラー回路１３ａにより差動入力部１２の
第１の定電流源１１ａの電流に付加されると共に、定電
流源としてのトランジスタQb7 の電流に付加される。こ
のため、出力は高速に立ち下がる。
Vin-に対して下降したとすると、先の場合と同様にトラ
ンジスタQb10がカットオフし、トランジスタQb11による
バイアス電流がトランジスタQb8 に流れるようになる。
このトランジスタQb8 に流れる電流に応じた電流が、第
１のカレントミラー回路１３ａにより差動入力部１２の
第１の定電流源１１ａの電流に付加されると共に、定電
流源としてのトランジスタQb7 の電流に付加される。こ
のため、出力は高速に立ち下がる。
【００８３】このように、本実施例によると、Vin+=Vin
- のときに初段の差動入力部１２及び２段目のインバー
タアンプは所定の電流でバイアスされ、Vin+とVin-の間
に大きな電位差が生じたときにのみ、その電位差に応じ
た電流が（電位差が小さいときには小さい電流が、電位
差が大きいときには大きい電流が）差動入力部１２のバ
イアス電流及びインバータアンプのバイアス電流に付加
されるので、大幅な消費電力の増加、小信号特性の劣化
等を引き起こすことなく、スルーレートを大幅に改善す
ることができる。しかも、上記第２の解決策としての演
算増幅器よりも回路規模が小さくて済み、そのうえ、上
記第２の解決策のようにバイアス電流が一気に増えるの
ではなく、入力の差電圧に応じて増加するので、セット
リング特性の劣化やノイズの増加等の問題も発生しな
い。
- のときに初段の差動入力部１２及び２段目のインバー
タアンプは所定の電流でバイアスされ、Vin+とVin-の間
に大きな電位差が生じたときにのみ、その電位差に応じ
た電流が（電位差が小さいときには小さい電流が、電位
差が大きいときには大きい電流が）差動入力部１２のバ
イアス電流及びインバータアンプのバイアス電流に付加
されるので、大幅な消費電力の増加、小信号特性の劣化
等を引き起こすことなく、スルーレートを大幅に改善す
ることができる。しかも、上記第２の解決策としての演
算増幅器よりも回路規模が小さくて済み、そのうえ、上
記第２の解決策のようにバイアス電流が一気に増えるの
ではなく、入力の差電圧に応じて増加するので、セット
リング特性の劣化やノイズの増加等の問題も発生しな
い。
【００８４】なお、本実施例では、差動入力部１２の一
対のトランジスタQb1,Qb2 としてNMOSトランジスタを用
いたが、本発明はかかる構成に限定されるものではな
く、PMOSトランジスタを用いた場合でも同様に構成する
ことができる。この場合には、図２においてすべてのト
ランジスタの極性を入れ換え、電源の高低を反転させれ
ばよい。
対のトランジスタQb1,Qb2 としてNMOSトランジスタを用
いたが、本発明はかかる構成に限定されるものではな
く、PMOSトランジスタを用いた場合でも同様に構成する
ことができる。この場合には、図２においてすべてのト
ランジスタの極性を入れ換え、電源の高低を反転させれ
ばよい。
【００８５】図１２は、差動入力部１２の一対のトラン
ジスタQb1,Qb2 としてPMOSトランジスタを用いた場合の
演算増幅器の構成を示している。ここでは、図２に示す
演算増幅器のトランジスタと同様の機能を有するトラン
ジスタには同一の符号を付して説明を省略する。
ジスタQb1,Qb2 としてPMOSトランジスタを用いた場合の
演算増幅器の構成を示している。ここでは、図２に示す
演算増幅器のトランジスタと同様の機能を有するトラン
ジスタには同一の符号を付して説明を省略する。
【００８６】図１２に示す演算増幅器において、例え
ば、ボルテージフォロワを構成し、図１３に示すよう
に、極めて急峻な立ち上がり・立ち下がりの方形波（図
中の破線）を入力しても、出力（図中の実線）は高速に
応答する。この場合の定常電流は１７０μＡである。
ば、ボルテージフォロワを構成し、図１３に示すよう
に、極めて急峻な立ち上がり・立ち下がりの方形波（図
中の破線）を入力しても、出力（図中の実線）は高速に
応答する。この場合の定常電流は１７０μＡである。
【００８７】比較のために、図２１に示す上記従来例の
演算増幅器（差動入力部の一対のトランジスタQ1,Q2 と
してPMOSトランジスタを用いた場合）において、同様
に、極めて急峻な立ち上がり・立ち下がりの方形波を入
力すると、図２２に示すように、出力は入力に追随でき
ず、出力波形は歪んだものとなる。この場合の定常電流
は１５０μＡである。
演算増幅器（差動入力部の一対のトランジスタQ1,Q2 と
してPMOSトランジスタを用いた場合）において、同様
に、極めて急峻な立ち上がり・立ち下がりの方形波を入
力すると、図２２に示すように、出力は入力に追随でき
ず、出力波形は歪んだものとなる。この場合の定常電流
は１５０μＡである。
【００８８】また、図２１に示す上記従来例の演算増幅
器を用いて、図１２に示す演算増幅器と同等の応答速度
を得るためには、図２３に示すように、約１ｍＡの定常
電流が必要である。したがって、本発明によると、スル
ーレートの高い演算増幅器を極めて低消費電力で実現で
きることが分かる。
器を用いて、図１２に示す演算増幅器と同等の応答速度
を得るためには、図２３に示すように、約１ｍＡの定常
電流が必要である。したがって、本発明によると、スル
ーレートの高い演算増幅器を極めて低消費電力で実現で
きることが分かる。
【００８９】（実施例３）次に、本発明の実施例３に係
る演算増幅器を図３に基づいて説明する。実施例３で
は、差動入力部２２の一対のトランジスタQc1,Qc2 とし
てNMOSトランジスタを用いている。
る演算増幅器を図３に基づいて説明する。実施例３で
は、差動入力部２２の一対のトランジスタQc1,Qc2 とし
てNMOSトランジスタを用いている。
【００９０】図３において、第１及び第２のトランジス
タとしてのトランジスタQc1,Qc2 のソース同士は結合さ
れ、ゲートにバイアス電圧Vb1 が与えられたNMOS形のト
ランジスタQc3 からなる第１の定電流源２１ａに接続さ
れている。これら３つのトランジスタQc1,Qc2,Qc3 によ
り差動入力部２２が構成されている。ゲートに所定のバ
イアス電圧Vb4 が与えられたPMOS形のトランジスタQc4,
Qc5 は定電流源を構成し、ゲートに所定のバイアス電圧
Vb3 が与えられたPMOS形のトランジスタQc6,Qc7 による
カスコード段を通して、NMOS形のトランジスタQc8,Qc9,
Qc10,Qc11 からなる負荷をバイアスしている。すなわ
ち、トランジスタQc1 〜Qc11によりフォールディッドカ
スコード型演算増幅器が構成されている。第３、第４及
び第５のトランジスタとしてのPMOS形のトランジスタQc
12,Qc13,Qc14のソース同士は結合され、ゲートにバイア
ス電圧Vb2 が与えられたPMOS形のトランジスタQc15から
なる第２の定電流源２１ｂに接続されている。また、NM
OSトランジスタであるトランジスタQc16,Qc17 により第
１のカレントミラー回路２３ａが構成され、NMOSトラン
ジスタであるトランジスタQc18,Qc19 により第２のカレ
ントミラー回路２３ｂが構成され、PMOSトランジスタで
あるトランジスタQc20,Qc21 により第３のカレントミラ
ー回路２３ｃが構成されている。トランジスタQc1,Qc12
のゲートは非反転入力端子２４に接続され、トランジス
タQc2,Qc13のゲートは反転入力端子２５に接続され、ト
ランジスタQc14のゲートはトランジスタQc1,Qc2 のソー
スに接続されている。
タとしてのトランジスタQc1,Qc2 のソース同士は結合さ
れ、ゲートにバイアス電圧Vb1 が与えられたNMOS形のト
ランジスタQc3 からなる第１の定電流源２１ａに接続さ
れている。これら３つのトランジスタQc1,Qc2,Qc3 によ
り差動入力部２２が構成されている。ゲートに所定のバ
イアス電圧Vb4 が与えられたPMOS形のトランジスタQc4,
Qc5 は定電流源を構成し、ゲートに所定のバイアス電圧
Vb3 が与えられたPMOS形のトランジスタQc6,Qc7 による
カスコード段を通して、NMOS形のトランジスタQc8,Qc9,
Qc10,Qc11 からなる負荷をバイアスしている。すなわ
ち、トランジスタQc1 〜Qc11によりフォールディッドカ
スコード型演算増幅器が構成されている。第３、第４及
び第５のトランジスタとしてのPMOS形のトランジスタQc
12,Qc13,Qc14のソース同士は結合され、ゲートにバイア
ス電圧Vb2 が与えられたPMOS形のトランジスタQc15から
なる第２の定電流源２１ｂに接続されている。また、NM
OSトランジスタであるトランジスタQc16,Qc17 により第
１のカレントミラー回路２３ａが構成され、NMOSトラン
ジスタであるトランジスタQc18,Qc19 により第２のカレ
ントミラー回路２３ｂが構成され、PMOSトランジスタで
あるトランジスタQc20,Qc21 により第３のカレントミラ
ー回路２３ｃが構成されている。トランジスタQc1,Qc12
のゲートは非反転入力端子２４に接続され、トランジス
タQc2,Qc13のゲートは反転入力端子２５に接続され、ト
ランジスタQc14のゲートはトランジスタQc1,Qc2 のソー
スに接続されている。
【００９１】もし、非反転入力電圧Vin+が反転入力電圧
Vin-に対して上昇したとすると、トランジスタQc14はカ
ットオフし、トランジスタQc15によるバイアス電流はト
ランジスタQc13に流れるようになる。このトランジスタ
Qc13に流れる電流に応じた電流が、第２のカレントミラ
ー回路２３ｂにより第３のカレントミラー回路２３ｃに
流し込まれ、第３のカレントミラー回路２３ｃによりそ
の入力電流に応じた電流が出力端子２８へ流し込まれる
ので、出力電圧Voutは高速に立ち上がる。
Vin-に対して上昇したとすると、トランジスタQc14はカ
ットオフし、トランジスタQc15によるバイアス電流はト
ランジスタQc13に流れるようになる。このトランジスタ
Qc13に流れる電流に応じた電流が、第２のカレントミラ
ー回路２３ｂにより第３のカレントミラー回路２３ｃに
流し込まれ、第３のカレントミラー回路２３ｃによりそ
の入力電流に応じた電流が出力端子２８へ流し込まれる
ので、出力電圧Voutは高速に立ち上がる。
【００９２】逆に、非反転入力電圧Vin+が反転入力電圧
Vin-に対して下降したとすると、先の場合と同様にトラ
ンジスタQc14がカットオフし、トランジスタQc15による
バイアス電流がトランジスタQc12に流れるようになる。
このトランジスタQc12に流れる電流に応じた電流が、第
１のカレントミラー回路２３ａにより出力端子２８へ流
し込まれるので、出力電圧Voutは高速に立ち下がる。
Vin-に対して下降したとすると、先の場合と同様にトラ
ンジスタQc14がカットオフし、トランジスタQc15による
バイアス電流がトランジスタQc12に流れるようになる。
このトランジスタQc12に流れる電流に応じた電流が、第
１のカレントミラー回路２３ａにより出力端子２８へ流
し込まれるので、出力電圧Voutは高速に立ち下がる。
【００９３】このように、本実施例によると、Vin+とVi
n-との間に電位差が生じたときにのみ、その電位差に応
じた電流が（電位差が小さいときには小さい電流が、電
位差が大きいときには大きい電流が）その電位差を打ち
消すように出力端子２８へ流し込まれるので、大幅な消
費電力の増加、小信号特性の劣化等を引き起こすことな
く、スルーレートを大幅に改善することができる。
n-との間に電位差が生じたときにのみ、その電位差に応
じた電流が（電位差が小さいときには小さい電流が、電
位差が大きいときには大きい電流が）その電位差を打ち
消すように出力端子２８へ流し込まれるので、大幅な消
費電力の増加、小信号特性の劣化等を引き起こすことな
く、スルーレートを大幅に改善することができる。
【００９４】なお、本実施例では、差動入力部２２の一
対のトランジスタQc1,Qc2 としてNMOSトランジスタを用
いたが、本発明はかかる構成に限定されるものではな
く、PMOSトランジスタを用いた場合でも同様に構成する
ことができる。この場合には、図３においてすべてのト
ランジスタの極性を入れ換え、電源の高低を反転させれ
ばよい。
対のトランジスタQc1,Qc2 としてNMOSトランジスタを用
いたが、本発明はかかる構成に限定されるものではな
く、PMOSトランジスタを用いた場合でも同様に構成する
ことができる。この場合には、図３においてすべてのト
ランジスタの極性を入れ換え、電源の高低を反転させれ
ばよい。
【００９５】（実施例４）次に、本発明の実施例４に係
る演算増幅器を図４に基づいて説明する。実施例４で
は、差動入力部３２の一対のトランジスタQd1,Qd2 とし
てNMOSトランジスタを用いている。
る演算増幅器を図４に基づいて説明する。実施例４で
は、差動入力部３２の一対のトランジスタQd1,Qd2 とし
てNMOSトランジスタを用いている。
【００９６】図４において、第１及び第２のトランジス
タとしてのトランジスタQd1,Qd2 のソース同士は結合さ
れ、ゲートにバイアス電圧Vb1 が与えられたNMOS形のト
ランジスタQd3 からなる第１の定電流源３１ａに接続さ
れている。これら３つのトランジスタQd1,Qd2,Qd3 によ
り差動入力部３２が構成されている。２つの差動出力電
圧を入力とする同相モードフィードバック（ＣＭＦＢ）
回路３９の出力でバイアスされたPMOS形のトランジスタ
Qd4,Qd5 は、ゲートに所定のバイアス電圧Vb5が与えら
れたPMOS形のトランジスタQd6,Qd7 によるカスコード段
を通して、ゲートに所定のバイアス電圧Vb3 が与えられ
たNMOS形のトランジスタQd8,Qd9 による定電流源とゲー
トに所定のバイアス電圧Vb4 が与えられたNMOS形のトラ
ンジスタQd10,Qd11 によるカスコード段とから構成され
る負荷をバイアスしている。すなわち、トランジスタQd
1 〜Qd11により差動出力のフォールディッドカスコード
型演算増幅器が構成されている。第３、第４及び第５の
トランジスタとしてのPMOS形のQd12,Qd13,Qd14のソース
同士は結合され、ゲートにバイアス電圧Vb2 が与えられ
たPMOS形のトランジスタQd15からなる第２の定電流源３
１ｂに接続されている。また、NMOSトランジスタである
トランジスタQd16,Qd17,Qd18により第１のカレントミラ
ー回路３３ａが構成され、NMOSトランジスタであるトラ
ンジスタQd19,Qd20,Qd21により第２のカレントミラー回
路３３ｂが構成され、PMOSトランジスタであるトランジ
スタQd22,Qd23 により第３のカレントミラー回路３３ｃ
が構成され、PMOSトランジスタであるトランジスタQd2
4,Qd25 により第４のカレントミラー回路３３ｄが構成
されている。トランジスタQd1,Qd12のゲートは非反転入
力端子３４に接続され、トランジスタQd2,Qd13のゲート
は反転入力端子３５に接続され、トランジスタQd14のゲ
ートはトランジスタQd1,Qd2 のソースに接続されてい
る。なお、３６は低電位側電源、３７は高電位側電源、
３８ａは非反転出力端子、３８ｂは反転出力端子、Vin+
は非反転入力電圧、Vin-は反転入力電圧、Vout+ は非反
転出力電圧、Vout- は反転出力電圧、Vdd は高電位側電
源電圧、Vss は低電位側電源電圧を示している。
タとしてのトランジスタQd1,Qd2 のソース同士は結合さ
れ、ゲートにバイアス電圧Vb1 が与えられたNMOS形のト
ランジスタQd3 からなる第１の定電流源３１ａに接続さ
れている。これら３つのトランジスタQd1,Qd2,Qd3 によ
り差動入力部３２が構成されている。２つの差動出力電
圧を入力とする同相モードフィードバック（ＣＭＦＢ）
回路３９の出力でバイアスされたPMOS形のトランジスタ
Qd4,Qd5 は、ゲートに所定のバイアス電圧Vb5が与えら
れたPMOS形のトランジスタQd6,Qd7 によるカスコード段
を通して、ゲートに所定のバイアス電圧Vb3 が与えられ
たNMOS形のトランジスタQd8,Qd9 による定電流源とゲー
トに所定のバイアス電圧Vb4 が与えられたNMOS形のトラ
ンジスタQd10,Qd11 によるカスコード段とから構成され
る負荷をバイアスしている。すなわち、トランジスタQd
1 〜Qd11により差動出力のフォールディッドカスコード
型演算増幅器が構成されている。第３、第４及び第５の
トランジスタとしてのPMOS形のQd12,Qd13,Qd14のソース
同士は結合され、ゲートにバイアス電圧Vb2 が与えられ
たPMOS形のトランジスタQd15からなる第２の定電流源３
１ｂに接続されている。また、NMOSトランジスタである
トランジスタQd16,Qd17,Qd18により第１のカレントミラ
ー回路３３ａが構成され、NMOSトランジスタであるトラ
ンジスタQd19,Qd20,Qd21により第２のカレントミラー回
路３３ｂが構成され、PMOSトランジスタであるトランジ
スタQd22,Qd23 により第３のカレントミラー回路３３ｃ
が構成され、PMOSトランジスタであるトランジスタQd2
4,Qd25 により第４のカレントミラー回路３３ｄが構成
されている。トランジスタQd1,Qd12のゲートは非反転入
力端子３４に接続され、トランジスタQd2,Qd13のゲート
は反転入力端子３５に接続され、トランジスタQd14のゲ
ートはトランジスタQd1,Qd2 のソースに接続されてい
る。なお、３６は低電位側電源、３７は高電位側電源、
３８ａは非反転出力端子、３８ｂは反転出力端子、Vin+
は非反転入力電圧、Vin-は反転入力電圧、Vout+ は非反
転出力電圧、Vout- は反転出力電圧、Vdd は高電位側電
源電圧、Vss は低電位側電源電圧を示している。
【００９７】もし、非反転入力電圧Vin+が反転入力電圧
Vin-に対して上昇したとすると、トランジスタQd14はカ
ットオフし、トランジスタQd15によるバイアス電流はト
ランジスタQd13に流れるようになる。このトランジスタ
Qd13に流れる電流に応じた電流が、第２のカレントミラ
ー回路３３ｂにより第４のカレントミラー回路３３ｄに
入力されると共に反転出力端子３８ｂへ流し込まれ、第
４のカレントミラー回路３３ｄによりその入力電流に応
じた電流が非反転出力端子３８ａへ流し込まれるので、
反転出力は高速に立ち下がり、非反転出力は高速に立ち
上がる。
Vin-に対して上昇したとすると、トランジスタQd14はカ
ットオフし、トランジスタQd15によるバイアス電流はト
ランジスタQd13に流れるようになる。このトランジスタ
Qd13に流れる電流に応じた電流が、第２のカレントミラ
ー回路３３ｂにより第４のカレントミラー回路３３ｄに
入力されると共に反転出力端子３８ｂへ流し込まれ、第
４のカレントミラー回路３３ｄによりその入力電流に応
じた電流が非反転出力端子３８ａへ流し込まれるので、
反転出力は高速に立ち下がり、非反転出力は高速に立ち
上がる。
【００９８】逆に、非反転入力電圧Vin+が反転入力電圧
Vin-に対して下降したとすると、先の場合と同様にトラ
ンジスタQd14がカットオフし、トランジスタQd15による
バイアス電流がトランジスタQd12に流れるようになる。
このトランジスタQd12に流れる電流に応じた電流が第１
のカレントミラー回路３３ａにより第３のカレントミラ
ー回路３３ｃに入力されると共に非反転出力端子３８ａ
へ流し込まれ、第３のカレントミラー回路３３ｃにより
その入力電流に応じた電流が反転出力端子３８ｂへ流し
込まれるので、非反転出力は高速に立ち下がり、反転出
力は高速に立ち上がる。
Vin-に対して下降したとすると、先の場合と同様にトラ
ンジスタQd14がカットオフし、トランジスタQd15による
バイアス電流がトランジスタQd12に流れるようになる。
このトランジスタQd12に流れる電流に応じた電流が第１
のカレントミラー回路３３ａにより第３のカレントミラ
ー回路３３ｃに入力されると共に非反転出力端子３８ａ
へ流し込まれ、第３のカレントミラー回路３３ｃにより
その入力電流に応じた電流が反転出力端子３８ｂへ流し
込まれるので、非反転出力は高速に立ち下がり、反転出
力は高速に立ち上がる。
【００９９】このように、本実施例によると、Vin+とVi
n-との間に大きな電位差が生じたときにのみ、その電位
差に応じた電流が（電位差が小さいときには小さい電流
が、電位差が大きいときには大きい電流が）その電位差
を打ち消すように非反転出力端子３８ａ及び反転出力端
子３８ｂへ流し込まれるので、大幅な消費電力の増加、
小信号特性の劣化等を引き起こすことなく、スルーレー
トを大幅に改善することができる。
n-との間に大きな電位差が生じたときにのみ、その電位
差に応じた電流が（電位差が小さいときには小さい電流
が、電位差が大きいときには大きい電流が）その電位差
を打ち消すように非反転出力端子３８ａ及び反転出力端
子３８ｂへ流し込まれるので、大幅な消費電力の増加、
小信号特性の劣化等を引き起こすことなく、スルーレー
トを大幅に改善することができる。
【０１００】なお、本実施例では、差動入力部３２の一
対のトランジスタQd1,Qd2 としてNMOSトランジスタを用
いたが、本発明はかかる構成に限定されるものではな
く、PMOSトランジスタを用いた場合でも同様に構成する
ことができる。この場合には、図４においてすべてのト
ランジスタの極性を入れ換え、電源の高低を反転させれ
ばよい。
対のトランジスタQd1,Qd2 としてNMOSトランジスタを用
いたが、本発明はかかる構成に限定されるものではな
く、PMOSトランジスタを用いた場合でも同様に構成する
ことができる。この場合には、図４においてすべてのト
ランジスタの極性を入れ換え、電源の高低を反転させれ
ばよい。
【０１０１】（実施例５）次に、本発明の実施例５に係
る演算増幅器を図５に基づいて説明する。実施例５は、
図２に示す実施例２に係る演算増幅器において、第２の
定電流源として、ゲートにバイアス電圧Vb2 が与えられ
たPMOS形のトランジスタを用いる代わりに、図５に示す
ように、抵抗体１９として、ドレインとゲートとが接続
されたPMOS形のトランジスタQb11を用いるものである。
このように、第２の定電流源を抵抗と等価なものに置き
換えることによって、実施例２と同等な効果が得られ
る。したがって、新たなバイアス電圧を作る必要がなく
バイアス回路を省略することができる。
る演算増幅器を図５に基づいて説明する。実施例５は、
図２に示す実施例２に係る演算増幅器において、第２の
定電流源として、ゲートにバイアス電圧Vb2 が与えられ
たPMOS形のトランジスタを用いる代わりに、図５に示す
ように、抵抗体１９として、ドレインとゲートとが接続
されたPMOS形のトランジスタQb11を用いるものである。
このように、第２の定電流源を抵抗と等価なものに置き
換えることによって、実施例２と同等な効果が得られ
る。したがって、新たなバイアス電圧を作る必要がなく
バイアス回路を省略することができる。
【０１０２】なお、本実施例では、図２に示す実施例２
に係る演算増幅器における第２の定電流源を抵抗体に置
き換えているが、図１に示す実施例１に係る演算増幅
器、図３に示す実施例３に係る演算増幅器、及び図４に
示す実施例４に係る演算増幅器において第２の定電流源
を抵抗体に置き換えることによっても、同様に、各実施
例と同等の効果を得ることができる。
に係る演算増幅器における第２の定電流源を抵抗体に置
き換えているが、図１に示す実施例１に係る演算増幅
器、図３に示す実施例３に係る演算増幅器、及び図４に
示す実施例４に係る演算増幅器において第２の定電流源
を抵抗体に置き換えることによっても、同様に、各実施
例と同等の効果を得ることができる。
【０１０３】（実施例６）次に、本発明の実施例６に係
る演算増幅器を図６に基づいて説明する。実施例６で
は、差動入力部４２の一対のトランジスタQe1,Qe2 とし
てNMOSトランジスタを用いている。
る演算増幅器を図６に基づいて説明する。実施例６で
は、差動入力部４２の一対のトランジスタQe1,Qe2 とし
てNMOSトランジスタを用いている。
【０１０４】図６において、第１及び第２のトランジス
タとしてのトランジスタQe1,Qe2 のソース同士は結合さ
れ、ゲートにバイアス電圧Vb1 が与えられたNMOS形のト
ランジスタQe3 からなる定電流源４１に接続されてい
る。これら３つのトランジスタQe1,Qe2,Qe3 により差動
入力部４２が構成されている。PMOSトランジスタである
トランジスタQe4,Qe5 は差動入力部４２に対するアクテ
ィブ負荷を構成している。NMOSトランジスタであるトラ
ンジスタQe6,Qe7 はカレントミラー回路４３を構成して
いる。また、第３のトランジスタとしてのNMOS形のトラ
ンジスタQe8 のソースと、第４のトランジスタとしての
PMOS形のトランジスタQe9 のソースとが接続され、第５
のトランジスタとしてのPMOS形のトランジスタQe10のソ
ースと、第６のトランジスタとしてのNMOS形のトランジ
スタQe11のソースとが接続されている。トランジスタQe
9,Qe10のドレインは、ダイオード接続されたトランジス
タQe6 のドレインに接続され、トランジスタQe8,Qe11の
ドレインは高電位側電源４７に接続されている。トラン
ジスタQe9,Qe11のゲートは非反転入力端子４４に接続さ
れ、トランジスタQe8,Qe10のゲートは反転入力端子４５
に接続されている、また、カレントミラー回路４３を構
成するトランジスタQe7 のドレインはトランジスタQe1,
Qe2 のソースに接続されている。なお、４６は低電位側
電源、Vin+は非反転入力電圧、Vin-は反転入力電圧、Vd
d は高電位側電源電圧、Vss は低電位側電源電圧を示し
ている。
タとしてのトランジスタQe1,Qe2 のソース同士は結合さ
れ、ゲートにバイアス電圧Vb1 が与えられたNMOS形のト
ランジスタQe3 からなる定電流源４１に接続されてい
る。これら３つのトランジスタQe1,Qe2,Qe3 により差動
入力部４２が構成されている。PMOSトランジスタである
トランジスタQe4,Qe5 は差動入力部４２に対するアクテ
ィブ負荷を構成している。NMOSトランジスタであるトラ
ンジスタQe6,Qe7 はカレントミラー回路４３を構成して
いる。また、第３のトランジスタとしてのNMOS形のトラ
ンジスタQe8 のソースと、第４のトランジスタとしての
PMOS形のトランジスタQe9 のソースとが接続され、第５
のトランジスタとしてのPMOS形のトランジスタQe10のソ
ースと、第６のトランジスタとしてのNMOS形のトランジ
スタQe11のソースとが接続されている。トランジスタQe
9,Qe10のドレインは、ダイオード接続されたトランジス
タQe6 のドレインに接続され、トランジスタQe8,Qe11の
ドレインは高電位側電源４７に接続されている。トラン
ジスタQe9,Qe11のゲートは非反転入力端子４４に接続さ
れ、トランジスタQe8,Qe10のゲートは反転入力端子４５
に接続されている、また、カレントミラー回路４３を構
成するトランジスタQe7 のドレインはトランジスタQe1,
Qe2 のソースに接続されている。なお、４６は低電位側
電源、Vin+は非反転入力電圧、Vin-は反転入力電圧、Vd
d は高電位側電源電圧、Vss は低電位側電源電圧を示し
ている。
【０１０５】ここで、非反転入力電圧Vin+と反転入力電
圧Vin-とが等しいすなわちVin+=Vin- のときには、ソー
スが互いに接続されたトランジスタQe8,Qe9 と、ソース
が互いに接続されたトランジスタQe10,Qe11 とは、ゲー
ト・ソース間電圧がゼロなのでカットオフし電流は流れ
ない。したがって、差動入力部４２はトランジスタQe3
からなる定電流源４１の電流のみでバイアスされる。
圧Vin-とが等しいすなわちVin+=Vin- のときには、ソー
スが互いに接続されたトランジスタQe8,Qe9 と、ソース
が互いに接続されたトランジスタQe10,Qe11 とは、ゲー
ト・ソース間電圧がゼロなのでカットオフし電流は流れ
ない。したがって、差動入力部４２はトランジスタQe3
からなる定電流源４１の電流のみでバイアスされる。
【０１０６】いま、非反転入力電圧Vin+と反転入力電圧
Vin-との間に電位差が生じ（Vin+＞Vin-）、その電位差
がVtp+Vtn （Vtp,Vtn はそれぞれPMOS，NMOSトランジス
タのしきい値電圧）を越えると、トランジスタQe10,Qe1
1 がターンオンし、Vin+とVin-との電位差に応じた電流
が流れるようになる。このトランジスタQe10,Qe11 に流
れる電流に応じた電流がカレントミラー回路４３により
差動入力部４２のバイアス電流に付加される。
Vin-との間に電位差が生じ（Vin+＞Vin-）、その電位差
がVtp+Vtn （Vtp,Vtn はそれぞれPMOS，NMOSトランジス
タのしきい値電圧）を越えると、トランジスタQe10,Qe1
1 がターンオンし、Vin+とVin-との電位差に応じた電流
が流れるようになる。このトランジスタQe10,Qe11 に流
れる電流に応じた電流がカレントミラー回路４３により
差動入力部４２のバイアス電流に付加される。
【０１０７】逆に、Vin-＞Vin+の場合には、トランジス
タQe8,Qe9 がターンオンし、Vin+とVin-との電位差に応
じた電流が流れるようになる。このトランジスタQe8,Qe
9 に流れる電流に応じた電流がカレントミラー回路４３
により差動入力部４２のバイアス電流に付加される。
タQe8,Qe9 がターンオンし、Vin+とVin-との電位差に応
じた電流が流れるようになる。このトランジスタQe8,Qe
9 に流れる電流に応じた電流がカレントミラー回路４３
により差動入力部４２のバイアス電流に付加される。
【０１０８】このように、本実施例によると、スルーレ
ートが大幅に向上する。しかも、定常状態における消費
電力の増加はゼロである。
ートが大幅に向上する。しかも、定常状態における消費
電力の増加はゼロである。
【０１０９】なお、本実施例では、差動入力部４２の一
対のトランジスタQe1,Qe2 としてNMOSトランジスタを用
いたが、本発明はかかる構成に限定されるものではな
く、PMOSトランジスタを用いた場合でも同様に構成する
ことができる。この場合には、図６においてすべてのト
ランジスタの極性を入れ換え、電源の高低を反転させれ
ばよい。
対のトランジスタQe1,Qe2 としてNMOSトランジスタを用
いたが、本発明はかかる構成に限定されるものではな
く、PMOSトランジスタを用いた場合でも同様に構成する
ことができる。この場合には、図６においてすべてのト
ランジスタの極性を入れ換え、電源の高低を反転させれ
ばよい。
【０１１０】図１４は、差動入力部４２の一対のトラン
ジスタQe1,Qe2 としてPMOSトランジスタを用いた場合の
演算増幅器の構成を示している。ここでは、図６に示す
演算増幅器のトランジスタと同様の機能を有するトラン
ジスタには同一の符号を付して説明を省略する。また、
差動入力部に対するアクティブ負荷の図示は省略してい
る。
ジスタQe1,Qe2 としてPMOSトランジスタを用いた場合の
演算増幅器の構成を示している。ここでは、図６に示す
演算増幅器のトランジスタと同様の機能を有するトラン
ジスタには同一の符号を付して説明を省略する。また、
差動入力部に対するアクティブ負荷の図示は省略してい
る。
【０１１１】図１４に示す演算増幅器において、反転入
力電圧Vin-を２．５Ｖに固定し非反転入力電圧Vin+を０
Ｖから５Ｖまで変化させる。図１５に示すように、Vin+
とVin-との電位差がVtp+Vtn を越えると、差動入力部の
バイアス電流に付加される電流I2が流れだし、図１０に
示す演算増幅器と同様な波形が得られる。ただし、この
演算増幅器では、電流I2が流れはじめる電圧を自由に設
定することができない。
力電圧Vin-を２．５Ｖに固定し非反転入力電圧Vin+を０
Ｖから５Ｖまで変化させる。図１５に示すように、Vin+
とVin-との電位差がVtp+Vtn を越えると、差動入力部の
バイアス電流に付加される電流I2が流れだし、図１０に
示す演算増幅器と同様な波形が得られる。ただし、この
演算増幅器では、電流I2が流れはじめる電圧を自由に設
定することができない。
【０１１２】そこで、図１６に示すように、図１４に示
す演算増幅器にソースフォロワのNMOS形トランジスタQe
12,Qe13 を付加することによって、図１６中の電流I3が
流れはじめる電圧を所望の値に設定できるように改良す
ることができる。図１６中の４８は、トランジスタQe1
2,Qe13 で構成されるレベルシフト回路である。図１７
は、図１６に示す演算増幅器により得られる、差動入力
部のバイアス電流に付加される電流I3の波形の一例を示
している。
す演算増幅器にソースフォロワのNMOS形トランジスタQe
12,Qe13 を付加することによって、図１６中の電流I3が
流れはじめる電圧を所望の値に設定できるように改良す
ることができる。図１６中の４８は、トランジスタQe1
2,Qe13 で構成されるレベルシフト回路である。図１７
は、図１６に示す演算増幅器により得られる、差動入力
部のバイアス電流に付加される電流I3の波形の一例を示
している。
【０１１３】（実施例７）次に、本発明の実施例７に係
る演算増幅器を図７に基づいて説明する。実施例７で
は、差動入力部５２の一対のトランジスタQf1,Qf2 とし
てNMOSトランジスタを用いている。
る演算増幅器を図７に基づいて説明する。実施例７で
は、差動入力部５２の一対のトランジスタQf1,Qf2 とし
てNMOSトランジスタを用いている。
【０１１４】図７において、第１及び第２のトランジス
タとしてのトランジスタQf1,Qf2 のソース同士は結合さ
れ、ゲートにバイアス電圧Vb1 が与えられたNMOS形のト
ランジスタQf3 からなる定電流源５１に接続されてい
る。これら３つのトランジスタQf1,Qf2,Qf3 により初段
の差動入力部５２が構成されている。PMOSトランジスタ
であるトランジスタQf4,Qf5 は差動入力部５２に対する
アクティブ負荷を構成している。PMOS形のトランジスタ
Qf6 及びNMOS形のトランジスタQf7 は２段目のインバー
タアンプを構成している。NMOSトランジスタであるトラ
ンジスタQf12,Qf13,Qf14により第１のカレントミラー回
路５３ａが構成され、NMOSトランジスタであるトランジ
スタQf15,Qf16 により第２のカレントミラー回路５３ｂ
が構成されている。また、第３のトランジスタとしての
NMOS形のトランジスタQf8 のソースと、第４のトランジ
スタとしてのPMOS形のトランジスタQf9 のソースとが接
続され、第５のトランジスタとしてのPMOS形のトランジ
スタQf10のソースと、第６のトランジスタとしてのNMOS
形のトランジスタQf11のソースとが接続されている。ト
ランジスタQf9 のドレインはダイオード接続されたトラ
ンジスタQf12のドレインに接続され、トランジスタQf10
のドレインはダイオード接続されたトランジスタQf15の
ドレインに接続され、トランジスタQf8,Qf11のドレイン
は高電位側電源５７に接続されている。トランジスタQf
9,Qf11のゲートは非反転入力端子５４に接続され、トラ
ンジスタQf8,Qf10のゲートは反転入力端子５５に接続さ
れている。なお、５６は低電位側電源、５８は出力端
子、Vin+は非反転入力電圧、Vin-は反転入力電圧、Ｖou
t は出力電圧、Vdd は高電位側電源電圧、Vss は低電位
側電源電圧を示している。
タとしてのトランジスタQf1,Qf2 のソース同士は結合さ
れ、ゲートにバイアス電圧Vb1 が与えられたNMOS形のト
ランジスタQf3 からなる定電流源５１に接続されてい
る。これら３つのトランジスタQf1,Qf2,Qf3 により初段
の差動入力部５２が構成されている。PMOSトランジスタ
であるトランジスタQf4,Qf5 は差動入力部５２に対する
アクティブ負荷を構成している。PMOS形のトランジスタ
Qf6 及びNMOS形のトランジスタQf7 は２段目のインバー
タアンプを構成している。NMOSトランジスタであるトラ
ンジスタQf12,Qf13,Qf14により第１のカレントミラー回
路５３ａが構成され、NMOSトランジスタであるトランジ
スタQf15,Qf16 により第２のカレントミラー回路５３ｂ
が構成されている。また、第３のトランジスタとしての
NMOS形のトランジスタQf8 のソースと、第４のトランジ
スタとしてのPMOS形のトランジスタQf9 のソースとが接
続され、第５のトランジスタとしてのPMOS形のトランジ
スタQf10のソースと、第６のトランジスタとしてのNMOS
形のトランジスタQf11のソースとが接続されている。ト
ランジスタQf9 のドレインはダイオード接続されたトラ
ンジスタQf12のドレインに接続され、トランジスタQf10
のドレインはダイオード接続されたトランジスタQf15の
ドレインに接続され、トランジスタQf8,Qf11のドレイン
は高電位側電源５７に接続されている。トランジスタQf
9,Qf11のゲートは非反転入力端子５４に接続され、トラ
ンジスタQf8,Qf10のゲートは反転入力端子５５に接続さ
れている。なお、５６は低電位側電源、５８は出力端
子、Vin+は非反転入力電圧、Vin-は反転入力電圧、Ｖou
t は出力電圧、Vdd は高電位側電源電圧、Vss は低電位
側電源電圧を示している。
【０１１５】ここで、非反転入力電圧Vin+と反転入力電
圧Vin-とが等しいすなわちVin+=Vin- のときには、ソー
スが互いに接続されたトランジスタQf8,Qf9 と、ソース
が互いに接続されたトランジスタQf10,Qf11 とは、ゲー
ト・ソース間電圧がゼロなのでカットオフし電流は流れ
ない。したがって、差動入力部５２はトランジスタQf3
からなる定電流源５１の電流のみでバイアスされる。
圧Vin-とが等しいすなわちVin+=Vin- のときには、ソー
スが互いに接続されたトランジスタQf8,Qf9 と、ソース
が互いに接続されたトランジスタQf10,Qf11 とは、ゲー
ト・ソース間電圧がゼロなのでカットオフし電流は流れ
ない。したがって、差動入力部５２はトランジスタQf3
からなる定電流源５１の電流のみでバイアスされる。
【０１１６】いま、非反転入力電圧Vin+と反転入力電圧
Vin-との間に電位差が生じ（Vin+＞Vin-）、その電位差
がVtp+Vtn を越えると、トランジスタQf10,Qf11 がター
ンオンし、Vin+とVin-との電位差に応じた電流が流れる
ようになる。このトランジスタQf10,Qf11 に流れる電流
に応じた電流が第２のカレントミラー回路５３ｂにより
差動入力部５２の定電流源５１の電流に付加される。こ
のため、出力は高速に立ち上がる。
Vin-との間に電位差が生じ（Vin+＞Vin-）、その電位差
がVtp+Vtn を越えると、トランジスタQf10,Qf11 がター
ンオンし、Vin+とVin-との電位差に応じた電流が流れる
ようになる。このトランジスタQf10,Qf11 に流れる電流
に応じた電流が第２のカレントミラー回路５３ｂにより
差動入力部５２の定電流源５１の電流に付加される。こ
のため、出力は高速に立ち上がる。
【０１１７】逆に、Vin-＞Vin+の場合には、トランジス
タQf8,Qf9 がターンオンし、Vin+とVin-との電位差に応
じた電流が流れるようになる。このトランジスタQf8,Qf
9 に流れる電流に応じた電流が、第１のカレントミラー
回路５３ａにより差動入力部５２の定電流源５１の電流
に付加されると共に、定電流源としてのトランジスタQf
7 の電流に付加される。このため、出力は高速に立ち下
がる。
タQf8,Qf9 がターンオンし、Vin+とVin-との電位差に応
じた電流が流れるようになる。このトランジスタQf8,Qf
9 に流れる電流に応じた電流が、第１のカレントミラー
回路５３ａにより差動入力部５２の定電流源５１の電流
に付加されると共に、定電流源としてのトランジスタQf
7 の電流に付加される。このため、出力は高速に立ち下
がる。
【０１１８】このように、本実施例によると、消費電力
の増大を引き起こすことなく、スルーレートが大幅に向
上する。
の増大を引き起こすことなく、スルーレートが大幅に向
上する。
【０１１９】なお、本実施例では差動入力部５２の一対
のトランジスタQf1,Qf2 としてNMOSトランジスタを用い
たが、本発明はかかる構成に限定されるものではなく、
PMOSトランジスタを用いた場合でも同様に構成すること
ができる。この場合には、図７においてすべてのトラン
ジスタの極性を入れ換え、電源の高低を反転させればよ
い。また、図１６の場合と同様に、Vin+及びVin-の電圧
レベルを変換するためのソースフォロワのトランジスタ
を付加することによって、付加的なバイアス電流が流れ
はじめる電圧を所望の値に設定できるように改良するこ
とができる。
のトランジスタQf1,Qf2 としてNMOSトランジスタを用い
たが、本発明はかかる構成に限定されるものではなく、
PMOSトランジスタを用いた場合でも同様に構成すること
ができる。この場合には、図７においてすべてのトラン
ジスタの極性を入れ換え、電源の高低を反転させればよ
い。また、図１６の場合と同様に、Vin+及びVin-の電圧
レベルを変換するためのソースフォロワのトランジスタ
を付加することによって、付加的なバイアス電流が流れ
はじめる電圧を所望の値に設定できるように改良するこ
とができる。
【０１２０】（実施例８）次に、本発明の実施例８に係
る演算増幅器を図８に基づいて説明する。実施例８で
は、差動入力部６２の一対のトランジスタQg1,Qg2 とし
てNMOSトランジスタを用いている。
る演算増幅器を図８に基づいて説明する。実施例８で
は、差動入力部６２の一対のトランジスタQg1,Qg2 とし
てNMOSトランジスタを用いている。
【０１２１】図８において、トランジスタQg1,Qg2 のソ
ース同士は結合され、ゲートにバイアス電圧Vb1 が与え
られたNMOS形のトランジスタQg3 からなる定電流源６１
に接続されている。これら３つのトランジスタQg1,Qg2,
Qg3 により差動入力部６２が構成されている。ゲートに
所定のバイアス電圧Vb3 が与えられたPMOS形のトランジ
スタQg4,Qg5 は定電流源を構成し、ゲートに所定のバイ
アス電圧Vb2 が与えられたPMOS形のトランジスタQg6,Qg
7 によるカスコード段を通して、NMOS形のトランジスタ
Qg8,Qg9,Qg10,Qg11 からなる負荷をバイアスしている。
すなわち、トランジスタQg1 〜Qg11によりフォールディ
ッドカスコード型演算増幅器が構成されている。NMOSト
ランジスタであるトランジスタQg16,Qg17 により第１の
カレントミラー回路６３ａが構成され、PMOSトランジス
タであるトランジスタQg18,Qg19により第２のカレント
ミラー回路６３ｂが構成されている。また、第１のトラ
ンジスタとしてのNMOS形のトランジスタQg12のソース
と、第２のトランジスタとしてのPMOS形のトランジスタ
Qg13のソースとが接続され、第３のトランジスタとして
のPMOS形のトランジスタQg14のソースと、第４のトラン
ジスタとしてのNMOS形のトランジスタQg15のソースとが
接続されている。トランジスタQg12のドレインは高電位
側電源６７に接続され、トランジスタQg13のドレインは
ダイオード接続されたトランジスタQg16のドレインに接
続され、トランジスタQg14のドレインは低電位側電源６
６に接続され、トランジスタQg15のドレインはダイオー
ド接続されたトランジスタQg18のドレインに接続されて
いる。トランジスタQg13,Qg15 のゲートは非反転入力端
子６４に接続され、トランジスタQg12,Qg14 のゲートは
反転入力端子６５に接続されている。なお、６８は出力
端子、Vin+は非反転入力電圧、Vin-は反転入力電圧、Ｖ
out は出力電圧、Vdd は高電位側電源電圧、Vss は低電
位側電源電圧を示している。
ース同士は結合され、ゲートにバイアス電圧Vb1 が与え
られたNMOS形のトランジスタQg3 からなる定電流源６１
に接続されている。これら３つのトランジスタQg1,Qg2,
Qg3 により差動入力部６２が構成されている。ゲートに
所定のバイアス電圧Vb3 が与えられたPMOS形のトランジ
スタQg4,Qg5 は定電流源を構成し、ゲートに所定のバイ
アス電圧Vb2 が与えられたPMOS形のトランジスタQg6,Qg
7 によるカスコード段を通して、NMOS形のトランジスタ
Qg8,Qg9,Qg10,Qg11 からなる負荷をバイアスしている。
すなわち、トランジスタQg1 〜Qg11によりフォールディ
ッドカスコード型演算増幅器が構成されている。NMOSト
ランジスタであるトランジスタQg16,Qg17 により第１の
カレントミラー回路６３ａが構成され、PMOSトランジス
タであるトランジスタQg18,Qg19により第２のカレント
ミラー回路６３ｂが構成されている。また、第１のトラ
ンジスタとしてのNMOS形のトランジスタQg12のソース
と、第２のトランジスタとしてのPMOS形のトランジスタ
Qg13のソースとが接続され、第３のトランジスタとして
のPMOS形のトランジスタQg14のソースと、第４のトラン
ジスタとしてのNMOS形のトランジスタQg15のソースとが
接続されている。トランジスタQg12のドレインは高電位
側電源６７に接続され、トランジスタQg13のドレインは
ダイオード接続されたトランジスタQg16のドレインに接
続され、トランジスタQg14のドレインは低電位側電源６
６に接続され、トランジスタQg15のドレインはダイオー
ド接続されたトランジスタQg18のドレインに接続されて
いる。トランジスタQg13,Qg15 のゲートは非反転入力端
子６４に接続され、トランジスタQg12,Qg14 のゲートは
反転入力端子６５に接続されている。なお、６８は出力
端子、Vin+は非反転入力電圧、Vin-は反転入力電圧、Ｖ
out は出力電圧、Vdd は高電位側電源電圧、Vss は低電
位側電源電圧を示している。
【０１２２】いま、非反転入力電圧Vin+と反転入力電圧
Vin-との間に電位差が生じ（Vin+＞Vin-）、その電位差
がVtp+Vtn を越えると、トランジスタQg14,Qg15 がター
ンオンし、Vin+とVin-との電位差に応じた電流が流れる
ようになる。このトランジスタQg14,Qg15 に流れる電流
に応じた電流が第２のカレントミラー回路６３ｂにより
出力端子６８へ流し込まれるので、出力電圧Voutは高速
に立ち上がる。
Vin-との間に電位差が生じ（Vin+＞Vin-）、その電位差
がVtp+Vtn を越えると、トランジスタQg14,Qg15 がター
ンオンし、Vin+とVin-との電位差に応じた電流が流れる
ようになる。このトランジスタQg14,Qg15 に流れる電流
に応じた電流が第２のカレントミラー回路６３ｂにより
出力端子６８へ流し込まれるので、出力電圧Voutは高速
に立ち上がる。
【０１２３】逆に、Vin-＞Vin+の場合には、トランジス
タQg12,Qg13 がターンオンし、Vin+とVin-との電位差に
応じた電流が流れるようになる。このトランジスタQg1
2,Qg13 に流れる電流に応じた電流が第１のカレントミ
ラー回路６３ａにより出力端子６８へ流し込まれるの
で、出力電圧Voutは高速に立ち下がる。
タQg12,Qg13 がターンオンし、Vin+とVin-との電位差に
応じた電流が流れるようになる。このトランジスタQg1
2,Qg13 に流れる電流に応じた電流が第１のカレントミ
ラー回路６３ａにより出力端子６８へ流し込まれるの
で、出力電圧Voutは高速に立ち下がる。
【０１２４】このように、本実施例によると、消費電力
の増大を引き起こすことなく、スルーレートが大幅に向
上する。
の増大を引き起こすことなく、スルーレートが大幅に向
上する。
【０１２５】なお、本実施例では差動入力部６２の一対
のトランジスタQg1,Qg2 としてNMOSトランジスタを用い
たが、本発明はかかる構成に限定されるものではなく、
PMOSトランジスタを用いた場合でも同様に構成すること
ができる。この場合には、図８においてすべてのトラン
ジスタの極性を入れ換え、電源の高低を反転させればよ
い。また、図１６の場合と同様に、Vin+及びVin-の電圧
レベルを変換するためのソースフォロワのトランジスタ
を付加することによって、付加的なバイアス電流が流れ
はじめる電圧を所望の値に設定できるように改良するこ
とができる。
のトランジスタQg1,Qg2 としてNMOSトランジスタを用い
たが、本発明はかかる構成に限定されるものではなく、
PMOSトランジスタを用いた場合でも同様に構成すること
ができる。この場合には、図８においてすべてのトラン
ジスタの極性を入れ換え、電源の高低を反転させればよ
い。また、図１６の場合と同様に、Vin+及びVin-の電圧
レベルを変換するためのソースフォロワのトランジスタ
を付加することによって、付加的なバイアス電流が流れ
はじめる電圧を所望の値に設定できるように改良するこ
とができる。
【０１２６】（実施例９）次に、本発明の実施例９に係
る演算増幅器を図９に基づいて説明する。実施例９で
は、差動入力部７２の一対のトランジスタQh1,Qh2 とし
てNMOSトランジスタを用いている。
る演算増幅器を図９に基づいて説明する。実施例９で
は、差動入力部７２の一対のトランジスタQh1,Qh2 とし
てNMOSトランジスタを用いている。
【０１２７】図９において、トランジスタQh1,Qh2 のソ
ース同士は結合され、ゲートにバイアス電圧Vb1 が与え
られたNMOS形のトランジスタQh3 からなる定電流源７１
に接続されている。これら３つのトランジスタQh1,Qh2,
Qh3 により差動入力部７２が構成されている。２つの差
動出力電圧を入力とする同相モードフィードバック（Ｃ
ＭＦＢ）回路７９の出力でバイアスされたPMOS形のトラ
ンジスタQh4,Qh5 は、ゲートに所定のバイアス電圧Vb4
が与えられたPMOS形のトランジスタQh6,Qh7 によるカス
コード段を通して、ゲートに所定のバイアス電圧Vb2 が
与えられたNMOS形のトランジスタQh8,Qh9 による定電流
源とゲートに所定のバイアス電圧Vb3 が与えられたNMOS
形のトランジスタQh10,Qh11 によるカスコード段とから
構成される負荷をバイアスしている。すなわち、トラン
ジスタQh1 〜Qh11により差動出力のフォールディッドカ
スコード型演算増幅器が構成されている。NMOSトランジ
スタであるトランジスタQh16,Qh17 により第１のカレン
トミラー回路７３ａが構成され、NMOSトランジスタであ
るトランジスタQh18,Qh19 により第２のカレントミラー
回路７３ｂが構成され、PMOSトランジスタであるトラン
ジスタQh20,Qh21 により第３のカレントミラー回路７３
ｃが構成され、PMOSトランジスタであるトランジスタQh
22,Qh23 により第４のカレントミラー回路７３ｄが構成
されている。また、第１のトランジスタとしてのNMOS形
のトランジスタQh12のソースと、第２のトランジスタと
してのPMOS形のトランジスタQh13のソースとが接続さ
れ、第３のトランジスタとしてのPMOS形のトランジスタ
Qh14のソースと、第４のトランジスタとしてのNMOS形の
トランジスタQh15のソースとが接続されている。トラン
ジスタQh12のドレインはダイオード接続されたトランジ
スタQh20のドレインに接続され、トランジスタQh13のド
レインはダイオード接続されたトランジスタQh16のドレ
インに接続され、トランジスタQh14のドレインはダイオ
ード接続されたトランジスタQh18のドレインに接続さ
れ、トランジスタQh15のドレインはダイオード接続され
たトランジスタQh22のドレインに接続されている。トラ
ンジスタQh13,Qh15 のゲートは非反転入力端子７４に接
続され、トランジスタQh12,Qh14 のゲートは反転入力端
子７５に接続されている。なお、７６は低電位側電源、
７７は高電位側電源、７８ａは非反転出力端子、７８ｂ
は反転出力端子、Vin+は非反転入力電圧、Vin-は反転入
力電圧、Vout+ は非反転出力電圧、Vout- は反転出力電
圧、Vdd は高電位側電源電圧、Vss は低電位側電源電圧
を示している。
ース同士は結合され、ゲートにバイアス電圧Vb1 が与え
られたNMOS形のトランジスタQh3 からなる定電流源７１
に接続されている。これら３つのトランジスタQh1,Qh2,
Qh3 により差動入力部７２が構成されている。２つの差
動出力電圧を入力とする同相モードフィードバック（Ｃ
ＭＦＢ）回路７９の出力でバイアスされたPMOS形のトラ
ンジスタQh4,Qh5 は、ゲートに所定のバイアス電圧Vb4
が与えられたPMOS形のトランジスタQh6,Qh7 によるカス
コード段を通して、ゲートに所定のバイアス電圧Vb2 が
与えられたNMOS形のトランジスタQh8,Qh9 による定電流
源とゲートに所定のバイアス電圧Vb3 が与えられたNMOS
形のトランジスタQh10,Qh11 によるカスコード段とから
構成される負荷をバイアスしている。すなわち、トラン
ジスタQh1 〜Qh11により差動出力のフォールディッドカ
スコード型演算増幅器が構成されている。NMOSトランジ
スタであるトランジスタQh16,Qh17 により第１のカレン
トミラー回路７３ａが構成され、NMOSトランジスタであ
るトランジスタQh18,Qh19 により第２のカレントミラー
回路７３ｂが構成され、PMOSトランジスタであるトラン
ジスタQh20,Qh21 により第３のカレントミラー回路７３
ｃが構成され、PMOSトランジスタであるトランジスタQh
22,Qh23 により第４のカレントミラー回路７３ｄが構成
されている。また、第１のトランジスタとしてのNMOS形
のトランジスタQh12のソースと、第２のトランジスタと
してのPMOS形のトランジスタQh13のソースとが接続さ
れ、第３のトランジスタとしてのPMOS形のトランジスタ
Qh14のソースと、第４のトランジスタとしてのNMOS形の
トランジスタQh15のソースとが接続されている。トラン
ジスタQh12のドレインはダイオード接続されたトランジ
スタQh20のドレインに接続され、トランジスタQh13のド
レインはダイオード接続されたトランジスタQh16のドレ
インに接続され、トランジスタQh14のドレインはダイオ
ード接続されたトランジスタQh18のドレインに接続さ
れ、トランジスタQh15のドレインはダイオード接続され
たトランジスタQh22のドレインに接続されている。トラ
ンジスタQh13,Qh15 のゲートは非反転入力端子７４に接
続され、トランジスタQh12,Qh14 のゲートは反転入力端
子７５に接続されている。なお、７６は低電位側電源、
７７は高電位側電源、７８ａは非反転出力端子、７８ｂ
は反転出力端子、Vin+は非反転入力電圧、Vin-は反転入
力電圧、Vout+ は非反転出力電圧、Vout- は反転出力電
圧、Vdd は高電位側電源電圧、Vss は低電位側電源電圧
を示している。
【０１２８】いま、非反転入力電圧Vin+と反転入力電圧
Vin-との間に電位差が生じ（Vin+＞Vin-）、その電位差
がVtp+Vtn を越えると、トランジスタQh14,Qh15 がター
ンオンし、Vin+とVin-との電位差に応じた電流が流れる
ようになる。このトランジスタQh14,Qh15 に流れる電流
に応じた電流が第２のカレントミラー回路７３ｂにより
反転出力端子７８ｂへ、第４のカレントミラー回路７３
ｄにより非反転出力端子７８ａへそれぞれ流し込まれる
ので、反転出力は高速に立ち下がり、非反転出力は高速
に立ち上がる。
Vin-との間に電位差が生じ（Vin+＞Vin-）、その電位差
がVtp+Vtn を越えると、トランジスタQh14,Qh15 がター
ンオンし、Vin+とVin-との電位差に応じた電流が流れる
ようになる。このトランジスタQh14,Qh15 に流れる電流
に応じた電流が第２のカレントミラー回路７３ｂにより
反転出力端子７８ｂへ、第４のカレントミラー回路７３
ｄにより非反転出力端子７８ａへそれぞれ流し込まれる
ので、反転出力は高速に立ち下がり、非反転出力は高速
に立ち上がる。
【０１２９】逆に、Vin-＞Vin+の場合には、トランジス
タQh12,Qh13 がターンオンし、Vin+とVin-との電位差に
応じた電流が流れるようになる。このトランジスタQh1
2,Qh13 に流れる電流に応じた電流が第１のカレントミ
ラー回路７３ａにより非反転出力端子７８ａへ、第３の
カレントミラー回路７３ｃにより反転出力端子７８ｂへ
それぞれ流し込まれるので、反転出力は高速に立ち上が
り、非反転出力は高速に立ち下がる。
タQh12,Qh13 がターンオンし、Vin+とVin-との電位差に
応じた電流が流れるようになる。このトランジスタQh1
2,Qh13 に流れる電流に応じた電流が第１のカレントミ
ラー回路７３ａにより非反転出力端子７８ａへ、第３の
カレントミラー回路７３ｃにより反転出力端子７８ｂへ
それぞれ流し込まれるので、反転出力は高速に立ち上が
り、非反転出力は高速に立ち下がる。
【０１３０】このように、本実施例によると、消費電力
の増大を引き起こすことなく、スルーレートが大幅に向
上する。
の増大を引き起こすことなく、スルーレートが大幅に向
上する。
【０１３１】なお、本実施例では差動入力部７２の一対
のトランジスタQh1,Qh2 としてNMOSトランジスタを用い
たが、本発明はかかる構成に限定されるものではなく、
PMOSトランジスタを用いた場合でも同様に構成すること
ができる。この場合には、図９においてすべてのトラン
ジスタの極性を入れ換え、電源の高低を反転させればよ
い。また、図１６の場合と同様に、Vin+及びVin-の電圧
レベルを変換するためのソースフォロワのトランジスタ
を付加することによって、付加的なバイアス電流が流れ
はじめる電圧を所望の値に設定できるように改良するこ
とができる。
のトランジスタQh1,Qh2 としてNMOSトランジスタを用い
たが、本発明はかかる構成に限定されるものではなく、
PMOSトランジスタを用いた場合でも同様に構成すること
ができる。この場合には、図９においてすべてのトラン
ジスタの極性を入れ換え、電源の高低を反転させればよ
い。また、図１６の場合と同様に、Vin+及びVin-の電圧
レベルを変換するためのソースフォロワのトランジスタ
を付加することによって、付加的なバイアス電流が流れ
はじめる電圧を所望の値に設定できるように改良するこ
とができる。
【０１３２】
【発明の効果】以上説明したように、請求項１の発明に
係る演算増幅器によると、非反転入力電圧と反転入力電
圧とが等しいすなわち定常状態では差動入力部は所定の
バイアス電流でバイアスされ、非反転入力電圧と反転入
力電圧との間に電位差が生じたときに、その電位差に応
じた電流が（電位差が大きいときには大きな電流が、電
位差が小さいときには小さな電流が）バイアス電流に付
加される。このため、消費電力の大幅な増大、小信号特
性の劣化を引き起こすことなく、スルーレートを大幅に
改善することができる。さらに、回路規模が小さくて済
み、そのうえ、バイアス電流が一気に増えるのではなく
入力の差電圧に応じて増加するので、セットリング特性
の劣化やノイズの発生を防止することができる。
係る演算増幅器によると、非反転入力電圧と反転入力電
圧とが等しいすなわち定常状態では差動入力部は所定の
バイアス電流でバイアスされ、非反転入力電圧と反転入
力電圧との間に電位差が生じたときに、その電位差に応
じた電流が（電位差が大きいときには大きな電流が、電
位差が小さいときには小さな電流が）バイアス電流に付
加される。このため、消費電力の大幅な増大、小信号特
性の劣化を引き起こすことなく、スルーレートを大幅に
改善することができる。さらに、回路規模が小さくて済
み、そのうえ、バイアス電流が一気に増えるのではなく
入力の差電圧に応じて増加するので、セットリング特性
の劣化やノイズの発生を防止することができる。
【０１３３】また、請求項２の発明に係る演算増幅器に
よると、非反転入力電圧と反転入力電圧との間に電位差
が生じたときにのみ、その電位差に応じた電流がバイア
ス電流に付加され、さらに出力端子へ流し込まれる。こ
のため、消費電力の大幅な増大、小信号特性の劣化を引
き起こすことなく、スルーレートを大幅に改善すること
ができる。さらに、回路規模が小さくて済み、そのう
え、バイアス電流が一気に増加するのではなく入力の差
電圧に応じて増加するので、セットリング特性の劣化や
ノイズの発生を引き起こすこともない。
よると、非反転入力電圧と反転入力電圧との間に電位差
が生じたときにのみ、その電位差に応じた電流がバイア
ス電流に付加され、さらに出力端子へ流し込まれる。こ
のため、消費電力の大幅な増大、小信号特性の劣化を引
き起こすことなく、スルーレートを大幅に改善すること
ができる。さらに、回路規模が小さくて済み、そのう
え、バイアス電流が一気に増加するのではなく入力の差
電圧に応じて増加するので、セットリング特性の劣化や
ノイズの発生を引き起こすこともない。
【０１３４】請求項３の発明に係る演算増幅器による
と、非反転入力電圧と反転入力電圧との間に電位差が生
じると、その電位差に応じた電流がその電位差を打ち消
すように出力端子へ流し込まれるため、消費電力の大幅
な増大、小信号特性の劣化を引き起こすことなく、スル
ーレートを大幅に改善することができる。
と、非反転入力電圧と反転入力電圧との間に電位差が生
じると、その電位差に応じた電流がその電位差を打ち消
すように出力端子へ流し込まれるため、消費電力の大幅
な増大、小信号特性の劣化を引き起こすことなく、スル
ーレートを大幅に改善することができる。
【０１３５】請求項４の発明に係る演算増幅器による
と、非反転入力電圧と反転入力電圧との間に電位差が生
じると、その電位差に応じた電流がその電位差を打ち消
すように反転出力端子及び非反転出力端子へ流し込まれ
るため、消費電力の大幅な増大、小信号特性の劣化を引
き起こすことなく、スルーレートを大幅に改善すること
ができる。
と、非反転入力電圧と反転入力電圧との間に電位差が生
じると、その電位差に応じた電流がその電位差を打ち消
すように反転出力端子及び非反転出力端子へ流し込まれ
るため、消費電力の大幅な増大、小信号特性の劣化を引
き起こすことなく、スルーレートを大幅に改善すること
ができる。
【０１３６】請求項５〜８の発明に係る演算増幅器によ
ると、請求項１、２、３及び４の演算増幅器における第
２の定電流源が抵抗体に置き換えられるため、新たなバ
イアス電圧を作る必要がなくバイアス回路を省略するこ
とができる。
ると、請求項１、２、３及び４の演算増幅器における第
２の定電流源が抵抗体に置き換えられるため、新たなバ
イアス電圧を作る必要がなくバイアス回路を省略するこ
とができる。
【０１３７】請求項９の発明に係る演算増幅器による
と、定常状態における電流の増加をゼロにすることが可
能であり、非反転入力電圧と反転入力電圧との間にVtp+
Vtn 以上の電位差が生じたときに、その電位差に応じた
電流をバイアス電流に付加することができる。このた
め、定常状態における消費電力の増大を引き起こすこと
なく、スルーレートを大幅に改善することができる。
と、定常状態における電流の増加をゼロにすることが可
能であり、非反転入力電圧と反転入力電圧との間にVtp+
Vtn 以上の電位差が生じたときに、その電位差に応じた
電流をバイアス電流に付加することができる。このた
め、定常状態における消費電力の増大を引き起こすこと
なく、スルーレートを大幅に改善することができる。
【０１３８】請求項１０，１１の発明に係る演算増幅器
によると、請求項９の発明に係る演算増幅器において、
付加的なバイアス電流が流れはじめる電圧を所望の値に
設定できるように改良される。
によると、請求項９の発明に係る演算増幅器において、
付加的なバイアス電流が流れはじめる電圧を所望の値に
設定できるように改良される。
【０１３９】請求項１２の発明に係る演算増幅器による
と、非反転入力電圧と反転入力電圧との間にVtp+Vtn 以
上の電位差が生じたときにのみ、その電位差に応じた電
流がバイアス電流に付加され、さらに出力端子へ流し込
まれる。このため、消費電力の大幅な増大を引き起こす
ことなく、スルーレートを大幅に改善することができ
る。
と、非反転入力電圧と反転入力電圧との間にVtp+Vtn 以
上の電位差が生じたときにのみ、その電位差に応じた電
流がバイアス電流に付加され、さらに出力端子へ流し込
まれる。このため、消費電力の大幅な増大を引き起こす
ことなく、スルーレートを大幅に改善することができ
る。
【０１４０】請求項１３，１４の発明に係る演算増幅器
によると、請求項１２の発明に係る演算増幅器におい
て、付加的なバイアス電流が流れはじめる電圧を所望の
値に設定できるように改良される。
によると、請求項１２の発明に係る演算増幅器におい
て、付加的なバイアス電流が流れはじめる電圧を所望の
値に設定できるように改良される。
【０１４１】請求項１５の発明に係る演算増幅器による
と、非反転入力電圧と反転入力電圧との間にVtp+Vtn 以
上の電位差が生じると、その電位差に応じた電流がその
電位差を打ち消すように出力端子へ流し込まれる。この
ため、消費電力の大幅な増大を引き起こすことなく、ス
ルーレートを大幅に改善することができる。
と、非反転入力電圧と反転入力電圧との間にVtp+Vtn 以
上の電位差が生じると、その電位差に応じた電流がその
電位差を打ち消すように出力端子へ流し込まれる。この
ため、消費電力の大幅な増大を引き起こすことなく、ス
ルーレートを大幅に改善することができる。
【０１４２】請求項１６，１７の発明に係る演算増幅器
によると、請求項１５の発明に係る演算増幅器におい
て、付加的なバイアス電流が流れはじめる電圧を所望の
値に設定できるように改良される。
によると、請求項１５の発明に係る演算増幅器におい
て、付加的なバイアス電流が流れはじめる電圧を所望の
値に設定できるように改良される。
【０１４３】請求項１８の発明に係る演算増幅器による
と、非反転入力電圧と反転入力電圧との間にVtp+Vtn 以
上の電位差が生じると、その電位差に応じた電流がその
電位差を打ち消すように反転出力端子及び非反転出力端
子へ流し込まれるため、消費電力の大幅な増大を引き起
こすことなく、スルーレートを大幅に改善することがで
きる。
と、非反転入力電圧と反転入力電圧との間にVtp+Vtn 以
上の電位差が生じると、その電位差に応じた電流がその
電位差を打ち消すように反転出力端子及び非反転出力端
子へ流し込まれるため、消費電力の大幅な増大を引き起
こすことなく、スルーレートを大幅に改善することがで
きる。
【０１４４】請求項１９，２０の発明に係る演算増幅器
によると、請求項１８の発明に係る演算増幅器におい
て、付加的なバイアス電流が流れはじめる電圧を所望の
値に設定できるように改良される。
によると、請求項１８の発明に係る演算増幅器におい
て、付加的なバイアス電流が流れはじめる電圧を所望の
値に設定できるように改良される。
【０１４５】以上のように、本発明によると、消費電力
の大幅な増大、小信号特性の劣化、セットリング特性の
劣化、ノイズの発生を招くことなくスルーレートを向上
させることができる演算増幅器を提供することが可能で
ある。
の大幅な増大、小信号特性の劣化、セットリング特性の
劣化、ノイズの発生を招くことなくスルーレートを向上
させることができる演算増幅器を提供することが可能で
ある。
【図１】本発明の実施例１に係る演算増幅器を示す電気
配線図である。
配線図である。
【図２】本発明の実施例２に係る演算増幅器を示す電気
配線図である。
配線図である。
【図３】本発明の実施例３に係る演算増幅器を示す電気
配線図である。
配線図である。
【図４】本発明の実施例４に係る演算増幅器を示す電気
配線図である。
配線図である。
【図５】本発明の実施例５に係る演算増幅器を示す電気
配線図である。
配線図である。
【図６】本発明の実施例６に係る演算増幅器を示す電気
配線図である。
配線図である。
【図７】本発明の実施例７に係る演算増幅器を示す電気
配線図である。
配線図である。
【図８】本発明の実施例８に係る演算増幅器を示す電気
配線図である。
配線図である。
【図９】本発明の実施例９に係る演算増幅器を示す電気
配線図である。
配線図である。
【図１０】上記実施例１に係る演算増幅器を示し、差動
入力部の一対のトランジスタとしてPMOSトランジスタを
用いた場合の構成を示す電気配線図である。
入力部の一対のトランジスタとしてPMOSトランジスタを
用いた場合の構成を示す電気配線図である。
【図１１】図１０に示す演算増幅器において、反転入力
電圧を固定した場合における、差動入力部のバイアス電
流に付加される電流と非反転入力電圧との関係を示す図
である。
電圧を固定した場合における、差動入力部のバイアス電
流に付加される電流と非反転入力電圧との関係を示す図
である。
【図１２】上記実施例２に係る演算増幅器を示し、差動
入力部の一対のトランジスタとしてPMOSトランジスタを
用いた場合の構成を示す電気配線図である。
入力部の一対のトランジスタとしてPMOSトランジスタを
用いた場合の構成を示す電気配線図である。
【図１３】図１２に示す演算増幅器の入出力波形を示す
図である。
図である。
【図１４】上記実施例６に係る演算増幅器を示し、差動
入力部の一対のトランジスタとしてPMOSトランジスタを
用いた場合の構成を示す電気配線図である。
入力部の一対のトランジスタとしてPMOSトランジスタを
用いた場合の構成を示す電気配線図である。
【図１５】図１４に示す演算増幅器において、反転入力
電圧を固定した場合における、差動入力部のバイアス電
流に付加される電流と非反転入力電圧との関係を示す図
である。
電圧を固定した場合における、差動入力部のバイアス電
流に付加される電流と非反転入力電圧との関係を示す図
である。
【図１６】図１４に示す演算増幅器の変形例を示す電気
配線図である。
配線図である。
【図１７】図１６に示す演算増幅器において、反転入力
電圧を固定した場合における、差動入力部のバイアス電
流に付加される電流と非反転入力電圧との関係を示す図
である。
電圧を固定した場合における、差動入力部のバイアス電
流に付加される電流と非反転入力電圧との関係を示す図
である。
【図１８】従来例としての演算増幅器を示す電気配線図
である。
である。
【図１９】上記従来例の演算増幅器の問題点の第１の解
決策としての演算増幅器を示す電気配線図である。
決策としての演算増幅器を示す電気配線図である。
【図２０】上記従来例の演算増幅器の問題点の第２の解
決策としての演算増幅器を示す電気配線図である。
決策としての演算増幅器を示す電気配線図である。
【図２１】上記従来例としての演算増幅器を示し、差動
入力部の一対のトランジスタとしてPMOSトランジスタを
用いた場合の構成を示す電気配線図である。
入力部の一対のトランジスタとしてPMOSトランジスタを
用いた場合の構成を示す電気配線図である。
【図２２】図２１に示す演算増幅器の入出力波形を示す
図である。
図である。
【図２３】図２１に示す演算増幅器の出力電圧と定常電
流との関係を示す図である。
流との関係を示す図である。
【図２４】上記第２の解決策としての演算増幅器を示
し、差動入力部の一対のトランジスタとしてPMOSトラン
ジスタを用いた場合の構成を示す電気配線図である。
し、差動入力部の一対のトランジスタとしてPMOSトラン
ジスタを用いた場合の構成を示す電気配線図である。
【図２５】図２４に示す演算増幅器において、反転入力
電圧を固定した場合における、差動入力部のバイアス電
流に付加される電流と非反転入力電圧との関係を示す図
である。
電圧を固定した場合における、差動入力部のバイアス電
流に付加される電流と非反転入力電圧との関係を示す図
である。
1a,1b,11a,11b,21a,21b,31a,31b,41,51,61,71 定電流
源 2,12,22,32,42,52,62,72 差動入力部 3,13a,13b,23a 〜23c,33a 〜33d,43,53a,53b,63a,63b,7
3a〜73d カレントミラー回路 19 抵抗体 48 レベルシフト回路 Qa1 〜Qa11,Qb1〜Qb16,Qc1〜Qc21,Qd1〜Qd25,Qe1〜Qe1
3,Qf1〜Qf16,Qg1〜Qg19,Qh1〜Qh23 トランジスタ
源 2,12,22,32,42,52,62,72 差動入力部 3,13a,13b,23a 〜23c,33a 〜33d,43,53a,53b,63a,63b,7
3a〜73d カレントミラー回路 19 抵抗体 48 レベルシフト回路 Qa1 〜Qa11,Qb1〜Qb16,Qc1〜Qc21,Qd1〜Qd25,Qe1〜Qe1
3,Qf1〜Qf16,Qg1〜Qg19,Qh1〜Qh23 トランジスタ
Claims (20)
- 【請求項１】 ソースが互いに接続された第１極性の第
１及び第２のトランジスタと該第１及び第２のトランジ
スタのソースに接続された第１の定電流源とからなる差
動入力部を備えた演算増幅器であって、 ソースが互いに接続された第２極性の第３、第４及び第
５のトランジスタと、該第３、第４及び第５のトランジ
スタのソースに接続された第２の定電流源と、第１極性
のトランジスタからなるカレントミラー回路とを備え、 上記第３のトランジスタのゲートに非反転入力電圧が入
力され、上記第４のトランジスタのゲートに反転入力電
圧が入力され、上記第５のトランジスタのゲートに上記
第１及び第２のトランジスタのソース電圧が入力され、 上記カレントミラー回路は、上記第３のトランジスタに
電流が流れる場合に当該電流に応じた電流を上記第１の
定電流源の電流に付加し、且つ、上記第４のトランジス
タに電流が流れる場合に当該電流に応じた電流を上記第
１の定電流源の電流に付加することを特徴とする演算増
幅器。 - 【請求項２】 ソースが互いに接続された第１極性の第
１及び第２のトランジスタと該第１及び第２のトランジ
スタのソースに接続された第１の定電流源とからなる差
動入力部を備えた演算増幅器であって、 ソースが互いに接続された第２極性の第３、第４及び第
５のトランジスタと、該第３、第４及び第５のトランジ
スタのソースに接続された第２の定電流源と、各々第１
極性のトランジスタからなる第１及び第２のカレントミ
ラー回路とを備え、 上記第３のトランジスタのゲートに非反転入力電圧が入
力され、上記第４のトランジスタのゲートに反転入力電
圧が入力され、上記第５のトランジスタのゲートに上記
第１及び第２のトランジスタのソース電圧が入力され、 上記第１のカレントミラー回路は上記第３のトランジス
タに電流が流れる場合に当該電流に応じた電流を上記第
１の定電流源の電流に付加すると共に出力端子へ流し込
み、上記第２のカレントミラー回路は上記第４のトラン
ジスタに電流が流れる場合に当該電流に応じた電流を上
記第１の定電流源の電流に付加することを特徴とする演
算増幅器。 - 【請求項３】 ソースが互いに接続された第１極性の第
１及び第２のトランジスタと該第１及び第２のトランジ
スタのソースに接続された第１の定電流源とからなる差
動入力部を備えた演算増幅器であって、 ソースが互いに接続された第２極性の第３、第４及び第
５のトランジスタと、該第３、第４及び第５のトランジ
スタのソースに接続された第２の定電流源と、各々第１
極性のトランジスタからなる第１及び第２のカレントミ
ラー回路と、第２極性のトランジスタからなる第３のカ
レントミラー回路とを備え、 上記第３のトランジスタのゲートに非反転入力電圧が入
力され、上記第４のトランジスタのゲートに反転入力電
圧が入力され、上記第５のトランジスタのゲートに上記
第１及び第２のトランジスタのソース電圧が入力され、 上記第１のカレントミラー回路は上記第３のトランジス
タに電流が流れる場合に当該電流に応じた電流を出力端
子へ流し込み、上記第２のカレントミラー回路は上記第
４のトランジスタに電流が流れる場合に当該電流に応じ
た電流を上記第３のカレントミラー回路に供給し、該第
３のカレントミラー回路は上記第２のカレントミラー回
路から供給された電流に応じた電流を上記出力端子へ流
し込むことを特徴とする演算増幅器。 - 【請求項４】 ソースが互いに接続された第１極性の第
１及び第２のトランジスタと該第１及び第２のトランジ
スタのソースに接続された第１の定電流源とからなる差
動入力部を備えた差動出力の演算増幅器であって、 ソースが互いに接続された第２極性の第３、第４及び第
５のトランジスタと、該第３、第４及び第５のトランジ
スタのソースに接続された第２の定電流源と、それぞれ
第１極性のトランジスタからなる第１及び第２のカレン
トミラー回路と、それぞれ第２極性のトランジスタから
なる第３及び第４のカレントミラー回路とを備え、 上記第３のトランジスタのゲートに非反転入力電圧が入
力され、上記第４のトランジスタのゲートに反転入力電
圧が入力され、上記第５のトランジスタのゲートに上記
第１及び第２のトランジスタのソース電圧が入力され、 上記第１のカレントミラー回路は上記第３のトランジス
タに電流が流れる場合に当該電流に応じた電流を上記第
３のカレントミラー回路に供給すると共に非反転出力端
子へ流し込み、上記第３のカレントミラー回路は上記第
１のカレントミラー回路から供給された電流に応じた電
流を反転出力端子へ流し込み、上記第２のカレントミラ
ー回路は上記第４のトランジスタに電流が流れる場合に
当該電流に応じた電流を上記第４のカレントミラー回路
に供給すると共に上記反転出力端子へ流し込み、上記第
４のカレントミラー回路は上記第２のカレントミラー回
路から供給された電流に応じた電流を上記非反転出力端
子へ流し込むことを特徴とする演算増幅器。 - 【請求項５】 ソースが互いに接続された第１極性の第
１及び第２のトランジスタと該第１及び第２のトランジ
スタのソースに接続された定電流源とからなる差動入力
部を備えた演算増幅器であって、 ソースが互いに接続された第２極性の第３、第４及び第
５のトランジスタと、該第３、第４及び第５のトランジ
スタのソースに接続された抵抗体と、第１極性のトラン
ジスタからなるカレントミラー回路とを備え、 上記第３のトランジスタのゲートに非反転入力電圧が入
力され、上記第４のトランジスタのゲートに反転入力電
圧が入力され、上記第５のトランジスタのゲートに上記
第１及び第２のトランジスタのソース電圧が入力され、 上記カレントミラー回路は、上記第３のトランジスタに
電流が流れる場合に当該電流に応じた電流を上記定電流
源の電流に付加し、且つ、上記第４のトランジスタに電
流が流れる場合に当該電流に応じた電流を上記定電流源
の電流に付加することを特徴とする演算増幅器。 - 【請求項６】 ソースが互いに接続された第１極性の第
１及び第２のトランジスタと該第１及び第２のトランジ
スタのソースに接続された定電流源とからなる差動入力
部を備えた演算増幅器であって、 ソースが互いに接続された第２極性の第３、第４及び第
５のトランジスタと、該第３、第４及び第５のトランジ
スタのソースに接続された抵抗体と、各々第１極性のト
ランジスタからなる第１及び第２のカレントミラー回路
とを備え、 上記第３のトランジスタのゲートに非反転入力電圧が入
力され、上記第４のトランジスタのゲートに反転入力電
圧が入力され、上記第５のトランジスタのゲートに上記
第１及び第２のトランジスタのソース電圧が入力され、 上記第１のカレントミラー回路は上記第３のトランジス
タに電流が流れる場合に当該電流に応じた電流を上記定
電流源の電流に付加すると共に出力端子へ流し込み、上
記第２のカレントミラー回路は上記第４のトランジスタ
に電流が流れる場合に当該電流に応じた電流を上記定電
流源の電流に付加することを特徴とする演算増幅器。 - 【請求項７】 ソースが互いに接続された第１極性の第
１及び第２のトランジスタと該第１及び第２のトランジ
スタのソースに接続された定電流源とからなる差動入力
部を備えた演算増幅器であって、 ソースが互いに接続された第２極性の第３、第４及び第
５のトランジスタと、該第３、第４及び第５のトランジ
スタのソースに接続された抵抗体と、各々第１極性のト
ランジスタからなる第１及び第２のカレントミラー回路
と、第２極性のトランジスタからなる第３のカレントミ
ラー回路とを備え、 上記第３のトランジスタのゲートに非反転入力電圧が入
力され、上記第４のトランジスタのゲートに反転入力電
圧が入力され、上記第５のトランジスタのゲートに上記
第１及び第２のトランジスタのソース電圧が入力され、 上記第１のカレントミラー回路は上記第３のトランジス
タに電流が流れる場合に当該電流に応じた電流を出力端
子へ流し込み、上記第２のカレントミラー回路は上記第
４のトランジスタに電流が流れる場合に当該電流に応じ
た電流を上記第３のカレントミラー回路に供給し、該第
３のカレントミラー回路は上記第２のカレントミラー回
路から供給された電流に応じた電流を上記出力端子へ流
し込むことを特徴とする演算増幅器。 - 【請求項８】 ソースが互いに接続された第１極性の第
１及び第２のトランジスタと該第１及び第２のトランジ
スタのソースに接続された定電流源とからなる差動入力
部を備えた差動出力の演算増幅器であって、 ソースが互いに接続された第２極性の第３、第４及び第
５のトランジスタと、該第３、第４及び第５のトランジ
スタのソースに接続された抵抗体と、各々第１極性のト
ランジスタからなる第１及び第２のカレントミラー回路
と、各々第２極性のトランジスタからなる第３及び第４
のカレントミラー回路とを備え、 上記第３のトランジスタのゲートに非反転入力電圧が入
力され、上記第４のトランジスタのゲートに反転入力電
圧が入力され、上記第５のトランジスタのゲートに上記
第１及び第２のトランジスタのソース電圧が入力され、 上記第１のカレントミラー回路は上記第３のトランジス
タに電流が流れる場合に当該電流に応じた電流を上記第
３のカレントミラー回路に供給すると共に非反転出力端
子へ流し込み、上記第３のカレントミラー回路は上記第
１のカレントミラー回路から供給された電流に応じた電
流を反転出力端子へ流し込み、上記第２のカレントミラ
ー回路は上記第４のトランジスタに電流が流れる場合に
当該電流に応じた電流を上記第４のカレントミラー回路
に供給すると共に上記反転出力端子へ流し込み、上記第
４のカレントミラー回路は上記第２のカレントミラー回
路から供給された電流に応じた電流を上記非反転出力端
子へ流し込むことを特徴とする演算増幅器。 - 【請求項９】 ソースが互いに接続された第１極性の第
１及び第２のトランジスタと該第１及び第２のトランジ
スタのソースに接続された定電流源とからなる差動入力
部を備えた演算増幅器であって、 ソースが互いに接続された第１極性の第３のトランジス
タ及び第２極性の第４のトランジスタと、ソースが互い
に接続された第２極性の第５のトランジスタ及び第１極
性の第６のトランジスタと、第１極性のトランジスタか
らなるカレントミラー回路とを備え、 上記第３及び第５のトランジスタのゲートに反転入力電
圧が入力され、上記第４及び第６のトランジスタのゲー
トに非反転入力電圧が入力され、 上記カレントミラー回路は、上記第３及び第４のトラン
ジスタに電流が流れる場合に当該電流に応じた電流を上
記定電流源の電流に付加し、且つ、上記第５及び第６の
トランジスタに電流が流れる場合に当該電流に応じた電
流を上記定電流源の電流に付加することを特徴とする演
算増幅器。 - 【請求項１０】 請求項９記載の演算増幅器において、 反転入力電圧がレベルシフト回路により電圧レベルが変
換された後、上記第３又は第５のトランジスタのゲート
に入力されることを特徴とする演算増幅器。 - 【請求項１１】 請求項９記載の演算増幅器において、 非反転入力電圧がレベルシフト回路により電圧レベルが
変換された後、上記第４又は第６のトランジスタのゲー
トに入力されることを特徴とする演算増幅器。 - 【請求項１２】 ソースが互いに接続された第１極性の
第１及び第２のトランジスタと該第１及び第２のトラン
ジスタのソースに接続された定電流源とからなる差動入
力部を備えた演算増幅器であって、 ソースが互いに接続された第１極性の第３のトランジス
タ及び第２極性の第４のトランジスタと、ソースが互い
に接続された第２極性の第５のトランジスタ及び第１極
性の第６のトランジスタと、各々第１極性のトランジス
タからなる第１及び第２のカレントミラー回路とを備
え、 上記第３及び第５のトランジスタのゲートに反転入力電
圧が入力され、上記第４及び第６のトランジスタのゲー
トに非反転入力電圧が入力され、 上記第１のカレントミラー回路は上記第３及び第４のト
ランジスタに電流が流れる場合に当該電流に応じた電流
を上記定電流源の電流に付加すると共に出力端子へ流し
込み、上記第２のカレントミラー回路は上記第５及び第
６のトランジスタに電流が流れる場合に当該電流に応じ
た電流を上記定電流源の電流に付加することを特徴とす
る演算増幅器。 - 【請求項１３】 請求項１２記載の演算増幅器におい
て、 反転入力電圧がレベルシフト回路により電圧レベルが変
換された後、上記第３又は第５のトランジスタのゲート
に入力されることを特徴とする演算増幅器。 - 【請求項１４】 請求項１２記載の演算増幅器におい
て、 非反転入力電圧がレベルシフト回路により電圧レベルが
変換された後、上記第４又は第６のトランジスタのゲー
トに入力されることを特徴とする演算増幅器。 - 【請求項１５】 ソースが互いに接続された第１極性の
第１のトランジスタ及び第２極性の第２のトランジスタ
と、ソースが互いに接続された第２極性の第３のトラン
ジスタ及び第１極性の第４のトランジスタと、第１極性
のトランジスタからなる第１のカレントミラー回路と、
第２極性のトランジスタからなる第２のカレントミラー
回路とを備え、 上記第１及び第３のトランジスタのゲートに反転入力電
圧が入力され、上記第２及び第４のトランジスタのゲー
トに非反転入力電圧が入力され、 上記第１のカレントミラー回路は上記第１及び第２のト
ランジスタに電流が流れる場合に当該電流に応じた電流
を出力端子へ流し込み、上記第２のカレントミラー回路
は上記第３及び第４のトランジスタに電流が流れる場合
に当該電流に応じた電流を上記出力端子へ流し込むこと
を特徴とする演算増幅器。 - 【請求項１６】 請求項１５記載の演算増幅器におい
て、 反転入力電圧がレベルシフト回路により電圧レベルが変
換された後、上記第１又は第３のトランジスタのゲート
に入力されることを特徴とする演算増幅器。 - 【請求項１７】 請求項１５記載の演算増幅器におい
て、 非反転入力電圧がレベルシフト回路により電圧レベルが
変換された後、上記第２又は第４のトランジスタのゲー
トに入力されることを特徴とする演算増幅器。 - 【請求項１８】 非反転出力端子及び反転出力端子を備
えた差動出力の演算増幅器であって、 ソースが互いに接続された第１極性の第１のトランジス
タ及び第２極性の第２のトランジスタと、ソースが互い
に接続された第２極性の第３のトランジスタ及び第１極
性の第４のトランジスタと、各々第１極性のトランジス
タからなる第１及び第２のカレントミラー回路と、各々
第２極性のトランジスタからなる第３及び第４のカレン
トミラー回路とを備え、 上記第１及び第３のトランジスタのゲートに反転入力電
圧が入力され、上記第２及び第４のトランジスタのゲー
トに非反転入力電圧が入力され、 上記第１及び第３のカレントミラー回路は上記第１及び
第２のトランジスタに電流が流れる場合に当該電流に応
じた電流を上記非反転出力端子及び反転出力端子へそれ
ぞれ流し込み、上記第２及び第４のカレントミラー回路
は上記第３及び第４のトランジスタに電流が流れる場合
に当該電流に応じた電流を上記反転出力端子及び非反転
出力端子へそれぞれ流し込むことを特徴とする演算増幅
器。 - 【請求項１９】 請求項１８記載の演算増幅器におい
て、 反転入力電圧がレベルシフト回路により電圧レベルが変
換された後、上記第１又は第３のトランジスタのゲート
に入力されることを特徴とする演算増幅器。 - 【請求項２０】 請求項１８記載の演算増幅器におい
て、 非反転入力電圧がレベルシフト回路により電圧レベルが
変換された後、上記第２又は第４のトランジスタのゲー
トに入力されることを特徴とする演算増幅器。
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