JP2009124476A - 増幅装置 - Google Patents

Abstract

【課題】入力信号の振幅、周波数に関わらず歪みの抑制された信号を出力し、かつ消費電力を低減した増幅装置を提供する。
【解決手段】入力端子ＩＮ１から入力信号Ｓ１が与えられ、増幅して出力する増幅器１と、前記増幅器の出力端子ＯＵＴと入力端子ＩＮ１との間に、抵抗素子及び容量の少なくともいずれか一方１０が接続されたフィードバックループと、制御信号ＣＳに基づいて電流値を調整し、増幅器１へ動作電流を供給する可変電流部２と、入力信号Ｓ１が与えられ、入力信号Ｓ１のスルーレートに応じた値を有する時間差分信号Ｓ２を生成して出力する信号解析部３と、時間差分信号Ｓ２が与えられ、時間差分信号Ｓ２に基づいて制御信号ＣＳを生成して出力する制御部４と、を備える。
【選択図】図１

Description

本発明は、増幅装置に関するものである。

地上デジタル放送は１３のセグメント構造を持ち、モバイル端末向けにそのうちの１つのセグメントを部分受信するサービス、いわゆるワンセグ放送が行われている。

ワンセグ放送の信号は遠方から送信される場合があり、ワンセグ放送受信機能を有する携帯電話機におけるワンセグ放送受信部は、非常に強度の弱い信号を取り扱うことになる。ワンセグ放送受信部のすぐ近くの送信機から送信され、周波数がワンセグ放送の信号より数十ＭＨｚ高い携帯電話通信の信号は、非常に強度が強く、ワンセグ放送受信部にとって妨害波となる。

ところで、ワンセグ放送の信号をダウンコンバートした後の信号を取り扱う増幅回路やフィルタ回路は、オペアンプを使った回路で構成されることが多い。オペアンプにはスルーレート（Slew Rate）と呼ばれる単位時間当たりに許容される電圧変動量（信号の振幅×周波数で決まる）を表すパラメータがある。

周波数が高く、強度が高い（振幅が大きい）信号を歪みなく増幅して出力するためには、オペアンプには高いスルーレートが必要となる。一般にスルーレートと消費電流は比例する。従って、高いスルーレートを実現するためには消費電流を増やす必要がある。

上記のようなワンセグ放送受信機能を有する携帯電話機は、妨害波（携帯電話通信の信号）がなければ低いスルーレートで十分である。しかし、携帯電話機が妨害波を発することに備えて、高いスルーレートを持つオペアンプを利用する必要がある。これは、信号のスルーレートが低い時にも、大電流を流すことになり、コストが増加するという問題を有していた。

従来の増幅回路を開示した文献名を記載する。
特開２００６−１５７６０７号公報

本発明は入力信号の振幅、周波数に関わらず歪みの抑制された信号を出力し、かつ消費電力を低減した増幅装置を提供することを目的とする。

本発明の一態様による増幅装置は、入力端子から入力信号が与えられ、増幅して出力する増幅器と、前記増幅器の出力端子と前記入力端子との間に、抵抗素子及び容量の少なくともいずれか一方が接続されたフィードバックループと、制御信号に基づいて電流値を調整し、前記増幅器へ動作電流を供給する可変電流部と、前記入力信号が与えられ、前記入力信号のスルーレートに応じた値を有する時間差分信号を生成して出力する信号解析部と、前記時間差分信号が与えられ、前記時間差分信号に基づいて前記制御信号を生成して出力する制御部と、を備えるものである。

本発明によれば、入力信号の振幅、周波数に関わらず歪みの抑制された信号を出力し、かつ消費電力を低減できる。

以下、本発明の実施の形態による増幅装置を図面に基づいて説明する。

図１に本発明の実施形態に係る増幅装置の概略構成を示す。増幅装置は演算増幅器１、可変電流部２、信号解析部３、及び制御部４を備える。

演算増幅器１は入力端子ＩＮ１を介して与えられた入力信号Ｓ１を増幅して出力端子ＯＵＴから出力する。出力端子ＯＵＴと入力端子ＩＮ１との間に、抵抗素子及び容量の少なくともいずれか一方１０が接続されたフィードバックループが形成される。入力端子ＩＮ２は接地されている。

演算増幅器１は可変電流部２から動作電流が供給される。この電流の電流値が演算増幅器１のスルーレートを決定する。

可変電流部２は制御部４から出力される制御信号ＣＳに基づいて、出力電流の電流値を調整する。

演算増幅器１及び可変電流部２の回路構成の一例を図２に示す。可変電流部２は並列に接続されたｎ個（ｎは２以上の整数）のトランジスタ２１〜２ｎと、トランジスタ２１〜２ｎのゲート電極にそれぞれ接続されたｎ個のスイッチＳＷ１〜ＳＷｎを有する。トランジスタ２１〜２ｎのソース電極は接地される。

スイッチＳＷ１〜ＳＷｎは制御信号ＣＳに基づいてそれぞれオンオフ制御される。

トランジスタ１１はソース電極が電源電圧線ＶＤＤに接続され、ゲート電極及びドレイン電極がトランジスタ１２のゲート電極及びトランジスタ１３のドレイン電極に接続される。

トランジスタ１２のソース電極は電源電圧線ＶＤＤに接続され、ドレイン電極はトランジスタ１４のドレイン電極及び出力端子ＯＵＴに接続される。

トランジスタ１３のゲート電極は入力端子ＩＮ２に接続され、トランジスタ１４のゲート電極は入力端子ＩＮ１に接続される。

トランジスタ１３のソース電極及びトランジスタ１４のソース電極はトランジスタ２１〜２ｎのドレイン電極に接続される。

定電流源１６は電源電圧線ＶＤＤとトランジスタ１５のドレイン電極及びゲート電極との間に接続される。トランジスタ１５のソース電極は接地され、ゲート電極及びドレイン電極はスイッチＳＷ１〜ＳＷｎを介してトランジスタ２１〜２ｎのゲート電極に接続される。

スイッチＳＷ１〜ＳＷｎのオンする数が多いほど、演算増幅器１に供給される電流値が大きくなる。スイッチＳＷ１〜ＳＷｎのオンする数を変えることで演算増幅器１に供給される電流値を調整することができる。

信号解析部３は入力信号Ｓ１が与えられ、入力信号Ｓ１のスルーレートに対応する時間差分信号Ｓ２を出力する。

信号解析部３の概略構成の一例を図３に示す。信号解析部３は例えば、ＡＤ変換器（アナログデジタル変換器）３１、遅延素子３２、ＤＡ変換器（デジタルアナログ変換器）３３、一次積分器３４、及び加算器３５を有する一次Δ変調器である。

ＡＤ変換器３１のデジタル出力レベル数、ＤＡ変換器３３のデジタル入力レベル数は任意の値にし得るが、ここではＡＤ変換器３１の出力、ＤＡ変換器３３の入力が“１”か“０”、つまり１ビットで説明する。この場合、ＡＤ変換器３１は入力される信号の正負を判定するコンパレータとして動作する。

ＤＡ変換器３３は入力が“１”のとき＋Δ、“０”のとき−Δの電圧（又は電流）を出力する。一次積分器３４はＤＡ変換器３３の過去の出力を加算して出力する。

この一次Δ変調器の動作を説明する。加算器３５において入力信号Ｓ１から一次積分器３４の出力が差し引かれる。一次積分器３４の出力の方が入力信号Ｓ１より小さい場合、その値は正の値になる。従って、ＡＤ変換器３１から値が“１”の信号Ｓ２が出力される。

ＤＡ変換器３３からは＋Δが出力され、一次積分器３４で１サイクル前の出力値と加算される。これにより一次積分器３４の出力は１サイクル前の値よりΔだけ大きくなる。ここで１サイクルは、ＡＤ変換器３１のサンプリング（標本化）における１サンプルに相当する。

逆に、一次積分器３４の出力の方が入力信号Ｓ１より大きい場合、ＡＤ変換器３１の入力値は負の値になるため、ＡＤ変換器３１からは値が“０”の信号Ｓ２が出力される。

ＤＡ変換器３３からは−Δが出力され、一次積分器３４で１サイクル前の出力値と加算される。これにより一次積分器３４の出力は１サイクル前の値よりΔだけ小さくなる。

このような動作を図４（ａ）に示す正弦波の入力信号Ｓ１に適用した場合の一次積分器３４の出力、ＡＤ変換器３１から出力される信号Ｓ２の波形図をそれぞれ図４（ａ）、（ｂ）に示す。一次積分器３４の出力は入力信号Ｓ１を追いかけるように変化する。

図４（ａ）、（ｂ）から分かるように、入力信号Ｓ１の傾斜が正で大きい程、つまりスルーレートが正で大きい程、信号Ｓ２は“１”が多く出力される。また、入力信号Ｓ１の傾斜が負で大きい程、つまりスルーレートが負で大きい程、信号Ｓ２は“０”が多く出力される。また、入力信号Ｓ１の変化が小さい時、つまりスルーレートが小さい時は“１”と“０”の出力が半々くらいになる。

制御部４は時間差分信号Ｓ２に基づいて制御信号ＣＳを生成し、出力する。例えば信号Ｓ２の値に１又は０が３サイクル続いたら可変電流部２のスイッチＳＷ１〜ＳＷｎのうちオンするスイッチを１つ増やす。さらに３サイクル続いたらオンするスイッチをもう１つ増やす。信号Ｓ２の値に１又は０が続くときは、入力信号Ｓ１の傾斜（スルーレート）が正又は負で大きいためである。

この場合、入力信号Ｓ１のスルーレートが大きいことを判定するために３サイクル必要となるが、サンプリング周波数を入力信号Ｓ１の周波数より十分大きい値にしておくことで、この影響を小さく抑えることができる。

また、例えば信号Ｓ２の値に１と０が交互に５サイクル続いたら、可変電流部２のスイッチＳＷ１〜ＳＷｎのうちオンするスイッチを１つ減らす。信号Ｓ２の値に１と０が交互に出力されるときは、入力信号Ｓ１の傾斜が小さい、つまりスルーレートが小さいためである。

本実施形態による増幅装置は、入力信号のスルーレートが大きい場合は演算増幅器１への供給電流を大きくし、入力信号のスルーレートが小さい場合は電流を小さくする。

このため、高い強度、周波数を有するようなスルーレートの大きい信号を歪ませることなく増幅して出力できる。また、入力信号のスルーレートが小さい時は供給電流を小さくするため、消費電力を削減することができる。

上述した実施の形態は一例であって限定的なものではないと考えられるべきである。上記実施形態ではＡＤ変換器３１、ＤＡ変換器３３のビット数を１にしていたが、２以上にしてもよい。例えば２ビットの場合、入力信号Ｓ１のスルーレートが小さい時は時間差分信号Ｓ２の値は“１０”と“０１”を繰り返すが、スルーレートがある程度大きくなると、“１１”あるいは“００”が出力される頻度が増す。従って、制御部４は“１１”や“００”の頻度に基づいて制御信号ＣＳを生成するようにすれば良い。

また、信号解析部３となるΔ変調器が対応できないくらい入力信号Ｓ１のスルーレートが大きい場合は、図５に示すように信号解析部３の入力の前に減衰器５を設けるようにする。

減衰器５は図６に示すように抵抗５１及び可変抵抗５２により構成することができる。入力信号Ｓ１のスルーレートの大きさやΔ変調器の特性等に応じて可変抵抗５２の抵抗値を変えて、減衰度合いを調整する。

また、信号解析部３を図７に示すように、ＡＤ変換器３１の出力が一次積分器３４へ直接入力されるような構成にしても良い。ＡＤ変換器３１からはデジタル信号の“０”と“１”が出力されるが、それぞれ例えば０Ｖ、１．５Ｖといった電圧値を有するものであり、一次積分器３４の入力として用いることができるからである。

また、上記実施形態の信号解析部３では一次積分器３４を用いていたが、信号解析部３全体の安定性に応じて次数を２以上に上げても良い。次数を上げることでさらに細かい制御が可能になる。

上記実施形態による増幅装置は例えば図８に示すようなワンセグ放送受信機能付きの携帯電話機に適用できる。携帯電話機は無線通信部８１０及びワンセグ放送受信部８２０を備える。

ワンセグ放送受信部８２０は、アンテナ８２１、増幅器８２２、ミキサ８２３、増幅回路８２４、フィルタ８２５、ＡＤ変換器８２６、及びデジタル信号処理回路８２７を有する。増幅回路８２４、フィルタ８２５は上記実施形態による増幅装置を用いて構成する。

アンテナ８２１は周波数が４７０〜７７０ＭＨｚ程度の放送信号を受信する。増幅器８２２は受信された放送信号を増幅する。ミキサ８２３は、増幅された放送信号をダウンコンバートしてベースバンド信号に変換する。増幅回路８２４はベースバンド信号を増幅する。

この増幅されたベースバンド信号がフィルタ８２５を介してＡＤ変換器８２６に与えられ、デジタル信号に変換される。デジタル信号処理回路８２７がこのデジタル信号を用いて画像や音声等を生成して出力する。

無線通信部８１０のアンテナ８１１から送信される信号はワンセグ放送信号より周波数及び強度が高い、つまりスルーレートが高い信号である。アンテナ８１１からこのような妨害波となる信号が発せられるときは、増幅回路８２４、フィルタ８２５では消費電力を増やし、発せられないときは消費電力を小さくする。

アンテナ８１１から妨害波となる信号が発せられることに備えて、常時大電流を流す必要がないので、消費電力を低減することができ、コストを削減できる。

上記実施形態による増幅装置は、ワイヤレスＬＡＮ（IEEE802.11a/b/g/n）機器のような、送受信される信号のスルーレートが大きく変動するものに適用し得る。

本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の実施形態に係る増幅装置の概略構成図である。 演算増幅器及び可変電流部の概略構成図である。 信号解析部の概略構成図である。 信号解析部の入力信号と出力信号の波形図である。 変形例による増幅装置の概略構成図である。 減衰器の概略構成図である。 変形例による信号解析部の概略構成図である。 放送受信機能を有する携帯電話機の概略構成図である。

符号の説明

１ 演算増幅器
２ 可変電流部
３ 信号解析部
４ 制御部

Claims (5)

1. 入力端子から入力信号が与えられ、増幅して出力する増幅器と、
   前記増幅器の出力端子と前記入力端子との間に、抵抗素子及び容量の少なくともいずれか一方が接続されたフィードバックループと、
   制御信号に基づいて電流値を調整し、前記増幅器へ動作電流を供給する可変電流部と、
   前記入力信号が与えられ、前記入力信号のスルーレートに応じた値を有する時間差分信号を生成して出力する信号解析部と、
   前記時間差分信号が与えられ、前記時間差分信号に基づいて前記制御信号を生成して出力する制御部と、
   を備える増幅装置。
2. 前記信号解析部は、
   前記時間差分信号が与えられ、所定時間遅延して出力する遅延素子と、
   前記遅延素子の出力が与えられ、アナログ信号に変換して出力するデジタル／アナログ変換器と、
   前記デジタル／アナログ変換器の出力が与えられる積分器と、
   前記入力信号から前記積分器の出力が減じられた値が与えられ、デジタル信号に変換し、前記時間差分信号として出力するアナログ／デジタル変換器と、
   を有することを特徴とする請求項１に記載の増幅装置。
3. 前記信号解析部は、
   前記時間差分信号が与えられる積分器と、
   前記入力信号から前記積分器の出力が減じられた値が与えられ、デジタル信号に変換し、前記時間差分信号として出力するアナログ／デジタル変換器と、
   を有することを特徴とする請求項１に記載の増幅装置。
4. 前記入力信号が与えられ、減衰させて前記信号解析部へ出力する減衰器をさらに備えることを特徴とする請求項１乃至３のいずれかに記載の増幅装置。
5. 前記減衰器は、
   一端に前記入力信号が与えられ、他端が前記減衰器の出力端子に接続される抵抗と、
   一端が接地され、他端が前記抵抗の他端及び前記減衰器の出力端子に接続される可変抵抗と、
   を有することを特徴とする請求項４に記載の増幅装置。

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