KR102260032B1 - 입력 신호 충실도 및 출력 요건들에 기초한 다중 경로 지상 분열 - Google Patents

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Abstract

시스템은 복수의 처리 경로 및 제어기를 포함할 수 있다. 처리 경로들은 아날로그 입력 신호에 기초하여 제 1 디지털 신호를 생성하도록 구성된 제 1 처리 경로, 및 제 1 처리 경로보다 적은 전력량을 소비하도록 각각 구성되고, 아날로그 입력 신호에 기초한 각각의 디지털 신호를 생성하도록 각각 구성된 하나 이상의 다른 처리 경로들을 포함할 수 있고, 다른 처리 경로들 중 하나는 아날로그 입력 신호의 충실도 특성들 또는 제 1 디지털 신호 및 각각의 디지털 신호들 중 적어도 하나로부터 생성된 디지털 출력 신호의 후속 처리 요건들에 기초한 잡음 플로어를 가진다. 제어기는 아날로그 입력 신호의 크기에 기초하여 처리 시스템의 디지털 출력 신호로서 제 1 디지털 신호 및 각각의 디지털 신호들 중 하나를 선택하도록 구성될 수 있다.

Description

입력 신호 충실도 및 출력 요건들에 기초한 다중 경로 지상 분열
본 발명은 일반적으로 신호 처리 시스템들에 관한 것이고, 특히 다중 경로 신호 처리 시스템들에 관한 것이다.
전기 회로들에서 다중 경로 아날로그-디지털 변환기들(ADCs) 및 아날로그 프론트 엔드들(AFEs)(예를 들면, 둘 이상의 경로 ADCs/AFEs)의 사용이 알려져있다. 예시적인 다중 경로 ADCs 및 AFEs 및 다수의 전기 회로 경로들에서 이들의 사용은 Jahne 등의 미국 특허 제 5,714,956 호의 발명의 명칭 "신호들의 아날로그-디지털 변환을 위한 프로세스 및 시스템(Process and System for the Analog-to-Digital Conversion of Signals)"("Jahne 특허"), Knoth 등의 미국 특허 제 5,600,317 호의 발명의 명칭 "아날로그 오디오 신호들의 디지털 데이터 스트림으로의 변환을 위한 장치(Apparatus for the Conversion of Analog Audio Signals to a Digital Data Stream)"("Knoth patent"), 및 Gong 등의 미국 특허 제 6,271,780 호의 발명의 명칭 "에러 정정을 갖는 이득 범위 조정 아날로그 디지털 변환기(Gain Ranging Analog-to-Digital Converter with Error Correction)"("Gong 특허")에 개시된다. 다중 경로 회로들의 사용은 하나의 경로가 작은 진폭 신호들(예를 들면, 저잡음 신호들을 처리하기 위해)을 처리하기 위해 최적화될 수 있고 동시에 ADC 및 AFE의 다른 세트를 갖는 다른 회로 경로가 큰 진폭 신호들(예를 들면, 더 높은 동적 범위에 대해 허용)에 최적화되기 때문에 잡음을 감소시킬 수 있다.
다중 경로 ADCs/AFEs의 일 예시 애플리케이션은 오디오 믹싱 보드 또는 디지털 마이크로폰 시스템과 같은 오디오 시스템 애플리케이션을 위한 회로에서 이들의 사용이다. 이러한 예시적인 애플리케이션은 Jahne 특허에 개시된다. 각각의 다수의 회로 경로들에서 사용되는 다중 경로 ADCs/AFEs을 갖는 회로를 설계할 때, 더 큰 신호 스윙을 허용하는 것(예를 들면, 더 큰 스케일 진폭들 사이에서 신호의 스윙을 허용)과 저잡음 사이에 트레이드오프가 존재할 수 있다. 또한, 다중 경로 ADCs/AFEs는 주어진 입력 전력에 대해 더 높은 동적 범위, 및 종래 수단에 의해 가능할 수 있는 것보다 낮은 전체 영역을 높은 동적 범위 신호 디지털화에 제공할 수 있다. 즉, 각각의 경로에 제공되는 각 신호 형태(예를 들면, 크고 작은 신호들)에 대한 개별적인 최적화를 허용함으로써, 다중 경로 ADCs/AFEs는 전체 회로가 전력 소비를 줄이고, 면적을 덜 소비하고, 다른 이러한 설계 비용들을 절약할 수 있게 한다.
본 발명의 목적은 입력 신호 충실도 및 출력 요건들에 기초한 다중 경로 지정을 제공하는 것이다.
본 개시의 교시들에 따라, 다중 AFE/ADC 경로의 구현과 연관된 특정 단점들 및 문제점들이 감소되거나 제거될 수 있다.
본 개시의 실시예들에 따라, 처리 시스템은 복수의 처리 경로들 및 제어기를 포함할 수 있다. 복수의 처리 경로들은 제 1 아날로그 이득을 갖고 아날로그 입력 신호에 기초하여 제 1 디지털 신호를 생성하도록 구성된 제 1 처리 경로, 및 각각의 제 2 아날로그 이득을 각각 가지고, 제 1 처리 경로보다 작은 전력량을 소비하도록 각각 구성되고, 아날로그 입력 신호에 기초하여 각각의 디지털 신호를 생성하도록 각각 구성되는, 하나 이상의 다른 처리 경로들로서, 하나 이상의 다른 처리 경로 중 하나는 아날로그 입력 신호의 충실도 특성들 또는 제 1 디지털 신호 및 각각의 디지털 신호들 중 적어도 하나로부터 생성된 디지털 출력 신호의 후속 처리 요건들에 기초한 잡음 플로어를 가지는, 상기 하나 이상의 다른 처리 경로들을 포함할 수 있다. 제어기는 아날로그 입력 신호의 크기에 기초하여 처리 시스템의 디지털 출력 신호로서 제 1 디지털 신호 및 각각의 디지털 신호들 중 하나를 선택하도록 구성될 수 있다.
본 개시의 이들 및 다른 실시예에 따라, 처리 시스템은 복수의 처리 경로들 및 제어기를 포함할 수 있다. 복수의 처리 경로들은 제 1 아날로그 이득을 가지고 아날로그 입력 신호에 기초하여 제 1 디지털 신호를 생성하도록 구성된 제 1 처리 경로, 제 2 아날로그 이득을 가지고 아날로그 입력 신호에 기초하여 제 2 디지털 신호를 생성하도록 구성된 제 2 처리 경로, 및 제 3 아날로그 이득을 가지고, 제 1 처리 경로 및 제 2 처리 경로보다 적은 전력량을 소비하도록 구성되고, 아날로그 입력 신호에 기초하여 제 3 디지털 신호를 생성하도록 구성된 제 3 처리 경로를 포함할 수 있고, 제 3 처리 경로는 아날로그 입력 신호의 충실도 특성들 또는 제 1 디지털 신호, 제 2 디지털 신호, 및 제 3 디지털 신호 중 적어도 하나로부터 생성된 디지털 출력 신호의 후속 처리 요건들에 기초한 잡음 플로어를 가진다. 제어기는 아날로그 입력 신호의 크기에 기초하여 처리 시스템의 디지털 출력 신호로서 제 1 디지털 신호, 제 2 디지털 신호, 및 제 3 디지털 신호 중 하나를 선택하도록 구성될 수 있다.
본 개시의 이들 및 다른 실시예들에 따라, 방법은 아날로그 입력 신호에 기초하여 제 1 디지털 신호를 생성하기 위해 제 1 아날로그 이득을 갖는 제 1 처리 경로로 아날로그 입력 신호를 처리하는 단계, 각각의 제 2 아날로그 이득을 각각 가지고, 제 1 처리 경로보다 작은 전력량을 소비하도록 각각 구성되고, 아날로그 입력 신호에 기초하여 각각의 디지털 신호를 생성하도록 각각 구성되는, 하나 이상의 다른 처리 경로들로 아날로그 입력 신호를 처리하는 단계로서, 하나 이상의 다른 처리 경로들 중 하나는 아날로그 입력 신호의 충실도 특성들 또는 제 1 디지털 신호 및 각각의 디지털 신호들 중 적어도 하나로부터 생성된 디지털 출력 신호의 후속 처리 요건들에 기초한 잡음 플로어를 가지는, 상기 하나 이상의 다른 처리 경로들로 아날로그 입력 신호를 처리하는 단계, 및 아날로그 입력 신호의 크기에 기초하여 처리 시스템의 디지털 출력 신호로서 제 1 디지털 신호 및 각각의 디지털 신호들 중 적어도 하나를 선택하는 단계를 포함할 수 있다.
본 개시의 이들 및 다른 실시예들에 따라, 방법은 아날로그 입력 신호에 기초하여 제 1 디지털 신호를 생성하기 위해 제 1 아날로그 이득을 갖는 제 1 처리 경로로 아날로그 입력 신호를 처리하는 단계, 아날로그 입력 신호에 기초하여 제 2 디지털 신호를 생성하기 위해 제 2 아날로그 이득을 갖는 제 2 처리 경로로 아날로그 입력 신호를 처리하는 단계, 제 3 아날로그 이득을 가지고, 제 1 처리 경로 및 제 2 처리 경로보다 적은 전력량을 소비하도록 구성되고, 아날로그 입력 신호에 기초하여 제 3 디지털 신호를 생성하도록 구성된, 제 3 처리 경로로 아날로그 입력 신호를 처리하는 단계로서, 제 3 처리 경로는 아날로그 입력 신호의 충실도 특성들 또는 제 1 디지털 신호, 제 2 디지털 신호, 및 제 3 디지털 신호 중 적어도 하나로부터 생성된 디지털 출력 신호의 후속 처리 요건들에 기초한 잡음 플로어를 가지는, 상기 제 3 처리 경로로 아날로그 입력 신호를 처리하는 단계, 및 아날로그 입력 신호의 크기에 기초하여 처리 시스템의 디지털 출력 신호로서 제 1 디지털 신호, 제 2 디지털 신호, 및 제 3 디지털 신호 중 하나를 선택하는 단계를 포함할 수 있다.
본 개시의 기술적 이점들은 본 명세서에 포함된 도면들, 상세한 설명, 및 청구항들로부터 당업자에게 쉽게 명백할 수 있다. 실시예들의 목적들 및 이점들은 적어도 청구항에서 특히 지적된 요소들, 특징들, 및 조합들에 의해 실현 및 달성될 것이다.
전술한 일반적인 설명 및 상세한 설명은 모두 설명적인 예들이고, 본 개시에 기재된 청구항들을 제한하지 않는다는 것이 이해될 것이다.
본 발명의 실시예들 및 그의 이점들에 대한 더 완전한 이해는 첨부된 도면들과 관련하여 취해진 다음의 설명을 참조함으로써 얻어질 수 있고, 동일한 도면 번호들은 동일한 특징들을 나타낸다.
도 1은 본 개시의 실시예들에 따른 일 예시적인 신호 처리 시스템의 선택된 구성요소들의 블록도.
도 2는 본 개시의 실시예들에 따른, 디지털 신호를 생성하기 위해 아날로그 신호를 처리하기 위한 집적 회로의 선택된 구성요소들의 블록도.
도 3은 본 개시의 실시예들에 따른, 아날로그 프론트 엔드들 및 아날로그 디지털 변환기들의 예시적인 실시예들의 선택된 구성요소들을 도시하는 도 2의 집적 회로의 선택된 구성요소들의 블록도.
도 4는 본 개시의 실시예들에 따른, 디지털 신호를 생성하기 위해 아날로그 신호를 처리하기 위한 다른 집적 회로의 선택된 구성요소들의 블록도.
도 1은 본 개시의 실시예들에 따른 일 예시적인 신호 처리 시스템(100)의 선택된 구성요소들의 블록도를 도시한다. 도 1에 도시된 바와 같이, 신호 처리 시스템(100)은 아날로그 신호 소스(101), 집적 회로(IC; 105), 및 디지털 프로세서(109)를 포함할 수 있다. 아날로그 신호 소스(101)는 아날로그 전기 신호, 예를 들면, 아날로그 입력 신호(ANALOG_IN)를 생성하도록 구성된 임의의 시스템, 디바이스, 또는 장치를 포함할 수 있다. 예를 들면, 신호 처리 시스템(100)이 처리 시스템인 실시예들에서, 아날로그 신호 소스(101)는 마이크로폰 변환기를 포함할 수 있다.
집적 회로(105)는 버스를 통한 디지털 프로세서(109)로의 송신을 위해 디지털 출력 신호(DIGITAL_OUT) 및 상태 디지털 출력 신호(DIGITAL_OUT)를 생성하기 위해 아날로그 입력 신호(ANALOG_IN)를 처리하도록 구성된 임의의 적절한 시스템, 디바이스, 또는 장치를 포함할 수 있다. 일단 디지털 출력 신호(DIGITAL_OUT)로 변환되면, 신호는 동일한 거리에 걸친 아날로그 송신과 비교할 때 잡음에 영향을 받지 않고 상당히 더 먼 거리에 걸쳐 송신될 수 있다. 일부 실시예들에서, 집적 회로(105)는 아날로그 입력 신호(ANALOG_IN)를 운반하는 아날로그 출력 라인상에 픽업될 수 있는 잡음량을 최소화하기 위해 아날로그 신호 소스(101)와 집적 회로(105) 사이의 아날로그 라인의 길이가 상대적으로 짧은 것을 보장하기 위해 아날로그 신호 소스(101)에 근접하여 배치될 수 있다. 예를 들면, 일부 실시예들에서, 아날로그 신호 소스(101) 및 집적 회로(105)는 동일한 기판상에 형성될 수 있다. 다른 실시예들에서, 아날로그 신호 소스(101) 및 집적 회로(105)는 동일한 집적 회로 패키지 내에 패키징된 상이한 기판들상에 형성될 수 있다.
디지털 프로세서(109)는 디지털 시스템에서의 사용을 위해 디지털 출력 신호(DIGITAL_OUT)를 처리하도록 구성된 임의의 적절한 시스템, 디바이스, 또는 장치를 포함할 수 있다. 예를 들면, 디지털 프로세서(109)는 마이크로프로세서, 마이크로컨트롤러, 디지털 신호 프로세서(DSP), 주문형 집적 회로(ASIC), 또는 프로그램 명령들을 해석 및/또는 실행 및/또는 디지털 출력 신호(DIGITAL_OUT)와 같은 데이터를 처리하도록 구성된 임의의 다른 디바이스를 포함할 수 있다.
신호 처리 시스템(100)은 디지털 신호를 생성하기 위해 아날로그 신호를 처리하는 것이 요구되는 임의의 애플리케이션에 사용될 수 있다. 따라서, 일부 실시예들에서, 신호 처리 시스템(100)은 아날로그 신호들(예를 들면, 마이크로폰으로부터)을 마이크로폰에 입사하는 사운드를 나타내는 디지털 신호들로 변환하는 오디오 디바이스에 통합될 수 있다. 다른 예로서, 신호 처리 시스템(100)은 무선 주파수 아날로그 신호들을 디지털 신호들로 변환하기 위해 무선 주파수 디바이스(예를 들면, 이동 전화)에 통합될 수 있다.
도 2는 본 개시의 실시예들에 따른 집적 회로(105)의 선택된 구성요소들의 블록도를 도시한다. 도 2에 도시된 바와 같이, 집적 회로(105)는 둘 이상의 처리 경로들(201a, 201b)(개별적으로 처리 경로(201)로서 및 집합적으로 처리 경로들(201)로서 본 명세서에서 칭해질 수 있는)을 포함할 수 있고, 각각의 처리 경로(201)는 각각의 AFE(203)(예를 들면, AFE(203a), AFE(203b)) 및 각각의 ADC(예를 들면, ADC(215a), ADC(215b))를 포함한다. AFE(203)는 단일 종단 신호, 차동 신호, 또는 임의의 다른 적절한 아날로그 신호 포맷의 수신을 허용할 수 있는 하나 이상의 입력 라인들을 통해 아날로그 입력 신호(ANALOG_IN)를 수신할 수 있고 ADC(215)에 의한 처리를 위한 아날로그 입력 신호(ANALOG_IN)를 조정하도록 구성된 임의의 적절한 시스템, 디바이스, 또는 장치를 포함할 수 있다. AFE들(203a 및 203b)의 예시적인 실시예들에 대한 선택된 구성요소들은 도 3과 관련하여 이하에서 더 상세히 논의된다. 각각의 AFE(203)의 출력은 하나 이상의 출력 라인들상에 각각의 ADC(215)에 전달될 수 있다.
ADC(215)는 그의 입력에서 수신된 아날로그 신호를 아날로그 입력 신호(ANALOG_IN)를 나타내는 디지털 신호로 변환하도록 구성된 임의의 적절한 시스템, 디바이스, 또는 장치를 포함할 수 있다. ADC(215) 자체는 ADC(215)의 기능을 수행하기 위한 하나 이상의 구성요소들(예를 들면, 델타-시그마 변조기, 데시메이터(decimator) 등)을 포함할 수 있다. ADC들(215a 및 215b)의 예시적인 실시예들에 대한 선택된 구성요소들은 도 3에 관하여 이하에 더 상세히 논의된다.
멀티플렉서(227)는 각각의 처리 경로들(201)로부터 각각의 디지털 신호를 수신할 수 있고, 제어기(220)에 의해 생성되고 제어기(220)로부터 전달된 제어 신호에 기초하여 디지털 신호들 중 하나를 디지털 출력 신호(DIGITAL_OUT)로서 선택할 수 있다.
구동기(219)는 ADC(215)에 의해 출력된 디지털 신호(DIGITAL_OUT)를 수신할 수 있고, 버스를 통한 디지털 오디오 프로세서(109)로의 송신을 위한 디지털 출력 신호(DIGITAL_OUT)를 생성하는 프로세스에서, 그러한 디지털 신호를 조정하도록 구성된 임의의 적절한 시스템, 디바이스, 또는 장치를 포함할 수 있다(예를 들면, AES/EBU(Audio Engineering Society/European Broadcasting Union), 소니/필립스 디지털 인터페이스 포맷으로의 인코딩). 도 2에서, 디지털 출력 신호(DIGITAL_OUT)를 수신하는 버스는 단일 종단형으로 도시된다. 일부 실시예들에서, 구동기(219)는 차동 디지털 출력 신호(107)를 생성할 수 있다.
제어기(220)는 디지털 출력 신호(DIGITAL_OUT)로서 다양한 처리 경로들(201)에 의해 출력된 디지털 신호들 중 하나를 선택하기 위한 임의의 적절한 시스템, 디바이스, 또는 장치를 포함할 수 있다. 일부 실시예들에서, 제어기(220)는 아날로그 입력 신호(ANALOG_IN) 또는 그로부터 유도된 신호의 크기, 아날로그 입력 신호(ANALOG_IN)의 충실도 특성들, 및/또는 디지털 출력 신호(DIGITAL_OUT)의 후속 처리 요건들에 기초하여 그러한 선택을 할 수 있다. 예를 들면, 제어기(220)는 아날로그 입력 신호(ANALOG_IN)의 유도된 신호(예를 들면, 도 3에 더 상세히 도시된 바와 같이, 델타-시그마 변조기(308a)의 변조기(316a)의 출력)가 특정 처리 경로(예를 들면, 처리 경로(201a))가 선택되는 경우 디지털 출력 신호(DIGITAL_OUT)의 다른 왜곡 또는 클리핑을 일으킬 가능성이 있는지의 여부를 결정할 수 있는 과부하 검출기(221)를 포함할 수 있다. 특정 처리 경로(예를 들면, 처리 경로(201a))가 선택된 경우 디지털 출력 신호(DIGITAL_OUT)의 다른 왜곡 또는 클리핑이 발생할 가능성이 있는 경우, 제어기(220)의 상태 기계(225)는 다른 처리 경로(예를 들면, 처리 경로(201b))가 선택되도록 제어 신호를 생성한다. 더 예시하기 위해, 일부 실시예들에서, 처리 경로(201a)는 아날로그 입력 신호(ANALOG_IN)의 낮은 진폭에 적응된 경로일 수 있고 따라서 높은 신호 이득을 가질 수 있는 반면, 처리 경로(201b)는 아날로그 입력 신호(ANALOG_IN)의 더 높은 진폭들에 적응된 경로일 수 있고 따라서 더 낮은 신호 이득을 가질 수 있다. 따라서, 아날로그 입력 신호(ANALOG_IN) 또는 그의 유도된 신호가 처리 경로(201a)가 선택되는 경우 디지털 출력 신호(DIGITAL_OUT)가 클리핑 또는 다른 왜곡을 경험할 수 있는 조건을 나타내는 임계값보다 큰 경우, 과부하 검출기(221)는 이러한 조건을 검출하고, 상태 기계(225)가 처리 경로(201b)에 의해 생성된 디지털 신호를 디지털 출력 신호(DIGITAL_OUT)로서 선택하기 위한 제어 신호를 생성하게 한다.
다른 예로서, 제어기(220)는 아날로그 입력 신호(ANALOG_IN) 또는 그의 유도된 신호(예컨대, ADC(215b) 내에서 생성된 신호)의 진폭을 검출할 수 있고 이러한 진폭을 나타내는 신호를 상태 기계(225)에 전달할 수 있는 레벨 검출기(223)를 포함할 수 있다. 레벨 검출기(223)로부터 수신된 신호에 응답하여, 상태 기계(225)는 멀티플렉서(227)에 전달된 제어 신호를 생성할 수 있다. 예시를 위하여, 아날로그 입력 신호(ANALOG_IN)가 상대적으로 높은 진폭으로부터 더 낮은 진폭으로 감소하기 때문에, 이는 임계 진폭 레벨을 횡단할 수 있어서, 제어기(220)는 처리 경로(201b)(아날로그 입력 신호(ANALOG_IN)의 더 높은 진폭들에 대해 적응될 수 있음)에 의해 생성된 디지털 신호로부터 처리 경로(201a)에 의해 생성된 디지털 신호(아날로그 입력 신호(ANALOG_IN)의 더 낮은 진폭들에 대해 적응될 수 있는)로 디지털 출력 신호(DIGITAL_OUT)의 선택을 변경할 수 있다. 일부 실시예들에서, 제어기(220)가 처리 경로(201b)에 의해 생성된 디지털 신호로부터 처리 경로(201a)에 의해 생성된 디지털 신호로 디지털 출력 신호(DIGITAL_OUT)의 선택을 변경시킬 수 있는 임계 진폭 레벨은, 멀티플렉서(227)가 경로들 사이에서 반복적으로 스위칭하지 않도록 히스테리시스를 제공하기 위해, 제어기(220)가 처리 경로(201a)에 의해 생성된 디지털 신호로부터 처리 경로(201b)에 의해 생성된 디지털 신호로 디지털 출력 신호(DIGITAL_OUT)의 선택을 변경할 수 있는 다른 임계 진폭 레벨보다 낮을 수 있다.
또 다른 예로서, 제어기(220)는 아날로그 입력 신호(ANALOG_IN)의 충실도 특성들을 결정하기 위해 아날로그 입력 신호(ANALOG_IN)로부터 유도된 디지털 신호를 분석하거나 그와 다르게 처리할 수 있는 입력 신호 분석 블록(228)을 포함할 수 있고 및/또는 디지털 출력 신호(DIGITAL_OUT)의 후속 처리 요건들을 수신하거나 그렇지 않으면 결정할 수 있는 다운스트림 처리 요건 블록(230)을 포함할 수 있다. 이러한 충실도 특성들의 예들은 아날로그 입력 신호(ANALOG_IN)의 음향 잡음 플로어, 아날로그 입력 신호(ANALOG_IN)의 음향 왜곡, 아날로그 입력 신호(ANALOG_IN)의 대역폭, 및 처리 경로들(201) 중 적어도 하나의 고유 잡음 플로어 중 하나 이상을 포함할 수 있다. 이러한 후속 처리 요건들의 예들은 디지털 출력 신호(DIGITAL_OUT)를 수신하는 다운스트림 프로세스의 대역폭, 디지털 출력 신호(DIGITAL_OUT)를 수신하는 다운스트림 프로세스의 비트 폭, 및 디지털 출력 신호(DIGITAL_OUT)를 수신하는 다운스트림 프로세스의 신호 대 잡음비 요건 중 하나 이상을 포함한다. 이러한 충실도 특성들 및/또는 다운스트림 처리 요건들에 기초하여, 제어기(220)는 처리 경로들(201)에서 더 높은 성능/더 높은 전력으로 아날로그 입력 신호(ANALOG_IN)를 처리하는 것이 더 낮은 전력 처리보다 중요한 이점이 되지 않을 수도 있다고 결정할 수 있다. 따라서, 이러한 경우들에서, 상태 기계(225)는 처리 경로(201b)의 전력 소비를 감소시키기 위해 처리 경로(201b)에 의해 생성된 디지털 신호를 디지털 출력 신호(DIGITAL_OUT)로서 선택하고 처리 경로(201b)의 구성요소들로 하나 이상의 전력 제어 신호들을 출력할 수 있다. 임의의 적절한 방식은 바이어스 전압들 또는 전류들의 감소, 신호 입력 임피던스들의 변경, 구성요소 대역폭들의 변경, 증폭기들의 일부들의 선택적 전력 공급, 및/또는 임의의 다른 적절한 아날로그 전력 절약 기술을 제한 없이 포함하여, 처리 경로(201b)의 전력 소비를 감소시키기 위해 사용될 수 있다. 처리 경로(201b)의 전력 소비를 제어함으로써, 처리 경로(201b)는 아날로그 입력 신호(ANALOG_IN)의 충실도 특성들 또는 디지털 출력 신호(DIGITAL_OUT)의 후속 처리 요건들에 기초한 잡음 플로어를 가질 수 있다. 일부 실시예들에서, 이러한 하나 이상의 전력 제어 신호들은 처리 경로(201a)를 파워 다운하여 전력을 추가로 감소시킬 수 있고, 처리 경로(201a)는 처리 경로(201a)에 의해 생성된 디지털 신호를 디지털 출력 신호(DIGITAL_OUT)로서 제어기(220)가 선택하는 것에 응답하여 파워 업될 수 있다.
도 3은 본 개시의 실시예들에 따라, AFE들(203) 및 ADC들(215)의 예시적인 실시예들의 선택된 구성요소들을 도시하는 집적 회로(105)의 선택된 구성요소들의 블록도를 도시한다. 도 3에 도시된 바와 같이, 처리 경로(201a)의 아날로그 프론트 엔드(203a)는 고이득 증폭기들에 대해 종종 특별히 다루기 힘든 직류 오프셋들 또는 바이어스들을 제거하기 위해 아날로그 입력 신호(ANALOG_IN)를 고역 통과 필터링하고 이러한 필터링된 신호를 비반전 증폭기(304)로 출력하도록 구성된 고역 통과 필터(302)를 포함할 수 있다. 비반전 증폭기(304)는 비반전 이득만큼 아날로그 입력 신호(ANALOG_IN)를 증폭시키고 이러한 증폭된 아날로그 신호를 ADC(215a)로 전달할 수 있다. 일부 실시예들에서, 고역 통과 필터(302)는 AFE(203a), AFE(203b), ADC(215a), 및 ADC(215b) 중 하나 이상과 동일한 집적 회로상에 형성될 수 있다. 처리 경로(201a)에는 고역 통과 필터(302)가 존재하지만 처리 경로(201b)에는 존재하지 않기 때문에, 처리 경로들(201)은 각각 아날로그 입력 신호(ANALOG_IN)에 대해 상이한 주파수 응답을 가질 수 있다.
또한, 도 3에 도시된 바와 같이, 처리 경로(201b)의 아날로그 프론트 엔드(203b)는 인버팅 이득에 의해 아날로그 입력 신호(ANALOG_IN)를 증폭시킬 수 있고 이러한 증폭된 아날로그 신호를 ADC(215b)에 전달할 수 있는 반전 증폭기(306)를 포함할 수 있다. 일부 실시예들에서, 반전 증폭기(306)는 아날로그 입력 신호(ANALOG_IN)에 1보다 작은 배수 이득을 적용하도록 구성될 수 있다. 더 높은 진폭 신호들을 감쇠시킴으로써, 일반적으로 저잡음 시스템에서 신호 손실을 피해야 한다는 일반적으로 나타내는 일반 통념에도 불구하고, 아날로그 입력 신호(ANALOG_IN)에 대한 더 큰 동적 범위가 달성될 수 있다. 이들 및 다른 실시예들에서, 도 3에 도시되지는 않았지만, 반전 증폭기(306)는 필터링되지 않은 아날로그 입력 신호(ANALOG_IN) 대신 고역 통과 필터(302)의 출력을 수신할 수 있다.
AFE들(203a 및 203b)이 비반전 이득 및 반전 이득을 각각 갖는 것이 상기에 설명되었지만, 각각의 처리 경로들(201)은 거의 동일한 누적 이득을 가질 수 있다. 당업자는 ADC(215a) 또는 ADC(215b) 중 하나에서 음의 부호를 갖는 디지털 이득을 단순히 적용하는 것은 AFE(203)의 이득들의 반대 극성들을 무효화할 것임을 이해할 수 있다.
도 3에 도시된 바와 같이, 각각의 ADC(215)는 각각의 델타-시그마 변조기(308)(예를 들면, 델타-시그마 변조기들(308a, 308b)), 각각의 디지털 이득 소자(310)(예를 들면, 디지털 이득 소자들(310a, 310b)), 및 각각의 고역 통과 필터들(312)(예를 들면, 고역 통과 필터들(312a, 312b))을 포함할 수 있다. 각각의 델타-시그마 변조기(308)는 아날로그 신호를 대응하는 디지털 신호로 변조하도록 구성될 수 있다. 본 기술 분야에 공지된 바와 같이, 각각의 델타-시그마 변조기(308)는 각각의 변조기(316)(예를 들면, 변조기들(316a, 316b)) 및 데시메이터(318)(예를 들면, 데시메이터들(318a, 318b))를 포함할 수 있다. 각각의 디지털 이득 소자(310)는 그것의 연관된 델타-시그마 변조기(308)에 의해 생성된 디지털 신호에 이득을 적용할 수 있다. 각각의 고역 통과 필터(312)는 디지털 신호에 존재하는 임의의 직류 오프셋들을 필터링하기 위하여 그의 연관된 디지털 이득 소자에 의해 생성된 디지털 신호를 고역 통과 필터링할 수 있다. 고역 통과 필터(312b)는 AFE(203a)에 존재하는 고역 통과 필터(302)를 또한 보상할 수 있다.
또한, ADC(215a)는 처리 경로(201a)와 처리 경로(201b) 사이의 임의의 신호 레이턴시들을 매칭시키기 위해 레이턴시 정합 소자(314)를 포함할 수 있고, ADC(215b)는 처리 경로(201a)와 처리 경로(201b) 사이의 임의의 위상 오프셋을 처리하기 위해 위상 정합 소자(317)를 포함할 수 있다. 예를 들면, 위상 정합 소자(317)는 처리 경로(201a) 및 처리 경로(201b) 중 적어도 하나의 지연을 변화시킴으로써 처리 경로들(201a, 201b) 사이의 임의의 위상 부정합을 동적으로 보상할 수 있다. 일부 실시예들에서, 위상 정합 소자(317)는 고역 통과 필터를 포함할 수 있다.
일부 실시예들에서, 비반전 증폭기(304)의 이득의 크기는 반전 증폭기(306)의 이득의 크기보다 상당히 더 클 수 있다(예를 들면, 제조 허용 오차들보다 상당히 더 큰, 하나 이상의 차수들의 크기). 또한, 이들 및 다른 실시예들에서, 디지털 이득 소자(310b)의 크기는 디지털 이득 소자(310a)의 이득의 크기보다 상당히 더 클 수 있다(예를 들면, 제조 허용 오차보다 상당히 더 큰, 하나 이상의 차수들의 크기). 결과적으로, 이러한 실시예들에서, 반전 증폭기(306)의 이득 크기와 디지털 이득 소자(310b)의 이득 크기의 곱과 동일한 제 1 경로 이득은 비반전 증폭기(304)의 이득 크기와 디지털 이득 소자(310a)의 이득의 곱과 동일한 제 2 경로 이득(예를 들면, 제조 허용 오차들 내)와 실질적으로 동일할 수 있다. 특정 예로서, 일부 실시예들에서, 반전 증폭기(306)의 반전 이득은 약 -6 데시벨일 수 있고, 비반전 증폭기(304)의 비반전 이득은 약 20 데시벨일 수 있고, 디지털 이득 소자(310a)의 이득은 약 -26 데시벨일 수 있고, 디지털 이득 소자(310b)의 이득은 약 0 데시벨일 수 있다.
따라서, 각각의 처리 경로(201)는 아날로그 입력 신호(ANALOG_IN)의 특정 진폭을 처리하도록 적응될 수 있다. 예를 들면, 비반전 증폭기(304)가 실질적으로 무한 입력 저항을 가질 수 있고, 반전 증폭기(306)와 비교하여 상대적으로 낮은 레벨의 입력-관련 잡음을 가질 수 있고, 그의 더 큰 이득이 더 작은 신호들의 효과적인 처리를 가능하게 할 수 있지만, AFE(203a)의 특성들은 더 높은 진폭들을 처리할 수 없을 수 있기 때문에, AFE(203a)는 더 낮은 신호 진폭들을 처리하기에 적합할 수 있다. 비반전 증폭기(304)의 높은 입력 저항은 (고역 통과 필터들을 구현하기 위한 종래의 방식들에 비해) 고역 통과 필터(302)에 대한 더 작은 커패시터 영역의 사용을 가능하게 할 수 있고, 따라서 비반전 증폭기(304), 반전 증폭기(306), ADC(215a), 및/또는 ADC(215b)와 동일한 집적 회로로 고역 통과 필터(302)의 회로의 통합을 허용할 수 있다. 또한, 단일 집적 회로에 회로를 집적하는 능력은 제어기(220)에 의한 처리 경로들(201) 사이의 스위칭을 위한 자극들의 중앙화된 제어를 가능하게 할 수 있고, 처리 경로들(201) 사이의 실제 스위칭 및 전환의 더 직접적인 타이밍 제어를 허용할 수 있다. 예를 들면, 회로가 단일 집적 회로로 집적되기 때문에, 레벨 검출기(223)는 ADC(215b)의 출력을 수신하기보다는 입력 신호로서 델타-시그마 변조기(308b)의 출력을 수신할 수 있다.
다른 한편으로, AFE(203b)는 더 높은 신호 진폭들을 처리하는데 적합할 수 있는데, 그의 더 낮은 이득이 신호 클리핑의 가능성을 감소시킬 것이기 때문이고, 종래의 방식들에 비해 아날로그 입력 신호(ANALOG_IN)에 대해 더 큰 동적 범위를 제공할 수 있다.
제 1 경로 이득 및 제 2 경로 이득을 일치시키기 위한 설계자의 최선의 노력에도 불구하고, 프로세스 변화들, 온도 변화들, 제조 허용 오차들, 및/또는 다른 변화들은 동일하지 않은 제 1 경로 이득 및 제 2 경로 이득을 초래할 수 있다. 이러한 경로 이득들이 동일하지 않을 때 경로들간의 스위칭이 발생하면, 2개의 이득 레벨들 사이에 디지털 출력 신호의 크기에서 순간적이고 불연속적인 변화로 인해 신호 아티팩트들이 발생할 수 있다. 예를 들면, 오디오 신호들에서, 이러한 아티팩트들은 오디오 신호들로부터 생성된 음향 사운드들에서 사람이 인지할 수 있는 "팝들(pops)" 또는 "클릭들"을 포함할 수 있다.
일부 실시예들에서, ADC(215a)의 디지털 출력 신호와 ADC(215b)의 디지털 출력 신호 사이에서 선택을 스위칭할 때 이러한 아티팩트의 발생을 감소 또는 제거하기 위해 또는 그 반대를 위해, 제어기(220)는 제 1 경로 이득 및 제 2 경로 이득의 차이들을 보상하기 위해 처리 경로들(201) 중 하나 또는 둘 모두로의 추가 이득을 프로그램할 수 있다. 이러한 추가 이득 팩터는 제 1 경로 이득 및 제 2 경로 이득을 동일하게 할 수 있다. 예를 들면, 제어기(220)는 처리 경로(201a)의 제 1 경로 이득과 처리 경로(201b)의 제 2 경로 이득 사이의 차이의 크기(예를 들면, 의도적 차이 또는 비의도적 부정합)를 나타내는 스케일 팩터를 결정할 수 있다. 제어기는 각 처리 경로의 디지털 출력 신호들을 아날로그 입력 신호(ANALOG_IN) 또는 그의 유도 신호와 비교함으로써 제 1 경로 이득 및 제 2 경로 이득을 결정할 수 있다. 이러한 디지털 출력 신호들이 고역 통과 필터(예를 들면, 고역 통과 필터들(312))에 의해 필터링된 경우, 신호들간의 직류 오프셋은 효과적으로 필터링될 수 있고, 이는 상대적인 경로 이득들을 정확하게 계산하는 데 필요할 수 있다. 제어기(220)는 제 1 경로 이득과 제 2 경로 이득의 평균 제곱근 평균 및 제 1 경로 이득과 제 2 경로 이득 간의 최소 평균 제곱 추정치 중 하나를 계산함으로써 스케일 팩터를 결정할 수 있다. ADC(215a)에 의해 생성된 제 1 디지털 신호와 ADC(215b)에 의해 생성된 제 2 디지털 신호 사이에서 선택을 스위칭하기 전에(또는 그 반대로), 제어기(220)는 스케일 팩터에 의해 표시된 이득 차이에 대해 보상하기 위해 처리 경로들(201) 중 하나에 추가 이득을 프로그램할 수 있다. 예를 들면, 제어기(220)는 적절한 경우 이득 팩터의 역수(예를 들면, 1/이득 팩터) 또는 스케일 팩터와 동일한 이득을 적용함으로써 제 1 경로 이득 및 제 2 경로 이득 중 하나 또는 둘 모두를 교정할 수 있다. 이러한 스케일링은 디지털 이득들(310) 중 하나 또는 둘 모두를 수정함으로써 수행될 수 있다. 일부 실시예들에서, 제어기(220)는 디지털 출력 신호(DIGITAL_OUT)로서 선택되지 않은 디지털 신호의 처리 경로(201)에 추가 이득을 적용할 수 있다. 예를 들면, 제어기(220)는 ADC(215b)의 디지털 신호가 디지털 출력 신호(DIGITAL_OUT)로서 선택될 때 처리 경로(201a)에 추가 이득을 적용할 수 있고, ADC(215a)의 디지털 신호가 디지털 출력 신호(DIGITAL_OUT)로서 선택될 때 처리 경로(201b)에 추가 이득을 적용할 수 있다.
일부 실시예들에서, 처리 경로(201)의 경로 이득에 일단 적용되면, 추가 이득은 추가 이득을 제한하고 추가 이득의 계산에서 임의의 누적된 (예를 들면, ADC(215)의 디지털 신호들 사이의 다수의 스위칭 이벤트들을 통해) 바이어스에 대해 보상하기 위해 일정 시간 기간에 걸쳐 1의 팩터에 근접하거나 "누설"하도록 허용될 수 있다. 추가 이득이 1로 누설되도록 허용하기 위해 이러한 단계를 착수하지 않고, 경로들간의 다수의 스위칭 이벤트들은, 1과 상이한 경우, 이러한 추가 이득이 다수의 경로들의 출력들에 영향을 미치고 따라서 스케일링 팩터의 계산에 영향을 미치기 때문에, 이득 팩터를 무제한 방식으로 증가 또는 감소시킬 수 있다.
일부 실시예들에서, ADC(215a)의 디지털 신호로부터 ADC(215b)의 디지털 신호(또는 그 반대)로의 디지털 출력 신호(DIGITAL_OUT)의 선택을 스위칭하는 것은 실질적으로 즉시 발생할 수 있다. 그러나, 일부 실시예들에서, ADC(215a)의 디지털 신호로부터 ADC(215b)의 디지털 신호(또는 그 반대)로 디지털 출력 신호(DIGITAL_OUT)의 선택을 스위칭할 때, 아티팩트가 발생하는 것을 감소시키거나 없애기 위해, 제어기(220) 및 멀티플렉서(227)는 디지털 출력 신호(DIGITAL_OUT)를 제 1 디지털 신호로부터 제 2 디지털 신호로 연속적으로 또는 단계적으로 천이하도록 구성되어, 이러한 천이 동안, 디지털 출력 신호(DIGITAL_OUT)는 제 1 디지털 신호 및 제 2 디지털 신호의 가중 평균이고, 제 1 디지털 신호의 가중치에 대한 제 2 디지털 신호의 가중치는 천이 동안 증가한다. 예를 들면, 디지털 출력 신호(DIGITAL_OUT)로서 ADC(215a)의 디지털 신호와 ADC(215b)의 디지털 신호 사이에서 천이가 필요한 경우, 이러한 천이는 단계적일 수 있고, 각 단계에서, 제어기(220) 및/또는 멀티플렉서(227)는 ADC들(215)에 의해 출력된 디지털 신호들을 다음과 같이 가중시킨다:
1) ADC(215a)의 100% 디지털 신호 및 ADC(215b)의 0% 디지털 신호;
2) ADC(215a)의 80% 디지털 신호 및 ADC(215b)의 20% 디지털 신호;
3) ADC(215a)의 60% 디지털 신호 및 ADC(215b)의 40% 디지털 신호;
4) ADC(215a)의 30% 디지털 신호 및 ADC(215b)의 70% 디지털 신호;
5) ADC(215a)의 10% 디지털 신호 및 ADC(215b)의 90% 디지털 신호; 및
6) ADC(215a)의 0% 디지털 신호 및 ADC(215b)의 100% 디지털 신호.
다른 예로서, 디지털 출력 신호(DIGITAL_OUT)로서 ADC(215b)의 디지털 신호와 ADC(215a)의 디지털 신호 사이에서 천이가 필요한 경우, 이러한 천이는 단계적일 수 있고, 각 단계에서, 제어기(220) 및/또는 멀티플렉서(227)는 ADC들(215)에 의해 출력된 디지털 신호들을 다음과 같이 가중시킨다:
1) ADC(215b)의 100% 디지털 신호 및 ADC(215a)의 0% 디지털 신호;
2) ADC(215b)의 70% 디지털 신호 및 ADC(215a)의 30% 디지털 신호;
3) ADC(215b)의 60% 디지털 신호 및 ADC(215a)의 40% 디지털 신호;
4) ADC(215b)의 20% 디지털 신호 및 ADC(215a)의 80% 디지털 신호;
5) ADC(215b)의 5% 디지털 신호 및 ADC(215a)의 95% 디지털 신호; 및
6) ADC(215b)의 0% 디지털 신호 및 ADC(215a)의 100% 디지털 신호.
일부 실시예들에서, ADC(215a)의 디지털 신호로부터 ADC(215b)의 디지털 신호(또는 그 반대)로 디지털 출력 신호(DIGITAL_OUT)의 (연속적으로 또는 단계적으로) 천이는 정의된 최대 지속 시간에 걸쳐 발생할 수 있다. 이들 및 다른 실시예들에서, ADC(215b)의 디지털 신호로부터 ADC(215a)의 디지털 신호로 디지털 출력 신호(DIGITAL_OUT)를 (연속적으로 또는 단계적으로) 천이시킬 때, 천이 속도는 아날로그 입력 신호(ANALOG_IN)의 크기(예를 들면, 천이 속도는 진폭이 낮을수록 빨라지고 진폭이 높을수록 느려질 수 있다)에 기초할 수 있다. 이러한 실시예들에서, 이러한 천이의 최소 속도는 천이가 정의된 최대 지속 시간에 걸쳐 발생하도록 제한될 수 있고, 최대 지속 시간은 아날로그 입력 신호의 크기와 관계없다.
도 4는 본 개시의 실시예들에 따라 디지털 신호를 생성하기 위해 아날로그 신호를 처리하기 위한 또 다른 집적 회로(105A)의 선택된 구성요소들의 블록도를 도시한다. 일부 실시예들에서, 도 1에 도시된 집적 회로(105)는 집적 회로(105A)를 사용하여 구현될 수 있다. 집적 회로(105A)는 많은 양태들에서 도 2에 도시된 집적 회로(105)와 유사할 수 있다. 따라서, 집적 회로(105A)와 집적 회로(105) 사이의 주요한 차이만이 이하에 논의된다. 도 4에 도시된 바와 같이, 집적 회로(105A)는 처리 경로들(201a, 201b)에 부가하여 제 3 처리 경로(201c)를 포함할 수 있다. 도 4에 도시된 바와 같이, 처리 경로(201c)는 AFE(203a) 또는 AFE(203b) 중 어느 하나와 유사한 AFE(203c), 및 ADC(215a) 또는 ADC(215b) 중 어느 하나와 유사한 ADC(215c)를 가질 수 있다. 처리 경로(201c)에서, AFC(203c)는 AFE(203a) 및 AFE(203b)의 각각의 아날로그 이득들 중 하나 또는 둘 모두보다 작은 아날로그 이득을 가질 수 있다. 또한, 처리 경로(201c) 및 그의 다양한 구성요소들은 처리 경로들(201a 및 201b)의 것보다 작은 전력량을 소비하도록 구성될 수 있다.
동작시에, 입력 신호 분석 블록(228)은 아날로그 입력 신호(ANALOG_IN)의 충실도 특성들을 결정하기 위해 아날로그 입력 신호(ANALOG_IN)로부터 도출된 디지털 신호를 분석하거나 그와 달리 처리할 수 있고 및/또는 다운스트림 처리 요건 블록(230)은 디지털 출력 신호(DIGITAL_OUT)의 후속 처리 요건들을 수신 또는 그와 다르게 결정할 수 있다. 이러한 충실도 특성들의 예들은 아날로그 입력 신호(ANALOG_IN)의 음향 잡음 플로어, 아날로그 입력 신호(ANALOG_IN)의 음향 왜곡, 아날로그 입력 신호(ANALOG_IN)의 대역폭, 및 처리 경로(201a) 및 처리 경로(201b) 중 적어도 하나의 고유 잡음 플로어 중 하나 이상을 포함할 수 있다. 이러한 후속 처리 요건들의 예들은 디지털 출력 신호(DIGITAL_OUT)를 수신하는 다운스트림 프로세스의 대역폭, 디지털 출력 신호(DIGITAL_OUT)를 수신하는 다운스트림 프로세스의 비트 폭, 및 디지털 출력 신호(DIGITAL_OUT)를 수신하는 다운스트림 프로세스의 신호 대 잡음비 요건 중 하나 이상을 포함한다. 이러한 충실도 특성들 및/또는 다운스트림 처리 요건들에 기초하여, 제어기(220)는 더 높은 성능/더 높은 전력 처리 경로들(201a 또는 201b)를 갖고 아날로그 입력 신호(ANALOG_IN)를 처리하는 것이 처리 경로(201c)의 더 낮은 전력 처리 비해 상당한 이점을 초래하지 않을 수 있다는 것을 결정할 수 있다. 따라서, 이러한 경우들에서, 상태 기계(225)는 처리 경로(201c)에 의해 생성된 디지털 신호를 디지털 출력 신호(DIGITAL_OUT)로서 선택할 수 있다. 또한, 상태 기계(225)는 이러한 경우들에서 처리 경로(201c)의 전력 소비를 제어하기 위해 처리 경로(201c)의 구성요소들에 하나 이상의 전력 제어 신호들을 출력할 수 있다. 바이어스 전압들 또는 전류들의 제어, 신호 입력 임피던스들의 제어, 구성요소 대역폭들의 제어, 증폭기들의 일부들의 선택적인 전력 공급, 및/또는 임의의 다른 적절한 아날로그 전력 제어 기술을 제한 없이 포함하여 처리 경로(201c)의 전력 소비를 제어하기 위해 임의의 적절한 방식이 사용될 수 있다. 처리 경로(201c)의 전력 소비를 제어함으로써, 처리 경로(201c)는 아날로그 입력 신호(ANALOG_IN)의 충실도 특성들 또는 디지털 출력 신호(DIGITAL_OUT)의 후속 처리 요건들에 기초한 잡음 플로어를 가질 수 있다. 일부 실시예들에서, 이러한 하나 이상의 전력 제어 신호들은 처리 경로(201a) 및/또는 처리 경로(201b)를 파워 다운하여 전력을 추가로 감소시킬 수 있고, 처리 경로(201a)는 제어기(220)가 처리 경로(201a)에 의해 생성된 디지털 신호를 디지털 출력 신호(DIGITAL_OUT)로서 선택하는 것에 응답하여 파워 업될 수 있고, 반면에 처리 경로(201b)는 제어기(220)가 처리 경로(201b)에 의해 생성된 디지털 신호를 디지털 출력 신호(DIGITAL_OUT)로서 선택하는 것에 응답하여 파워 업될 수 있다.
여기에 설명된 시스템들 및 방법들을 사용하여, 신호 처리 시스템의 전력 소비는 처리될 신호의 충실도 특성들 및/또는 처리된 신호에 대한 후속 처리 요건들에 기초하여 처리 시스템의 성능을 최적화함으로써 동적으로 최적화될 수 있다. 예를 들면, 더 낮은 전력, 더 낮은 성능 처리 경로는 더 낮은 전력 소비에 의해서 더 높은 잡음 플로어를 가질 수 있다. 그러나, 어떤 경우들에는, 더 높은 성능 처리 및 더 높은 성능 처리 경로의 더 낮은 고유 잡음이 신호 처리시 이점이 거의 없을 때, 이러한 더 나쁜 잡음 플로어(또는 신호 대 잡음비)는 처리될 신호의 충실도 특성들 및/또는 처리된 신호에 대한 후속 처리 요건들이 적절히 제공될 수 있다.
본 개시는 당업자가 이해할 수 있는 본 명세서의 예시적인 실시예들에 대한 모든 변경들, 대체들, 변형들, 대안들, 및 수정들을 포함한다. 유사하게, 적절한 경우, 첨부된 청구 범위는 당업자가 이해할 수 있는 본 명세서의 예시적인 실시예들에 대한 모든 변경들, 대체들, 변형들, 대안들 및 수정들을 포함한다. 한편, 특정 기능을 수행하도록 적응되거나, 배열되거나, 가능하거나, 구성되거나, 가능하게 하거나, 그렇게 동작할 수 있는 장치 또는 시스템 또는 장치 또는 시스템의 구성요소에 대한 첨부된 청구항들에서의 참조는 장치, 시스템, 또는 구성 요소가 그렇게 적응되거나, 배열되거나, 가능하거나, 구성되거나, 가능하게 하거나, 동작할 수 있거나, 또는 동작하는 한, 그 또는 그의 특정 기능이 활성화되거나, 턴 온되거나, 또는 언록되든지 아닌든지, 상기 장치, 시스템, 또는 구성요소를 포함한다.
본 명세서에 인용된 모든 예들 및 조건 언어는 발명자가 기술을 발전시키는 데 기여한 개념 및 개시 내용을 독자가 이해할 수 있도록 돕기 위한 교육적 목적들을 위해 의도되고, 특별히 언급된 예들 및 조건들에 제한되지 않는 것으로 해석된다. 본 개시의 실시예들이 상세히 설명되었지만, 본 발명의 사상 및 범위를 벗어나지 않으면서 다양한 변경들, 대체들 및 대안들이 만들어질 수 있음이 이해되어야 한다.

Claims (22)

  1. 처리 시스템에 있어서,
    복수의 처리 경로들로서,
    제 1 아날로그 이득을 가지고 아날로그 입력 신호에 기초하여 제 1 디지털 신호를 생성하도록 구성된 제 1 처리 경로;
    각각의 제 2 아날로그 이득을 각각 가지고, 상기 제 1 처리 경로보다 작은 전력량을 소비하도록 각각 구성되고 상기 아날로그 입력 신호에 기초하여 각각의 디지털 신호를 생성하도록 각각 구성되는 하나 이상의 다른 처리 경로들로서, 상기 하나 이상의 다른 처리 경로들 중 하나는 상기 아날로그 입력 신호의 충실도 특성들 또는 상기 제 1 디지털 신호 및 상기 각각의 디지털 신호들 중 적어도 하나로부터 생성된 디지털 출력 신호의 후속 처리 요건들에 기초한 잡음 플로어(noise floor)를 가지는, 상기 하나 이상의 다른 처리 경로들을 포함하는, 상기 복수의 처리 경로들; 및
    상기 아날로그 입력 신호의 크기에 기초하여 상기 처리 시스템의 상기 디지털 출력 신호를 생성하기 위한 선택된 처리 경로로서 상기 제 1 처리 경로 및 상기 하나 이상의 다른 처리 경로들 중 하나를 선택하고,
    상기 잡음 플로어를 제어하기 위하여 상기 충실도 특성들 또는 상기 후속 처리 요건들에 기초하여 상기 선택된 처리 경로에 의해 소비된 전력량을 제어하도록 구성된 제어기를 포함하는, 처리 시스템.
  2. 제 1 항에 있어서,
    상기 제어기는 또한:
    상기 하나 이상의 다른 처리 경로들의 각각의 디지털 신호들 중 하나가 상기 디지털 출력 신호로서 선택될 때 상기 제 1 처리 경로를 파워 다운시키고,
    상기 제 1 디지털 신호를 상기 디지털 출력 신호로서 선택하는 것에 응답하여 상기 제 1 처리 경로를 파워 업시키도록 구성되는, 처리 시스템.
  3. 제 1 항에 있어서,
    상기 하나 이상의 다른 처리 경로들은:
    제 2 처리 경로; 및
    상기 제 2 처리 경로보다 적은 전력량을 소비하도록 구성된 제 3 처리 경로를 포함하는, 처리 시스템.
  4. 제 1 항에 있어서,
    상기 충실도 특성들은 상기 아날로그 입력 신호의 음향 잡음 플로어, 상기 아날로그 입력 신호의 음향 왜곡, 상기 아날로그 입력 신호의 대역폭, 및 상기 처리 경로들 중 적어도 하나의 고유 잡음 플로어 중 적어도 하나를 포함하는, 처리 시스템.
  5. 제 1 항에 있어서,
    상기 후속 처리 요건들은 상기 디지털 출력 신호를 수신하는 다운스트림 프로세스의 대역폭, 상기 디지털 출력 신호를 수신하는 다운스트림 프로세스의 비트 폭, 및 상기 디지털 출력 신호를 수신하는 다운스트림 프로세스의 신호 대 잡음비 요건 중 적어도 하나를 포함하는, 처리 시스템.
  6. 제 1 항에 있어서,
    상기 각각의 제 2 아날로그 이득들은 상기 제 1 아날로그 이득보다 작은, 처리 시스템.
  7. 처리 시스템에 있어서,
    복수의 처리 경로들로서,
    제 1 아날로그 이득을 가지고 아날로그 입력 신호에 기초하여 제 1 디지털 신호를 생성하도록 구성된 제 1 처리 경로;
    제 2 아날로그 이득을 가지고 상기 아날로그 입력 신호에 기초하여 제 2 디지털 신호를 생성하도록 구성된 제 2 처리 경로; 및
    제 3 아날로그 이득을 가지고, 상기 제 1 처리 경로 및 상기 제 2 처리 경로보다 적은 전력량을 소비하도록 구성되고, 상기 아날로그 입력 신호에 기초하여 제 3 디지털 신호를 생성하도록 구성되는 제 3 처리 경로로서, 상기 제 3 처리 경로는 상기 아날로그 입력 신호의 충실도 특성들 또는 상기 제 1 디지털 신호, 상기 제 2 디지털 신호, 및 상기 제 3 디지털 신호 중 적어도 하나로부터 생성된 디지털 출력 신호의 후속 처리 요건들에 기초한 잡음 플로어를 갖는, 상기 제 3 처리 경로를 포함하는, 상기 복수의 처리 경로들; 및
    상기 아날로그 입력 신호의 크기에 기초하여 상기 처리 시스템의 디지털 출력 신호를 생성하기 위한 선택된 처리 경로로서 상기 제 1 처리 경로, 상기 제 2 처리 경로, 및 상기 제 3 처리 경로 중 하나를 선택하고,
    상기 잡음 플로어를 제어하기 위하여 상기 충실도 특성들 또는 상기 후속 처리 요건들에 기초하여 상기 선택된 처리 경로에 의해 소비된 전력량을 제어하도록 구성된 제어기를 포함하는, 처리 시스템.
  8. 제 7 항에 있어서,
    상기 제어기는 또한:
    상기 제 3 디지털 신호가 상기 디지털 출력 신호로서 선택될 때 적어도 상기 제 1 처리 경로를 파워 다운시키고,
    상기 제 1 디지털 신호를 상기 디지털 출력 신호로서 선택하는 것에 응답하여 적어도 상기 제 1 처리 경로를 파워 업시키도록 구성되는, 처리 시스템.
  9. 제 7 항에 있어서,
    상기 충실도 특성들은 상기 아날로그 입력 신호의 음향 잡음 플로어, 상기 아날로그 입력 신호의 음향 왜곡, 상기 아날로그 입력 신호의 대역폭, 및 상기 처리 경로들 중 적어도 하나의 고유 잡음 플로어 중 적어도 하나를 포함하는, 처리 시스템.
  10. 제 7 항에 있어서,
    상기 후속 처리 요건들은 상기 디지털 출력 신호를 수신하는 다운스트림 프로세스의 대역폭, 상기 디지털 출력 신호를 수신하는 다운스트림 프로세스의 비트 폭, 및 상기 디지털 출력 신호를 수신하는 다운스트림 프로세스의 신호 대 잡음비 요건 중 적어도 하나를 포함하는, 처리 시스템.
  11. 제 7 항에 있어서,
    상기 제 3 아날로그 이득은 상기 제 1 아날로그 이득 및 상기 제 2 아날로그 이득 중 적어도 하나의 것보다 작은, 처리 시스템.
  12. 방법에 있어서,
    아날로그 입력 신호에 기초하여 제 1 디지털 신호를 생성하기 위해 제 1 아날로그 이득을 가지는 제 1 처리 경로로 상기 아날로그 입력 신호를 처리하는 단계;
    각각의 제 2 아날로그 이득을 각각 가지고, 상기 제 1 처리 경로보다 작은 전력량을 소비하도록 각각 구성되고, 상기 아날로그 입력 신호에 기초하여 각각의 디지털 신호를 생성하도록 각각 구성되는, 하나 이상의 다른 처리 경로들로 상기 아날로그 입력 신호를 처리하는 단계로서, 상기 하나 이상의 다른 처리 경로들 중 하나는 상기 아날로그 입력 신호의 충실도 특성들 또는 상기 제 1 디지털 신호 및 상기 각각의 디지털 신호들 중 적어도 하나로부터 생성된 디지털 출력 신호의 후속 처리 요건들에 기초한 잡음 플로어를 가지는, 상기 하나 이상의 다른 처리 경로들로 상기 아날로그 입력 신호를 처리하는 단계; 및
    상기 아날로그 입력 신호의 크기에 기초하여 처리 시스템의 디지털 출력 신호를 생성하기 위한 선택된 처리 경로로서 상기 제 1 처리 경로 및 상기 하나 이상의 다른 처리 경로들 중 하나를 선택하는 단계; 및
    상기 잡음 플로어를 제어하기 위하여 상기 충실도 특성들 또는 상기 후속 처리 요건들에 기초하여 상기 선택된 처리 경로에 의해 소비된 전력량을 제어하는 단계를 포함하는, 방법.
  13. 제 12 항에 있어서,
    상기 방법은 또한:
    상기 하나 이상의 다른 처리 경로들의 상기 각각의 디지털 신호들 중 하나가 상기 디지털 출력 신호로서 선택될 때 상기 제 1 처리 경로를 파워 다운시키는 것; 및
    상기 제 1 디지털 신호를 상기 디지털 출력 신호로서 선택하는 것에 응답하여 상기 제 1 처리 경로를 파워 업시키는 것을 포함하는, 방법.
  14. 제 12 항에 있어서,
    상기 하나 이상의 다른 처리 경로들은:
    제 2 처리 경로; 및
    상기 제 2 처리 경로보다 적은 전력량을 소비하도록 구성된 제 3 처리 경로를 포함하는, 방법.
  15. 제 12 항에 있어서,
    상기 충실도 특성들은 상기 아날로그 입력 신호의 음향 잡음 플로어, 상기 아날로그 입력 신호의 음향 왜곡, 상기 아날로그 입력 신호의 대역폭, 및 상기 처리 경로들 중 적어도 하나의 고유 잡음 플로어 중 적어도 하나를 포함하는, 방법.
  16. 제 12 항에 있어서,
    상기 후속 처리 요건들은 상기 디지털 출력 신호를 수신하는 다운스트림 프로세스의 대역폭, 상기 디지털 출력 신호를 수신하는 다운스트림 프로세스의 비트 폭, 및 상기 디지털 출력 신호를 수신하는 다운스트림 프로세스의 신호 대 잡음비 요건 중 적어도 하나를 포함하는, 방법.
  17. 제 12 항에 있어서,
    상기 각각의 제 2 아날로그 이득들은 상기 제 1 아날로그 이득보다 작은, 방법.
  18. 방법에 있어서,
    아날로그 입력 신호에 기초하여 제 1 디지털 신호를 생성하기 위해 제 1 아날로그 이득을 가지는 제 1 처리 경로로 아날로그 입력 신호를 처리하는 단계;
    상기 아날로그 입력 신호에 기초하여 제 2 디지털 신호를 생성하기 위해 제 2 아날로그 이득을 가지는 제 2 처리 경로로 상기 아날로그 입력 신호를 처리하는 단계;
    제 3 아날로그 이득을 가지고, 상기 제 1 처리 경로 및 상기 제 2 처리 경로보다 적은 전력량을 소비하도록 구성되고, 상기 아날로그 입력 신호에 기초하여 제 3 디지털 신호를 생성하도록 구성되는 제 3 처리 경로로 상기 아날로그 입력 신호를 처리하는 단계로서, 상기 제 3 처리 경로는 상기 아날로그 입력 신호의 충실도 특성들 또는 상기 제 1 디지털 신호, 상기 제 2 디지털 신호, 및 상기 제 3 디지털 신호 중 적어도 하나로부터 생성된 디지털 출력 신호의 후속 처리 요건들에 기초한 잡음 플로어를 갖는, 상기 제 3 처리 경로로 상기 아날로그 입력 신호를 처리하는 단계; 및
    상기 아날로그 입력 신호의 크기에 기초하여 처리 시스템의 디지털 출력 신호를 생성하기 위한 선택된 처리 경로로서 상기 제 1 처리 경로, 상기 제 2 처리 경로, 및 상기 제 3 처리 경로 중 하나를 선택하는 단계; 및
    상기 잡음 플로어를 제어하기 위하여 상기 충실도 특성들 또는 상기 후속 처리 요건들에 기초하여 상기 선택된 처리 경로에 의해 소비된 전력량을 제어하는 단계를 포함하는, 방법.
  19. 제 18 항에 있어서,
    상기 방법은 또한:
    상기 제 3 디지털 신호가 상기 디지털 출력 신호로서 선택될 때 적어도 상기 제 1 처리 경로를 파워 다운시키고,
    상기 제 1 디지털 신호를 상기 디지털 출력 신호로서 선택하는 것에 응답하여 적어도 상기 제 1 처리 경로를 파워 업시키도록 구성되는, 방법.
  20. 제 18 항에 있어서,
    상기 충실도 특성들은 상기 아날로그 입력 신호의 음향 잡음 플로어, 상기 아날로그 입력 신호의 음향 왜곡, 상기 아날로그 입력 신호의 대역폭, 및 상기 처리 경로들 중 적어도 하나의 잡음 플로어 중 적어도 하나를 포함하는, 방법.
  21. 제 18 항에 있어서,
    상기 후속 처리 요건들은 상기 디지털 출력 신호를 수신하는 다운스트림 프로세스의 대역폭, 상기 디지털 출력 신호를 수신하는 다운스트림 프로세스의 비트 폭, 및 상기 디지털 출력 신호를 수신하는 다운스트림 프로세스의 신호 대 잡음비 요건 중 적어도 하나를 포함하는, 방법.
  22. 제 18 항에 있어서,
    상기 제 3 아날로그 이득은 상기 제 1 아날로그 이득 및 상기 제 2 아날로그 이득 중 적어도 하나의 것보다 작은, 방법.
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