TWI489784B - 時間交錯式類比數位轉換器之時序校正電路及時序校正方法 - Google Patents

時間交錯式類比數位轉換器之時序校正電路及時序校正方法 Download PDF

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Description

時間交錯式類比數位轉換器之時序校正電路及時序校正方法
本揭露是有關於一種類比數位轉換器，且特別是有關於一種時間交錯式類比數位轉換器之時序校正電路及時序校正方法。
現行類比數位轉換器的架構中，以快閃式類比數位轉換器(Flash ADC)和時間交錯式類比數位轉換器(Time-interleaved ADC)速度最快。但是對於應用在高速處理上，快閃式類比數位轉換器的面積和功率消耗會隨取樣頻率以及解析度之提升而呈現指數性的增加，而時間交錯式類比數位轉換器有著比快閃式類比數位轉換器更容易達到高速的目的。但時間交錯式類比數位轉換器在時序不一致時(timing mismatch)，會嚴重的直接導致訊號雜訊比(Signal Noise Ratio,SNR)的下降。而且隨著操作速度越高，影響的情形會越劇烈。有鑑於此，如何改善時間交錯式類比數位轉換器之時序不一致及提升訊號雜訊比則成為一急待解決的課題。
本揭露係有關於一種時間交錯式類比數位轉換器之時序校正電路及時序校正方法。
根據本揭露，提出一種時間交錯式類比數位轉換器之時序校正電路。時序校正電路包括相關單元、適應性濾波器及延遲單元。相關單元係耦接第一類比數位轉換器、第二類比數位轉換器及第三類比數位轉換器，第一類比數位轉換器、第二類比數位轉換器及第三類比數位轉換器分別輸出第一數位資料、第二數位資料及第三數位資料。相關單元根據第一數位資料與第二數位資料之零界交越(zero-crossing)機率分佈產生第一相關係數，並根據第二數位資料與第三數位資料之零界交越機率分佈產生第二相關係數。適應性濾波器係耦接相關單元，並根據第一相關係數與第二相關係數之係數變異量產生預測時脈誤差。延遲單元係耦接適應性濾波器，並根據預測時脈誤差校正第二類比數位轉換器之時脈訊號。
根據本揭露，提出一種時間交錯式類比數位轉換器之時序校正方法。時序校正方法包括：接收第一類比數位轉換器、第二類比數位轉換器及第三類比數位轉換器分別輸出之第一數位資料、第二數位資料及第三數位資料；根據第一數位資料與第二數位資料之零界交越(zero-crossing)機率分佈產生第一相關係數，並根據第二數位資料與第三數位資料之零界交越機率分佈產生第二相關係數；根據第一相關係數與第二相關係數之係數變異量產生預測時脈誤差；以及根據預測時脈誤差校正第二類比數位轉換器之時脈訊號。
為了對本揭露之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下：
 第一實施例
請同時參照第1圖及第2圖，第1圖繪示係為一種時間交錯式類比數位轉換器之局部示意圖，第2圖繪示係為一種時間交錯式類比數位轉換器之時序校正方法之流程圖。時間交錯式(time-interleaved)類比數位轉換器1包括數個類比數位轉換器及時序校正電路12。為方便說明起見，下述實施例之類比數位轉換器係以類比數位轉換器11(i-1)、類比數位轉換器11(i)及類比數位轉換器11(i+1)為例說明。然並不侷限於此，熟悉此技藝者當可視其應用彈性地調整類比數位轉換器之個數。類比數位轉換器11(i-1)、類比數位轉換器11(i)及類比數位轉換器11(i+1)分別受控於時脈訊號ψi-1 、時脈訊號ψi 及時脈訊號ψi+1 對類比資料x(t)交錯地進行取樣，並將其所取樣的類比資料進行類比數位轉換。類比數位轉換器11(i-1)、類比數位轉換器11(i)及類比數位轉換器11(i+1)於類比數位轉換後分別輸出數位資料yi-1 [n]、數位資料yi [n]及數位資料yi+1 [n]。
時序校正電路12包括相關單元121、適應性濾波器122及延遲單元123。相關單元121及適應性濾波器122例如係由硬體電路或由處理器執行演算法所實現，而延遲單元123例如係由反相器(inverter)所實現。相關單元121係耦接類比數位轉換器11(i-1)、類比數位轉換器11(i)及類比數位轉換器11(i+1)。適應性濾波器122係耦接相關單元121，且延遲單元123係耦接適應性濾波器122。
時間交錯式類比數位轉換器1之時序校正方法能應用於前述時序校正電路12，且包括如下步驟。如步驟21 所述，相關單元121接收類比數位轉換器11(i-1)、類比數位轉換器11(i)及類比數位轉換器11(i+1)分別輸出之數位資料yi-1 [n]、數位資料yi [n]及數位資料yi+1 [n]。如步驟22所述，相關單元121根據數位資料yi-1 [n]與數位資料yi [n]之零界交越(zero-crossing)機率分佈產生相關係數Ci-1 ，並根據數位資料yi [n]與數位資料yi+1 [n]之零界交越機率分佈產生相關係數Ci 。需說明的是，所謂零界交越並不侷限於零點交越。舉例來說，訊號係以一非零值做為基準值上下變化。當訊號位準從基準值以上降低至基準值以下，即形成一正向零界交越。或者，當訊號位準從基準值以下增加至基準值以上，即形成另一負向零界交越。如步驟23所述，適應性濾波器122根據相關係數Ci-1 與相關係數Ci 之係數變異量產生預測時脈誤差Z。如步驟24所述，延遲單元123根據預測時脈誤差Z回授校正類比數位轉換器11(i)之時脈訊號ψi 。需說明的是，上述實施例雖以校正類比數位轉換器11(i)之時脈訊號ψi 為例說明。然於另一實施例中，亦能透過類似的方式將類比數位轉換器11(i-1)之時脈訊號ψi-1 及類比數位轉換器11(i+1)之時脈訊號ψi+1 與類比數位轉換器11(i)之時脈訊號ψi 一起回授校正。
請同時參照第1圖及第3圖，第3圖繪示係為依照第一實施例之一種時序校正電路之方塊圖。於第一實施例中，前述時序校正電路12係以時序校正電路12(1)為例說明。相關單元121包括零界交越偵測單元1211及係數計算單元1212。零界交越偵測單元1211根據數位資料yi-1 [n]及數位資料yi [n]產生零界交越符號Si [n]，並根據數位資料yi [n]及數位資料yi+1 [n]產生零界交越符號Si+1 [n]。係數計算單元1212根據位資料yi-1 [n]及數位資料yi [n]之資料變異量ai-1 [n]及零界交越符號Si [n]計算相關係數Ci-1 ，並根據數位資料yi [n]及數位資料yi+1 [n]之資料變異量ai [n]及零界交越符號Si+1 [n]計算相關係數Ci 。
當數位資料yi-1 [n]及數位資料yi [n]之間發生正向零界交越(Zero-Crossing)時，零界交越符號Si [n]為一正數，或以+1為代表；當數位資料yi-1 [n]及數位資料yi [n]之間發生負向零界交越時，零界交越符號Si [n]為一負數，或以-1為代表；當數位資料yi-1 [n]及數位資料yi [n]之間未發生零界交越時，零界交越符號Si [n]等於0。相似地，當數位資料yi [n]及數位資料yi+1 [n]之間發生零界交越時，零界交越符號Si+1 [n]以+1或-1為代表，當數位資料yi [n]及數位資料yi+1 [n]之間未發生零界交越時，零界交越符號Si+1 [n]等於0。
係數計算單元1212包括加法單元1212a及乘法單元1212b。加法單元1212a將數位資料yi-1 [n]減去數位資料yi [n]以產生資料變異量ai-1 [n]，並將數位資料yi [n]減去數位資料yi+1 [n]以產生資料變異量ai [n]。乘法單元1212b將資料變異量ai-1 [n]乘以零界交越符號Si [n]以產生相關係數Ci-1 ，並將資料變異量ai [n]乘以零界交越符號Si+1 [n]以產生相關係數Ci 。
進一步來說，加法單元1212a包括加法器12121及加法器12123，而乘法單元1212b包括乘法器12122及乘法器12124。加法器12121將數位資料yi-1 [n]減去數位資料yi [n]以產生資料變異量ai-1 [n]，而乘法器12122將資料變異量ai-1 [n]乘以零界交越符號Si [n]以產生相關係數Ci-1 。加法器12123將數位資料yi [n]減去數位資料yi+1 [n]以產生資料變異量ai [n]，而乘法器12124將資料變異量ai [n]乘以零界交越符號Si+1 [n]以產生相關係數Ci 。於另一實施例中，加法單元1212a可以改以減法單元實現，而加法器12121及加法器12123可改由減法器實現。
適應性濾波器122例如為最小均方(Least Mean Square,LMS)濾波器。當適應性濾波器122採用最小均方濾波器時，相關係數Ci-1 與相關係數Ci 之係數變異量εi 係經最小均方(Least Mean Square,LMS)迴圈收斂。最小均方迴圈可以τ i [n +1]=τ i [n ]+μ τ ε i [n ]表示。其中，τ i [n +1]表示預測時脈誤差Z，而τ i [n ]表示目前時脈誤差。
適應性濾波器122包括乘積計算單元122a及累加器(accumulator)1223。乘積計算單元122a將相關係數Ci-1 減去相關係數Ci 以產生係數變異量εi [n]，並將係數變異量εi [n]乘以更新步階值(update step size)μτ 以產生一乘積。累加器1223根據乘積輸出預測時脈誤差Z，使得延遲單元123根據預測時脈誤差Z校正類比數位轉換器11(i)之時脈訊號ψi 。進一步來說，乘積計算單元122a包括加法器1221及乘法器1222。加法器1221將相關係數Ci-1 減去相關係數Ci 以產生係數變異量εi [n]，而乘法器1222將係數變異量εi [n]乘以更新步階值(update step size)μτ 以產生一乘積。於另一實施例中，加法器1221亦可改由減法器實現。
請同時參照第4圖及第5圖，第4圖繪示係為使用四個類比數位轉換器之時間交錯式類比數位轉換器之局部示意圖，第5圖繪示係為四個類比數位轉換器取樣類比資料之示意圖。第4圖之時間交錯式類比數位轉換器包括類比數位轉換器11(1)、類比數位轉換器11(2)、類比數位轉換器11(3)及類比數位轉換器11(4)。類比數位轉換器11(1)、類比數位轉換器11(2)、類比數位轉換器11(3)及類比數位轉換器11(4)之總取樣時間等於時脈週期為Tc，而類比數位轉換器11(1)、類比數位轉換器11(2)、類比數位轉換器11(3)及類比數位轉換器11(4)分別以取樣時間Ts對類比資料x(t)交錯地取樣以輸出數位資料y[n]。
進一步來說，類比數位轉換器11(1)受控於時脈訊號ψ1 取樣類比資料x1[0]及類比資料x1[1]，且類比數位轉換器11(2)受控於時脈訊號ψ2 取樣類比資料x2[0]及類比資料x2[1]。類比數位轉換器11(3)受控於時脈訊號ψ3 取樣類比資料x3[0]及類比資料x3[1]，且類比數位轉換器11(4)受控於時脈訊號ψ4 取樣類比資料x4[0]及類比資料x4[1]。當時脈訊號ψ2 與時脈訊號ψ3 之間發生零界交越時，零界交越偵測單元產生之零界交越符號S3 [n]等於+1或-1。
請同時參照第6圖、第7圖及第8圖，第6圖繪示係為依照第一實施例之累加器輸出之預測時脈誤差之示意圖，第7圖繪示係為時間交錯式類比數位轉換器未經校正時脈訊號前之輸出頻譜圖，第8圖繪示係為依照第一實施例校正時脈訊號後之輸出頻譜圖。第6圖繪示之預測時脈誤差Z係以使用四個類比數位轉換器之時間交錯式類比數位轉換器為例說明，並假設時脈誤差(time skew)分別為-2ps(-0.2%)、7ps(0.7%)、-1.9ps(0.19%)及2.3ps(0.23%)。藉由第6圖可看出累加器輸出之預測時脈誤差Z將收斂至一常數。當前述最小均方迴圈開始收斂時，時脈誤差將被減少且類比數位轉換器與類比數位轉換器之間的取樣區間將調整為取樣時間Ts。
從第7圖能明顯地看出時間交錯式類比數位轉換器未經校正時脈訊號前有很明顯的突波(tone)，校正前突波的強度高達-29dB。從第8圖能明顯地看出時間交錯式類比數位轉換器依照第一實施例校正時脈訊號後，突波被消除，進而提升整體的訊號雜訊比(Signal Noise Ratio,SNR)及有效位元數(Effective Number Of Bits,ENOB)。
第二實施例
請參照第9圖，第9圖繪示係為依照第二實施例之一種時序校正電路之方塊圖。第二實施例與第一實施例主要不同之處在於時序校正電路12(2)除相關單元121、適應性濾波器122及延遲單元123外，更包括係數變異量偵測電路124。係數變異量偵測電路124偵測係數變異量εi ，並於係數變異量εi 小於一門檻值時，控制適應性濾波器122停止運算以節省功率消耗。相反地，當係數變異量εi 不小於一門檻值時，則控制適應性濾波器122重新進行運算。
綜上所述，雖然本揭露已以實施例揭露如上，然其並非用以限定本揭露。本揭露所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作各種之更動與潤飾。因此，本揭露之保護範圍當視後附之申請專利範圍所界定者為準。
1．．．時間交錯式類比數位轉換器
11(1)～11(4)、11(i-1)、11(i)、11(i+1)．．．類比數位轉換器
12．．．時序校正電路
21～23．．．步驟
121．．．相關單元
122．．．適應性濾波器
123．．．延遲單元
122a．．．乘積計算單元
1211．．．零界交越偵測單元
1212．．．係數計算單元
1223．．．累加器
1221、12121、12123．．．加法器
1222、12122、12124．．．乘法器
1212a．．．加法單元
1212b．．．減法單元
ai-1 [n]、ai [n]．．．資料變異量
Ci-1 、Ci ．．．相關係數
ψ1 、ψ2 、ψ3 、ψ4 、ψi-1 、ψi 、ψi+1 ．．．時脈訊號
x(t)、x1[0]、x1[1]、x2[0]、x2[1]、x3[0]、x3[1]、x4[0]、x4[1]．．．類比資料
y[n]、yi-1 [n]、yi [n]、yi+1 [n]．．．數位資料
Z．．．預測時脈誤差
S3 [n]、Si [n]、Si+1 [n]．．．零界交越符號
εi [n]．．．係數變異量
μτ ．．．更新步階值
Ts．．．取樣時間
Tc．．．時脈週期
第1圖繪示係為一種時間交錯式類比數位轉換器之局部示意圖。
第2圖繪示係為一種時間交錯式類比數位轉換器之時序校正方法之流程圖。
第3圖繪示係為依照第一實施例之一種時序校正電路之方塊圖。
第4圖繪示係為使用四個類比數位轉換器之時間交錯式類比數位轉換器之局部示意圖。
第5圖繪示係為四個類比數位轉換器取樣類比資料之示意圖。
第6圖繪示係為依照第一實施例之累加器輸出之預測時脈誤差之示意圖。
第7圖繪示係為時間交錯式類比數位轉換器未經校正時脈訊號前之輸出頻譜圖。
第8圖繪示係為依照第一實施例校正時脈訊號後之輸出頻譜圖。
第9圖繪示係為依照第二實施例之一種時序校正電路之方塊圖。
21～24．．．步驟

Claims (21)

  1. 一種時間交錯式類比數位轉換器之時序校正電路，該時序校正電路包括：一相關單元，係耦接一第一類比數位轉換器、一第二類比數位轉換器及一第三類比數位轉換器，該第一類比數位轉換器、該第二類比數位轉換器及該第三類比數位轉換器分別輸出一第一數位資料、一第二數位資料及一第三數位資料，該相關單元根據該第一數位資料與該第二數位資料之零界交越(zero-crossing)機率分佈產生一第一相關係數，並根據該第二數位資料與該第三數位資料之零界交越機率分佈產生一第二相關係數；一適應性濾波器，係耦接該相關單元，並根據該第一相關係數與該第二相關係數之一係數變異量產生一預測時脈誤差；以及一延遲單元，係耦接該適應性濾波器，並根據該預測時脈誤差校正該第二類比數位轉換器之時脈訊號。
  2. 如申請專利範圍第1項所述之時序校正電路，其中該相關單元，包括：一零界交越偵測單元，用以根據該第一數位資料及該第二數位資料產生一第一零界交越符號，並根據該第二數位資料及該第三數位資料產生一第二零界交越符號；及一係數計算單元，用以根據該第一數位資料與該第二數位資料之一第一資料變異量及該第一零界交越符號計算該第一相關係數，並根據該第二數位資料與該第三數位資料之一第二資料變異量及該第二零界交越符號計算該 第二相關係數。
  3. 如申請專利範圍第2項所述之時序校正電路，其中當該第一數位資料與該第二數位資料之間發生零界交越時，該第一零界交越符號等於+1或-1，當該第一數位資料與該第二數位資料之間未發生零界交越時，該第一零界交越符號等於0。
  4. 如申請專利範圍第2項所述之時序校正電路，其中當該第二數位資料與該第三數位資料之間發生零界交越時，該第二零界交越符號等於+1或-1，當該第二數位資料與該第三數位資料之間未發生零界交越時，該第二零界交越符號等於0。
  5. 如申請專利範圍第2項所述之時序校正電路，其中該係數計算單元包括：一加法單元，用以將該第一數位資料減去該第二數位資料以產生該第一資料變異量，並將該第二數位資料減去該第三數位資料以產生該第二資料變異量；以及一乘法單元，用以將該第一資料變異量乘以該第一零界交越符號以產生該第一相關係數，並將該第二資料變異量乘以該第二零界交越符號以產生該第二相關係數。
  6. 如申請專利範圍第2項所述之時序校正電路，其中該係數計算單元包括：一減法單元，用以將該第二數位資料減去該第一數位資料以產生該第一資料變異量，並將該第三數位資料減去該第二數位資料以產生該第二資料變異量；一乘法單元，用以將該第一資料變異量乘以該第一零 界交越符號以產生該第一相關係數，並將該第二資料變異量乘以該第二零界交越符號以產生該第二相關係數。
  7. 如申請專利範圍第2項所述之時序校正電路，其中該適應性濾波器包括：一乘積計算單元，用以將該第一相關係數減去該第二相關係數以產生該係數變異量，並將該係數變異量乘以一更新步階值(update step size)以產生一乘積；以及一累加器，用以根據該乘積輸出一預測時脈誤差，使得該延遲單元根據該預測時脈誤差校正該第二類比數位轉換器之時脈訊號。
  8. 如申請專利範圍第1項所述之時序校正電路，其中該適應性濾波器係為最小均方(Least Mean Square,LMS)濾波器。
  9. 如申請專利範圍第8項所述之時序校正電路，其中該係數變異量係經一最小均方迴圈收斂。
  10. 如申請專利範圍第1項所述之時序校正電路，更包括：一係數變異量偵測電路，用以偵測該係數變異量，並於該係數變異量小於一門檻值時，控制該適應性濾波器停止運算。
  11. 如申請專利範圍第10項所述之時序校正電路，其中該係數變異量偵測電路於該係數變異量不小於一門檻值時，控制該適應性濾波器進行運算。
  12. 一種時間交錯式類比數位轉換器之時序校正方法，該時序校正方法包括： 接收該第一類比數位轉換器、該第二類比數位轉換器及該第三類比數位轉換器分別輸出之一第一數位資料、一第二數位資料及一第三數位資料；根據該第一數位資料與該第二數位資料之零界交越(zero-crossing)機率分佈產生一第一相關係數，並根據該第二數位資料與該第三數位資料之零界交越機率分佈產生一第二相關係數；根據該第一相關係數與該第二相關係數之一係數變異量產生一預測時脈誤差；以及根據該預測時脈誤差校正該第二類比數位轉換器之時脈訊號。
  13. 如申請專利範圍第12項所述之時序校正方法，其中該相關係數產生步驟包括：根據該第一數位資料及該第二數位資料產生一第一零界交越符號，並根據該第二數位資料及該第三數位資料產生一第二零界交越符號；及根據該第一數位資料與該第二數位資料之一第一資料變異量及該第一零界交越符號計算該第一相關係數，並根據該第二數位資料與該第三數位資料之一第二資料變異量及該第二零界交越符號計算該第二相關係數。
  14. 如申請專利範圍第13項所述之時序校正方法，其中當該第一數位資料與該第二數位資料之間發生零界交越時，該第一零界交越符號等於+1或-1，當該第一數位資料與該第二數位資料之間未發生零界交越時，該第一零界交越符號等於0。
  15. 如申請專利範圍第13項所述之時序校正方法，其中當該第二數位資料與該第三數位資料之間發生零界交越時，該第二零界交越符號等於+1或-1，當該第二數位資料與該第三數位資料之間未發生零界交越時，該第二零界交越符號等於0。
  16. 如申請專利範圍第13項所述之時序校正方法，其中相關係數計算步驟包括：將該第一數位資料減去該第二數位資料以產生該第一資料變異量，並將該第二數位資料減去該第三數位資料以產生該第二資料變異量；以及將該第一資料變異量乘以該第一零界交越符號以產生該第一相關係數，並將該第二資料變異量乘以該第二零界交越符號以產生該第二相關係數。
  17. 如申請專利範圍第13項所述之時序校正方法，其中該預測時脈誤差產生步驟包括：將該第一相關係數減去該第二相關係數以產生該係數變異量，並將該係數變異量乘以一更新步階值(update step size)以產生一乘積；根據該乘積輸出一預測時脈誤差；以及根據該預測時脈誤差校正該第二類比數位轉換器之時脈訊號。
  18. 如申請專利範圍第12項所述之時序校正方法，其中該係數變異量係藉由最小均方(Least Mean Square,LMS)濾波器所產生。
  19. 如申請專利範圍第18項所述之時序校正方法， 其中該係數變異量係經一最小均方迴圈收斂。
  20. 如申請專利範圍第12項所述之時序校正方法，更包括：偵測該係數變異量；其中，於該係數變異量小於一門檻值時，停止運算該預測時脈誤差。
  21. 如申請專利範圍第12項所述之時序校正方法，更包括：偵測該係數變異量；其中，於該係數變異量不小於一門檻值時，進行運算該預測時脈誤差。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI625941B (zh) * 2017-01-10 2018-06-01 瑞昱半導體股份有限公司 用於時間交錯式類比數位轉換器之校正電路與校正方法

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2918131B1 (en) * 2012-11-10 2018-06-27 King Abdullah University Of Science And Technology An improved channel assessment scheme
US9831843B1 (en) 2013-09-05 2017-11-28 Cirrus Logic, Inc. Opportunistic playback state changes for audio devices
US9209825B1 (en) * 2013-10-22 2015-12-08 Marvell International Ltd. Methods for sampling time skew compensation in time-interleaved analog to digital converters
US9000962B1 (en) * 2014-01-28 2015-04-07 Cadence Design Systems, Inc. System and method for interleaved analog-to-digital conversion having scalable self-calibration of timing
WO2015120315A1 (en) 2014-02-06 2015-08-13 Massachusetts Institute Of Technology Reducing timing-skew errors in time-interleaved adcs
US9774342B1 (en) 2014-03-05 2017-09-26 Cirrus Logic, Inc. Multi-path analog front end and analog-to-digital converter for a signal processing system
US10284217B1 (en) 2014-03-05 2019-05-07 Cirrus Logic, Inc. Multi-path analog front end and analog-to-digital converter for a signal processing system
US9264059B2 (en) * 2014-05-08 2016-02-16 SiTune Corporation Calibration of time-interleaved analog-to-digital converter
US9306591B2 (en) 2014-05-08 2016-04-05 SiTune Corporation Calibration of high speed asynchronous convertor
US10785568B2 (en) 2014-06-26 2020-09-22 Cirrus Logic, Inc. Reducing audio artifacts in a system for enhancing dynamic range of audio signal path
US9596537B2 (en) 2014-09-11 2017-03-14 Cirrus Logic, Inc. Systems and methods for reduction of audio artifacts in an audio system with dynamic range enhancement
US9503027B2 (en) 2014-10-27 2016-11-22 Cirrus Logic, Inc. Systems and methods for dynamic range enhancement using an open-loop modulator in parallel with a closed-loop modulator
CN104660260B (zh) * 2015-02-10 2018-06-19 上海华虹宏力半导体制造有限公司 Adc的自适应滤波数字校准电路和方法
US9959856B2 (en) 2015-06-15 2018-05-01 Cirrus Logic, Inc. Systems and methods for reducing artifacts and improving performance of a multi-path analog-to-digital converter
US9955254B2 (en) 2015-11-25 2018-04-24 Cirrus Logic, Inc. Systems and methods for preventing distortion due to supply-based modulation index changes in an audio playback system
US9543975B1 (en) 2015-12-29 2017-01-10 Cirrus Logic, Inc. Multi-path analog front end and analog-to-digital converter for a signal processing system with low-pass filter between paths
US9880802B2 (en) 2016-01-21 2018-01-30 Cirrus Logic, Inc. Systems and methods for reducing audio artifacts from switching between paths of a multi-path signal processing system
US9444480B1 (en) * 2016-02-25 2016-09-13 The Boeing Company Radiation-hardened interleaved analog-to-digital converter circuits and methods of calibrating the same
US9998826B2 (en) 2016-06-28 2018-06-12 Cirrus Logic, Inc. Optimization of performance and power in audio system
US10545561B2 (en) 2016-08-10 2020-01-28 Cirrus Logic, Inc. Multi-path digitation based on input signal fidelity and output requirements
US10263630B2 (en) 2016-08-11 2019-04-16 Cirrus Logic, Inc. Multi-path analog front end with adaptive path
US9813814B1 (en) 2016-08-23 2017-11-07 Cirrus Logic, Inc. Enhancing dynamic range based on spectral content of signal
US9793910B1 (en) * 2016-09-12 2017-10-17 Analog Devices, Inc. Time-interleaved ADCs with programmable phases
US9780800B1 (en) 2016-09-19 2017-10-03 Cirrus Logic, Inc. Matching paths in a multiple path analog-to-digital converter
US9929703B1 (en) 2016-09-27 2018-03-27 Cirrus Logic, Inc. Amplifier with configurable final output stage
US9967665B2 (en) 2016-10-05 2018-05-08 Cirrus Logic, Inc. Adaptation of dynamic range enhancement based on noise floor of signal
US10321230B2 (en) 2017-04-07 2019-06-11 Cirrus Logic, Inc. Switching in an audio system with multiple playback paths
US10008992B1 (en) 2017-04-14 2018-06-26 Cirrus Logic, Inc. Switching in amplifier with configurable final output stage
US9917557B1 (en) 2017-04-17 2018-03-13 Cirrus Logic, Inc. Calibration for amplifier with configurable final output stage
US10291247B1 (en) * 2018-03-07 2019-05-14 Xilinx, Inc. Chopping switch time-skew calibration in time-interleaved analog-to-digital converters
TWI693799B (zh) * 2019-01-23 2020-05-11 創意電子股份有限公司 類比數位轉換器裝置與時脈偏斜校正方法
CN111478702B (zh) * 2019-01-23 2023-06-23 创意电子股份有限公司 模拟数字转换器装置与时脉偏斜校正方法
WO2020236209A1 (en) * 2019-05-22 2020-11-26 Adesto Technologies Corporation Pulse width signal overlap compensation techniques
US11038516B1 (en) * 2020-05-29 2021-06-15 Intel Corporation Apparatus and method for analog-to-digital conversion
KR20220142213A (ko) 2021-04-14 2022-10-21 삼성전자주식회사 아날로그-디지털 변환 회로 및 이를 포함하는 수신기

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4833445A (en) * 1985-06-07 1989-05-23 Sequence Incorporated Fiso sampling system
TWI300655B (zh) * 2006-02-23 2008-09-01 Univ Nat Chiao Tung
US20090310716A1 (en) * 2008-06-11 2009-12-17 Mediatek Inc. Channel bit detection system
TWI330000B (en) * 2006-07-27 2010-09-01 Realtek Semiconductor Corp A calibration apparatus for mismatches of time-interleaved analog-to-digital converter

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE514073C2 (sv) 1999-04-07 2000-12-18 Ericsson Telefon Ab L M Offsetkompensering i analog-digital-omvandlare
US7983373B2 (en) 2007-02-07 2011-07-19 Vintomie Networks B.V., Llc Clock distribution for 10GBase-T analog front end
US7932849B2 (en) 2008-12-24 2011-04-26 Mediatek Inc. Method for achieving high-speed analog-to-digital conversion without degrading accuracy, and associated apparatus
US7839323B2 (en) * 2008-12-29 2010-11-23 Intersil Americas, Inc. Error estimation and correction in a two-channel time-interleaved analog-to-digital converter
US7898446B2 (en) 2009-06-03 2011-03-01 Texas Instruments Incorporated Correction of sampling mismatch in time-interleaved analog-to-digital converters
US7916050B1 (en) 2009-10-15 2011-03-29 Texas Instruments Incorporated Time-interleaved-dual channel ADC with mismatch compensation
CN102270987B (zh) * 2010-03-25 2016-06-22 株式会社巨晶片 时间交织模拟-数字转换电路
CN201830239U (zh) * 2010-07-02 2011-05-11 北京工业大学 时间交替模数转换器失配误差的自适应校准装置
CN102006073B (zh) * 2010-12-24 2012-08-01 复旦大学 一种快速收敛多通道时间交织模数转换器及其校准系统
US8519875B2 (en) * 2011-04-12 2013-08-27 Maxim Integrated Products, Inc. System and method for background calibration of time interleaved analog to digital converters
US8736479B2 (en) * 2011-10-03 2014-05-27 Agilent Technologies, Inc. Reducing metastability in analog to digital conversion

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4833445A (en) * 1985-06-07 1989-05-23 Sequence Incorporated Fiso sampling system
TWI300655B (zh) * 2006-02-23 2008-09-01 Univ Nat Chiao Tung
TWI330000B (en) * 2006-07-27 2010-09-01 Realtek Semiconductor Corp A calibration apparatus for mismatches of time-interleaved analog-to-digital converter
US20090310716A1 (en) * 2008-06-11 2009-12-17 Mediatek Inc. Channel bit detection system

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI625941B (zh) * 2017-01-10 2018-06-01 瑞昱半導體股份有限公司 用於時間交錯式類比數位轉換器之校正電路與校正方法

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CN103312327A (zh) 2013-09-18
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