TWI699975B

TWI699975B - 類比數位轉換器裝置與時脈偏斜校正方法

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Publication number: TWI699975B
Application number: TW108131420A
Authority: TW
Inventors: 康文柱; 陳昱竹; 林文彪
Original assignee: 創意電子股份有限公司; 台灣積體電路製造股份有限公司
Priority date: 2019-08-30
Filing date: 2019-08-30
Publication date: 2020-07-21
Also published as: TW202110100A

Abstract

類比數位轉換器裝置包含複數個類比數位轉換器電路系統、校正電路系統以及偏斜調整電路系統。複數個類比數位轉換器電路系統根據交錯的複數個時脈訊號轉換一輸入訊號以產生複數個第一量化輸出。校正電路系統根據該些第一量化輸出執行至少一校正運算，以產生複數個第二量化輸出。偏斜調整電路系統根據該些第二量化輸出分析該些時脈訊號於偶數個取樣週期內的一時間差資訊，以產生複數個調整訊號，其中該些調整訊號用以降低該些類比數位轉換器電路系統中的一時脈偏斜。

Description

類比數位轉換器裝置與時脈偏斜校正方法

本案是有關於一種類比數位轉換器裝置，且特別是有關於時間交錯式類比數位轉換器與其時脈偏斜校正方法。

在實際應用中，類比數位轉換器會因為時序誤差(例如為時脈偏移)影響其本身的解析度或線性度。在現有的技術中，當輸入訊號的頻率接近取樣頻率時，由於獲取的時間資訊不足，較難有效地校正時序誤差，導致類比數位轉換器的效能下降。

為了解決上述問題，本案的一些態樣係於提供一種類比數位轉換器裝置，其包含複數個類比數位轉換器電路系統、校正電路系統以及偏斜調整電路系統。複數個類比數位轉換器電路系統用以根據交錯的複數個時脈訊號轉換一輸入訊號以產生複數個第一量化輸出。校正電路系統用以根據該些第一量化輸出執行至少一校正運算，以產生複數個第二量化輸出。偏斜調整電路系統用以根據該些第二量化輸出分析該些時脈訊號於偶數個取樣週期內的一時間差資訊，以產生複數個調整訊號，其中該些調整訊號用以降低該些類比數位轉換器電路系統中的一時脈偏斜。

本案的一些態樣係於提供一種時脈偏斜校正方法，其包含下列操作：根據自複數個類比數位轉換器電路系統根據複數個時脈訊號所輸出的複數個第一量化輸出執行至少一校正運算，以產生複數個第二量化輸出；以及根據該些第二量化輸出分析該些時脈訊號於偶數項取樣週期內的一時間差資訊，以產生複數個調整訊號，以降低該些類比數位轉換器電路系統中的一時脈偏斜。

於一些實施例中，該偏斜調整電路系統包含第一調整電路以及第二調整電路。第一調整電路用以分析該些第二量化輸出中的偶數項量化輸出，以產生該些調整訊號的一第一部分。第二調整電路用以分析該些第二量化輸出中的奇數項量化輸出，以產生該些調整訊號的一第二部分。

於一些實施例中，該第一調整電路包含延遲電路、複數個運算電路、複數個絕對值電路、複數個統計電路、平均電路以及複數個比較器電路。延遲電路用以延遲該些偶數項量化輸出中的最後一者，以產生一延遲量化輸出。複數個運算電路用以依序接收該延遲量化輸出與該些偶數項量化輸出中的兩個訊號，以分別產生複數個差值訊號，其中該些差值訊號關聯於該時間差資訊。該些絕對值電路每一者用以根據該些差值訊號中的一對應差值訊號執行一絕對值運算，以產生複數個絕對值訊號中的一對應者。該些統計電路每一者用以於一預定期間內接收該些絕對值訊號中的一對應絕對值訊號，並執行一統計運算，以輸出複數個計算訊號中的一對應者。平均電路用以平均該些計算訊號，以產生一參考訊號。複數個比較器電路分別比較該些計算訊號與該參考訊號，以產生複數個偵測訊號。

於一些實施例中，該第一調整電路輸出該些偵測訊號為該些調整訊號中的該第一部分。

於一些實施例中，該偏斜調整電路系統更包含複數個濾波器電路以及複數個積分器電路。複數個濾波器電路用以根據該些偵測訊號與至少一臨界值產生複數個觸發訊號。該些積分器電路每一者用以累積該些觸發訊號中的一對應觸發訊號，並以將所累積的該對應觸發訊號輸出為該些調整訊號中的該第一部分內的一對應調整訊號。

於一些實施例中，該些濾波器電路每一者用以累積該些偵測訊號中之一對應偵測訊號，並在所累積的該對應偵測訊號大於該至少一臨界值時將所累積的該對應偵測訊號輸出為該些觸發訊號中之一對應者。

於一些實施例中，該第二調整電路的一電路結構相同於該第一調整電路的一電路結構。

於一些實施例中，該些類比數位轉換器電路系統操作為一時間交錯式類比數位轉換器。

綜上所述，本案一些實施例所提供的類比數位轉換器裝置以及時脈偏斜校正方法可利用分析多個時脈訊號在偶數個取樣週期內的時間差資訊來進行校正。如此，在輸入訊號的頻率接近取樣頻率時，仍可有效地校正時脈偏斜。

100‧‧‧類比數位轉換器裝置

110‧‧‧類比數位轉換器電路系統

120‧‧‧校正電路系統

140‧‧‧輸出電路系統

130‧‧‧偏斜調整電路系統

CLK₀~CLK_M-1‧‧‧時脈訊號

SIN‧‧‧輸入訊號

Q₀~Q_M-1‧‧‧量化輸出

CQ₀~CQ_M-1‧‧‧量化輸出

T₀~T_M-1‧‧‧調整訊號

132、134‧‧‧調整電路

TS‧‧‧取樣週期

SOUT‧‧‧數位訊號

S1、S2、S3‧‧‧取樣時間

fs‧‧‧取樣頻率

210、212‧‧‧運算電路

205、207‧‧‧延遲電路

230、232‧‧‧統計電路

220、222‧‧‧絕對值電路

250、252‧‧‧比較器電路

240、242‧‧‧平均電路

270、272‧‧‧積分器電路

260、262‧‧‧濾波器電路

D₀~D_M-1‧‧‧差值訊號

CQ_-2、CQ_-1‧‧‧量化輸出

ST‧‧‧預定期間

A₀~A_M-1‧‧‧絕對值訊號

REF1、REF2‧‧‧參考訊號

M₀~M_M-1‧‧‧計算訊號

TH1‧‧‧臨界值

SD₀~SD_M-1‧‧‧偵測訊號

301、302‧‧‧波形

TR₀~TR_M-1‧‧‧觸發訊號

P1~P3‧‧‧取樣點

π/2、π、3π/2‧‧‧相位角

500‧‧‧類比數位轉換器裝置

600‧‧‧時脈偏斜校正方法

510‧‧‧偏斜調整電路

S610、S620‧‧‧操作

本案之圖式說明如下：第1A圖為根據本案一些實施例所繪示的一種類比數位轉換器裝置的示意圖；第1B圖為根據本案一些實施例所繪示的第1A圖中多個時脈訊號之波形示意圖；第2A圖為根據本案之一些實施例所繪示第1A圖中之調整電路之電路示意圖；第2B圖為根據本案之一些實施例所繪示第1A圖中之調整電路之電路示意圖；第3圖為根據本案一些實施例所繪示輸入訊號的波形圖；第4圖為根據本案一些實施例所繪示校正時脈偏斜的模擬結果示意圖；第5圖為根據本案一些實施例所繪示的一種類比數位轉換器裝置的示意圖；以及第6圖為根據本案之一些實施例所繪示的一種時脈偏斜校正方法的流程圖。

本文所使用的所有詞彙具有其通常的意涵。上述之詞彙在普遍常用之字典中之定義，在本案的內容中包含任一於此討論的詞彙之使用例子僅為示例，不應限制到本案之範圍與意涵。同樣地，本案亦不僅以於此說明書所示出的各種實施例為限。

關於本文中所使用之『耦接』或『連接』，均可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，亦可指二或多個元件相互操作或動作。

於本文中，用語『電路系統(circuitry)』泛指包含一或多個電路(circuit)所形成的單一系統。用語『電路』泛指由一或多個電晶體與/或一或多個主被動元件按一定方式連接以處理訊號的物件。

關於本文中所使用之『約』、『實質』或『等效』一般通常係指數值之誤差或範圍約百分之二十以內，較好地是約百分之十以內，而更佳地則是約百分五之以內。文中若無明確說明，其所提及的數值皆視作為近似值，即如『約』、『實質』或『等效』所表示的誤差或範圍。

參照第1A圖與第1B圖，第1A圖為根據本案一些實施例所繪示的一種類比數位轉換器(analog-to-digital converter,ADC)裝置100的示意圖。第1B圖為根據本案一些實施例所繪示的第1A圖中多個時脈訊號CLK₀~CLK_M-1之波形示意圖。於一些實施例中，ADC裝置100操作為具有多通道的一時間交錯式(time-interleaved)ADC。

於一些實施例中，ADC裝置100包含多個ADC電路系統110、校正電路系統120、偏斜(skew)調整電路系統130以及輸出電路系統140。每一個ADC電路系統110操作為單一通道。換言之，於此例中，ADC裝置100包含M個通道。於一些實施例中，M為一偶數。

如第1A圖所示，多個ADC電路系統110用以根據多個時脈訊號CLK₀~CLK_M-1中一對應者對輸入訊號SIN進行類比數位轉換，以產生多個量化輸出Q₀~Q_M-1中一對應者。

於一些實施例中，如第1B圖所示，多個時脈訊號CLK₀~CLK_M-1中兩個鄰近的時脈訊號彼此之間存在有一間隔。如此一來，第1個通道與第2個通道會在不同時間執行取樣操作與類比數位轉換。例如，第1個通道(即根據時脈訊號CLK₀操作的ADC電路系統110)於第1個取樣時間S1對輸入訊號SIN進行取樣，並進行類比數位轉換，且第2個通道(即根據時脈訊號CLK₁操作的ADC電路系統110)於第2個取樣時間S2對輸入訊號SIN進行取樣，並進行類比數位轉換。其中，取樣時間S1與S2之間的差為取樣週期TS(其對應的取樣頻率為fs，即TS=1/fs。依此類推，M個通道可根據多個交錯時序進行運作。

校正電路系統120耦接至每一個ADC電路系統 110，以接收多個量化輸出Q₀~Q_M-1。校正電路系統120可依據量化輸出Q₀~Q_M-1執行至少一校正運算，以校正多個ADC電路系統110中的偏移(offset)與增益(gain)誤差，並產生校正後的多個量化輸出CQ₀~CQ_M-1。

於一些實施例中，校正電路系統120可以是前景式校正電路或背景式校正電路。例如，校正電路系統120可包含一偽隨機數值產生器電路(未繪示)與一數位處理電路(未繪示)，其中偽隨機數值產生器電路產生一校正訊號至ADC電路系統110，且數位處理電路可根據多個量化輸出Q₀~Q_M-1執行一適應性演算法(即前述的至少一校正運算)，以降低該些量化輸出Q₀~Q_M-1的偏移或誤差。

上述的校正電路系統120僅用於示例，本案並不以此為限。各種類型的校正運算與校正電路系統120皆為本案所涵蓋之範圍。

偏斜調整電路系統130耦接至校正電路系統120，以接收多個校正後的量化輸出CQ₀~CQ_M-1。於一些實施例中，偏斜調整電路系統130用以根據多個量化輸出CQ₀~CQ_M-1分析時脈訊號CLK₀~CLK_M-1在偶數個取樣週期TS內的時間差資訊(例如為後述的時間差值△t)，以產生多個調整訊號T₀~T_M-1。於一些實施例中，偏斜調整電路系統130將多個調整訊號T₀~T_M-1分別輸出至多個ADC電路系統110。於一些實施例中，多個調整訊號T₀~T_M-1用於指示多個ADC電路系統110因時脈偏斜所需調整的時序。

詳細而言，偏斜調整電路系統130包含調整電路132以及調整電路134。調整電路132產生多個調整訊號T₀~T_M-1的第一部分(即T₀、T₂、...、T_M-2)，且調整電路134產生多個調整訊號T₀~T_M-1的第二部分(即T₁、T₃、...、T_M-1)。

調整電路132接收對應於偶數項ADC電路系統110的多個量化輸出CQ₀、CQ₂、...、CQ_M-2。調整電路132根據偶數項量化輸出CQ₀、CQ₂、...、CQ_M-2分析偶數項ADC電路系統110之間存在的時脈偏斜(相當於時間差資訊)，以產生多個調整訊號T₀、T₂、...、T_M-2。由於量化輸出CQ₀對應第1個取樣時間S1且量化輸出CQ₂對應第3個取樣時間S3，此兩個對應時間之間的期間差為2個取樣週期TS，故分析量化輸出CQ₀以及量化輸出CQ₂可得知時脈訊號CLK₀與時脈訊號CLK₂中於2個取樣週期TS內的時間差資訊。依此類推，藉由此設置方式，調整電路132可分析出時脈訊號CLK₀、CLK₂、...、CLK_M-2中於2個取樣週期TS內的時間差資訊。

對應地，調整電路134接收對應於奇數項ADC電路系統110的奇數項量化輸出CQ₁、CQ₃、...、CQ_M-1。調整電路134根據奇數項量化輸出CQ₁、CQ₃、...、CQ_M-1分析奇數項ADC電路系統110之間存在的時脈偏斜，以產生多個調整訊號T₁、T₃、...、T_M-1。藉由此設置方式，調整電路134可分析出時脈訊號CLK₁、CLK₃、...、CLK_M-1中於2個取樣週期TS內的時間差資訊。

於一些實施例中，調整電路132用以執行統計運算，以決定偶數項量化輸出CQ₀、CQ₂、...、CQ_M-2分別對應的多個計算訊號(例如為第2A圖中的M₀、M₂、...、M_M-2)，並平均這些計算訊號以產生參考訊號(例如為第2A圖中的REF1)。調整電路132更將參考訊號與多個計算訊號比較，以產生前述的多個調整訊號T₀、T₂、...、T_M-2。關於此處之操作將於後述段落中參照第2A圖詳細說明。

相應地，於一些實施例中，調整電路134用以執行統計運算，以決定奇數項量化輸出CQ₁、CQ₃、...、CQ_M-1分別對應的多個計算訊號(例如為第2B圖中的M₁、M₃、...、M_M-1)，並平均這些計算訊號以產生參考訊號(例如為第2B圖中的REF2)。調整電路134更將參考訊號與多個計算訊號比較，以產生前述的多個調整訊號T₁、T₃、...、T_M-1。

於一些實施例中，多個ADC電路系統110可根據多個調整訊號T₀~T_M-1調整取樣操作與/或類比數位轉換操作的執行時序，以等效校正時脈偏斜。或者，於一些實施例中，多個時脈訊號CLK₀~CLK_M-1的時序可直接根據多個調整訊號T0~T_M-1被調整，以等效降低時脈偏斜。例如，多個調整訊號T₀~T_M-1被輸入至用於產生多個時脈訊號CLK₀~CLK_M-1的時脈產生器、相位內插器或是一數位延遲控制線，以調整多個時脈訊號CLK₀~CLK_M-1的相位。上述根據調整訊號T₀~T_M-1降低時脈偏斜的設置方式用於示例，且本案並不以此為限。

輸出電路系統140耦接至校正電路系統120，以接收校正後的多個量化輸出CQ₀~CQ_M-1。輸出電路系統140根據校正後的多個量化輸出CQ₀~CQ_M-1執行資料組合操作，以產生數位訊號SOUT。藉由資料組合操作，可將M個通道所提供的多個量化輸出CQ₀~CQ_M-1組合為具有M倍取樣頻率fs的單一數位訊號SOUT。於一些實施例中，輸出電路系統140可由多工器電路實現，但本案並不以此為限。

參照第2A圖，第2A圖為根據本案之一些實施例所繪示第1A圖中之調整電路132之電路示意圖。為了易於理解，第2A圖之類似元件將參照第1A圖指定為相同標號。

於一些實施例中，調整電路132包含延遲電路205、多個運算電路210、絕對值電路220、統計電路230、平均電路240以及比較器電路250。

延遲電路205用以延遲第1A圖中的最後一個偶數項量化輸出CQ_M-2，以產生延遲量化輸出CQ_-2。於一些實施例中，延遲電路205所引入的延遲時間相當於第1B圖中的M個取樣週期TS。延遲電路205可由各種數位電路實現，例如可為緩衝器、反相器、濾波器等等。上述關於延遲電路205的實現方式用於示例，且本案並不以此為限。

多個運算電路210耦接至第1A圖中的校正電路系統120。多個運算電路210依序接收偶數項量化輸出CQ_-2、CQ₀、...、CQ_M-2中的兩者，以分別產生多個差值訊號D₀、D₂、...、D_M-2。以第1個運算電路210為例，第1個運算電路210接收量化輸出C_Q-2與C_Q0，並計算量化輸出CQ₀與量化輸出CQ_-2之間的差值以產生差值訊號D₀。其餘運算電路210之設置方式與操作可依此類推，故不再重複贅述。

於一些實施例中，運算電路210可由減法器電路或其他具有相同功能的處理電路實現。各種實現運算電路210的電路皆為本案所涵蓋的範圍。

多個絕對值電路220分別耦接至多個運算電路210，以分別接收多個差值訊號D₀、D₂、...、D_M-2。每一絕對值電路220依據多個差值訊號D₀、D₂、...、D_M-2中一對應者執行一絕對值運算，以產生多個絕對值訊號A₀、A₂、...、A_M-2中一對應者。以第1個絕對值電路220為例，第1個絕對值電路220接收差值訊號D₀，並執行絕對值運算以取得差值訊號D₀的絕對值，以產生絕對值訊號A₀。其餘絕對值電路220之設置方式與操作可依此類推，故不再重複贅述。

於一些實施例中，絕對值電路220可由處理電路或整流電路實現。各種實現絕對值電路220的電路皆為本案所涵蓋的範圍。

多個統計電路230分別耦接至多個絕對值電路220，以分別接收多個絕對值訊號A₀、A₂、...、A_M-2。每一統計電路230用以於一預定期間ST內持續接收多個絕對值訊號A₀、A₂、...、A_M-2中之一對應絕對值訊號，並執行統計運算以輸出多個計算訊號M₀、M₂、...、M_M-2中之一對應者。

於一些實施例中，前述的統計運算可為最大值運算或是平均運算。以第1個統計電路230為例，第1個統計電路230於該預定期間ST內持續接收絕對值訊號A₀，並執行最大值運算以輸出該預定期間ST內所收到最大的絕對值訊號A₀為計算訊號M₀。或者，第1個統計電路230於預定期間ST內持續接收絕對值訊號A₀，並執行平均運算以平均該預定期間ST內所收到的所有絕對值訊號A₀為計算訊號M₀。其餘統計電路230之設置方式與操作可依此類推，故不再重複贅述。

於一些實施例中，統計電路230可由數位處理電路、比較器電路與/或暫存器電路實現，但本案並不以此為限。各種實現統計電路230的電路皆為本案所涵蓋的範圍。

平均電路240耦接至多個統計電路230，以接收多個計算訊號M₀、M₂、...、M_M-2。平均電路240用以根據多個計算訊號M₀、M₂、...、M_M-2執行一平均運算，以平均多個計算訊號M₀、M₂、...、M_M-2來產生一參考訊號REF1。於一些實施例中，平均電路240可由數位處理電路實現，但本案並不以此為限。

多個比較器電路250耦接至平均電路240，以接收參考訊號REF1。多個比較器電路250每一者比較多個計算訊號M₀、M₂、...、M_M-2中一對應者與參考訊號REF1，以產生多個偵測訊號SD₀、SD₂、...、SD_M-2中一對應者。以第1個比較器電路250為例，比較器電路250比較計算訊號M₀與參考訊號REF1，以產生偵測訊號SD₀。其餘比較器電路250之設置方式與操作可依此類推，故不再重複贅述。

於一些實施例中。比較器電路250可由比較器實現。或者，於一些實施例中。比較器電路250可由減法器電路實現，並將參考訊號REF1減去計算訊號M₀、M₂、...、M_M-2中一對應者，以產生多個偵測訊號SD₀、SD₂、...、SD_M-2中一對應者。上述關於比較器電路250的實施方式用於示例，且本案並不以此為限。

於一些實施例中，多個偵測訊號SD₀、SD₂、...、SD_M-2可直接輸出為第1A圖的多個調整訊號T₀、T₂、...、T_M-2。於一些實施例中，多個差值訊號D₀、D₂、...、D_M-2(或多個偵測訊號SD₀、SD₂、...、SD_M-2)關聯於偶數項通道中時脈偏斜的時間資訊，其可反映出對應的偶數個ADC電路系統110上所產生的時脈偏斜。以第1個運算電路210之操作為例，如第2A圖所示，由於調整訊號T₀是基於量化輸出CQ_-2與量化輸出CQ₀之間的差值產生的，調整訊號T₀可用於指示量化輸出CQ₀對應的取樣時間S1以及量化輸出CQ_-2對應的取樣時間S3之間的時間差值。差值訊號D₀於時域中可推導為下式(1)：CQ ₀-CQ _-2=sin(2πf(k+2)T)-sin(2πfk(T+△t))=2 cos(2πfkT+2πfT+πfk△T)．sin(2πfT-πfk△t)…(1)

其中，(k+2)T用於指示量化輸出CQ₀對應的取樣時間點，k用於指示量化輸出CQ_-2所對應的取樣時間點，f為輸入訊號SIN的頻率，T為前述的取樣週期TS，△t為時間差值。

若頻率f遠小於1/2T，式(1)可進一步被推導為下式(2)：sin(2πf(k+2)T)-sin(2πfk(T+△t))=2 cos(2πfkT+2πfT+πkf△t)．(2πfT-πfk△t)…(2)

由式(2)可以得知，在滿足頻率f遠小於1/2T的條件下時，時間差值△t與差值訊號D₀的振幅(即2πfT-πfk△t)有關。因此，藉由絕對值電路220與統計電路230之操作，計算訊號M₀可反映出時間差值△t的資訊。

據此，藉由比較計算訊號M₀與參考訊號REF1，可得知時脈偏斜所造成的時間差值△t的影響。例如，若計算訊號M₀大於參考訊號REF1，代表時間差值△t的影響為正。於此條件下，時脈偏斜造成時脈訊號CLK₀的相位不正確領先。或者，若計算訊號M₀低於參考訊號REF1，代表時間差值△t的影響為負。於此條件下，時脈偏斜造成時脈訊號CLK₀的相位不正確落後。因此，根據不同的比較結果，偵測訊號SD₀將具有不同邏輯值，以反映出第1個ADC電路系統110因時脈偏斜所需調整的相位資訊。依此類推，上述各個操作可適用於各個調整訊號T₂、...、T_M-2以及偵測訊號SD₂、...、SD_M-2，故於此不再重複贅述。

於一些進一步的實施例中，調整電路132可更包含多個濾波器電路260與多個積分器電路270。多個濾波器電路260分別耦接至多個比較器電路250，以分別接收多個偵測訊號SD₀、SD₂、...、SD_M-2。

多個濾波器電路260根據多個偵測訊號SD₀、 SD₂、...、SD_M-2與至少一臨界值TH1產生多個觸發訊號TR₀、TR₂、...、TR_M-2。多個積分器電路270分別耦接至多個濾波器電路260，以分別接收多個觸發訊號TR₀、TR₂、...、TR_M-2。多個積分器電路270根據多個觸發訊號TR₀、TR₂、...、TR_M-2產生多個調整訊號T₀、T₂、...、T_M-2。

以第1個濾波器電路260與第1個積分器電路270為例，濾波器電路260耦接至第1個比較器電路250，以接收偵測訊號SD₀。於一些實施例中，濾波器電路260可持續累加偵測訊號SD₀，並比較所累加的偵測訊號SD₀與至少一臨界值TH1，以輸出一或多個觸發訊號TR₀。例如，當所累加的偵測訊號SD₀大於至少一臨界值TH1時，濾波器電路260將所累加的偵測訊號SD₀輸出為對應的觸發訊號TR₀。第1個積分器電路270耦接至第1個濾波器電路260，以接收觸發訊號TR₀。積分器電路270用以累積該觸發訊號TR₀，並將所累積的觸發訊號TR₀輸出為調整訊號T₀，以配合不同的控制時序方法。其餘濾波器電路260與積分器電路270之設置方式與操作可依此類推，故不再重複贅述。

藉由設置濾波器電路260，可降低校正時脈偏斜的執行次數，以降低ADC裝置100的動態功耗。同時，藉由設置濾波器電路260亦可降低校正時脈偏斜所引起的抖動(jitter)。藉由設置積分器電路270，可配合時序調整方法為一個對應值調整的方式。於實際應用中，濾波器電路260與積分器電路270可以根據實際需求選擇性地設置。此外，前述的臨界值TH1亦可根據實際需求調整。

於不同實施例中，濾波器電路260與積分器電路270可由至少一比較器(例如可用於比較觸發訊號與臨界值TH1或比較累積的觸發訊號)、至少一暫存器(例如可用於儲存前述的累加訊號或累積的觸發訊號等等)、至少一清除電路(例如可用於清除前述暫存器的資料)與/或至少一運算電路(例如可用於產生累加訊號或用於累積觸發訊號)實現。上述關於濾波器電路260與積分器電路270的設置方式用於示例，且本案並不以此為限。

參照第2B圖，第2B圖為根據本案之一些實施例所繪示第1A圖中之調整電路134之電路示意圖。為了易於理解，第2B圖之類似元件將參照第1A圖指定為相同標號。

於一些實施例中，調整電路134的電路結構相同於調整電路132的電路結構。例如，調整電路134包含延遲電路207、多個運算電路212、絕對值電路222、統計電路232、平均電路242以及比較器電路252。

延遲電路207延遲第1A圖中的量化輸出CQ_M-1，以產生延遲後的量化輸出CQ_-1。多個運算電路212依序接收偶數項量化輸出CQ_-1、CQ₁、...、CQ_M-1中的兩者，以分別產生多個差值訊號D₁、D₃、...、D_M-1。多個絕對值電路222分別接收多個差值訊號D₁、D₃、...、D_M-1，並分別產生多個絕對值訊號A₁、A_3．...、A_M-1。多個統計電路232分別接收多個絕對值訊號A₁、A₃、...、A_M-1，並分別輸出多個計算訊號M₁、M₃、...、M_M-1。平均電路242平均多個計算訊號M₁、M₃、...、M_M-1，以輸出參考訊號REF2。多個比較器電路252每一者比較多個計算訊號M₁、M₃、...、M_M-1中一對應者與參考訊號REF2，以產生多個偵測訊號SD₁、SD₃、...、SD_M-1中一對應者。調整電路134之詳細設定方式與操作皆類似於前述的調整電路132，故不再重複贅述。

於一些進一步的實施例中，調整電路134可更包含多個濾波器電路262與多個積分器電路272，以根據多個觸發訊號TR₁、TR3、...、TR_M-1產生多個調整訊號T₁、T₃、...、T_M-1。濾波器電路262與積分器電路272與操作皆類似於前述的濾波器電路260與積分器電路270，故不再重複贅述。

參照第3圖，第3圖為根據本案一些實施例所繪示輸入訊號SIN的波形圖。

在一些情形下，當輸入訊號SIN的頻率f接近於1/2取樣頻率fs，即f

1/2TS時，可從上式(1)推導出下式(3)：CQ ₀-CQ _-2=2 cos(2πfkT+2πfT+πf△T)．sin(π-πfk△t)…(3)

根據式(3)可得知，時間差值△t的資訊與因子sin(π)相關。如波形301所示，當輸入訊號SIN對應於相位角π時，對應的取樣點P1位於輸入訊號SIN中斜率最大的位置。因此，經由取樣點P1所分析出的時間差值△t的資訊可具有較明顯的變化。如此一來，在輸入訊號SIN的頻率f接近於1/2取樣頻率fs的情形下，藉由分析時脈訊號CLK₀~CLK_M-1在偶數個取樣週期TS(如此例中，為2個取樣週期 TS)內的時間差資訊，ADC裝置100可有效地校正時脈偏斜。

於一些相關技術中，偏斜調整電路分析多個時脈訊號在中每個取樣週期內的時間差資訊。在這些技術中，上式(1)中的(k+2)T需修正為(k+1)T，且式(3)的因子sin(π-πfk△t)需修正為sin(π/2-πfk△t)。據此，時間差值△t的資訊與因子sin(π/2)相關。如波形302所示，當輸入訊號SIN對應於相位角π/2時，對應的取樣點P2或P3皆位於波谷或波峰的位置，其變化相對不大。因此，經由取樣點P2或P3所分析出的時間差值△t的資訊較不足夠，而無法在輸入訊號SIN的頻率f接近於1/2取樣頻率fs的情形下有效地校正時脈偏斜。

參照第4圖，第4圖為根據本案一些實施例所繪示校正時脈偏斜的模擬結果示意圖。

如第4圖所示，於一實驗例中，第1A圖的ADC裝置100設置為具有4個通道(即具有4個ADC電路系統110)，輸入訊號SIN的頻率f設定為12.9GHz，且取樣頻率fs設置為28GHz。在輸入訊號SIN的頻率f接近於1/2取樣頻率fs下，藉由前述實施例的校正操作，可看出4個通道之間的相位誤差能夠可逐漸且正確地收斂至0。

參照第5圖，第5圖為根據本案一些實施例所繪示一種ADC裝置500的示意圖。為易於理解，第5圖與第1A圖中的類似元件將被指定為相同標號。

於此例中，ADC裝置500更包含偏斜校正電路 510。偏斜校正電路510可根據多個量化輸出CQ₀~CQ_M-1以及調整電路132獲取的時間差值△t的資訊分析多個時脈訊號CLK₀~CLK_M-1中於每一取樣週期TS內的時間差資訊，以產生用於校正時脈偏斜的多個調整訊號T₀~T_M-1。如先前所述，調整電路132所產生的時間差值△t的資訊可具有較明顯的變化。故藉由時間差值△t的額外輔助，可使時脈偏斜的校正過程更有效率。

於一些實施例中，偏斜校正電路510與調整電路132可共用部分電路，例如為前述的濾波器電路260與積分器電路270。於一些實施例中，偏斜校正電路510亦可與調整電路134協同運作。於一些實施例中，偏斜校正電路510亦可同時與調整電路132以及調整電路134協同運作。

上述各個實施例中，以偏斜調整電路系統130分析2個取樣週期TS內的時間差資訊之操作為例說明，但本案並不以此為限。依據不同應用，上述各實施例亦可改為分析任意偶數個取樣週期TS內的時間差資訊。例如，若欲獲取4個週期TS內的時間差資訊，可分析量化輸出CQ₀與量化輸出CQ₄，或是分析量化輸出CQ₁與量化輸出CQ₅。

參照第6圖，第6圖為根據本案之一些實施例所繪示的一種時脈偏斜校正方法600的流程圖。為易於理解，校正方法600將參照前述各圖式進行描述。

於操作S610，根據自多個ADC電路系統110根據時脈訊號CLK₀~CLK_M-1所輸出的量化輸出Q₀~Q_M-1執行至少一校正運算，以產生個量化輸出CQ₀~CQ_M-1。

於操作S620，根據量化輸出CQ₀~CQ_M-1分析時脈訊號CLK₀~CLK_M-1於偶數個取樣週期TS內的一時間差資訊，以產生多個調整訊號T₀~T_M-1，以降低ADC電路系統110中的一時脈偏斜。

上述各個操作之說明與其實施方式可參考前述各實施例的描述，故於此不再重複贅述。

上述時脈偏斜校正方法600的多個操作僅為示例，並非限定需依照此示例中的順序執行。在不違背本案的各實施例的操作方式與範圍下，在時脈偏斜校正方法600下的各種操作當可適當地增加、替換、省略或以不同順序執行。

綜上所述，本案一些實施例所提供的ADC裝置以及時脈偏斜校正方法可利用分析多個時脈訊號在偶數個取樣週期內的時間差資訊來進行校正。如此，在輸入訊號的頻率接近取樣頻率時，仍可有效地校正時脈偏斜。

雖然本案已以實施方式揭露如上，然其並非限定本案，任何熟習此技藝者，在不脫離本案之精神和範圍內，當可作各種之更動與潤飾，因此本案之保護範圍當視後附之申請專利範圍所界定者為準。