TWI704773B - 類比數位轉換器裝置以及時脈偏斜校正方法 - Google Patents

類比數位轉換器裝置以及時脈偏斜校正方法 Download PDF

Info

Publication number
TWI704773B
TWI704773B TW109105041A TW109105041A TWI704773B TW I704773 B TWI704773 B TW I704773B TW 109105041 A TW109105041 A TW 109105041A TW 109105041 A TW109105041 A TW 109105041A TW I704773 B TWI704773 B TW I704773B
Authority
TW
Taiwan
Prior art keywords
signals
quantized
generate
outputs
circuit
Prior art date
Application number
TW109105041A
Other languages
English (en)
Other versions
TW202133563A (zh
Inventor
汪鼎豪
韓昕翰
陳昱竹
Original Assignee
創意電子股份有限公司
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 創意電子股份有限公司, 台灣積體電路製造股份有限公司 filed Critical 創意電子股份有限公司
Priority to TW109105041A priority Critical patent/TWI704773B/zh
Priority to US17/015,093 priority patent/US11070221B1/en
Application granted granted Critical
Publication of TWI704773B publication Critical patent/TWI704773B/zh
Publication of TW202133563A publication Critical patent/TW202133563A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10—Calibration or testing
    • H03M1/1009—Calibration
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0624—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by synchronisation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0626—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by filtering
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
    • H03M1/0836—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of phase error, e.g. jitter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10—Calibration or testing
    • H03M1/1009—Calibration
    • H03M1/1033—Calibration over the full range of the converter, e.g. for correcting differential non-linearity
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10—Calibration or testing
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/1205—Multiplexed conversion systems
    • H03M1/121—Interleaved, i.e. using multiple converters or converter parts for one channel
    • H03M1/1215—Interleaved, i.e. using multiple converters or converter parts for one channel using time-division multiplexing

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

一種類比數位轉換器裝置，包含：複數個類比數位轉換電路、校正電路以及偏斜調整電路。偏斜調整電路用以將第二量化輸出中的偶數項量化輸出與比值相乘以產生複數個第三量化輸出，根據第三量化輸出以及第二量化輸出中的奇數項量化輸出產生複數個差值訊號，根據差值訊號分析時脈訊號於取樣週期內的時間差資訊以產生複數個調整訊號，其中調整訊號用以降低類比數位轉換電路的時脈偏斜。

Description

類比數位轉換器裝置以及時脈偏斜校正方法
本案是有關於一種類比數位轉換器裝置，且特別是有關於時間交錯式類比數位轉換器與其時脈偏斜校正方法。
類比數位轉換器(analog-to-digital converter,ADC)常應用於各種電子裝置中，用於轉換類比訊號至數位訊號以進行訊號處理。在實際應用中，ADC會因為增益誤差、電壓誤差或時序誤差影響其本身的解析度或線性度。其中，針對時序誤差，現有的技術需設置複雜的電路(例如額外的參考ADC電路、輔助用的ADC電路)或利用晶片外(off-chip)的校正來進行校正，使得ADC的功耗或是校正所需週期越來越高。
本案之第一實施態樣是在提供一種類比數位轉換器裝置，包含：複數個類比數位轉換電路、校正電路以及偏斜調整電路。複數個類比數位轉換電路用以根據交錯的複數個時脈訊號轉換輸入訊號以產生複數個第一量化輸出。校正電路用以根據第一量化輸出執行至少一校正運算，以產生複數個第二量化輸出。偏斜調整電路用以將第二量化輸出中的偶數項量化輸出與比值相乘以產生複數個第三量化輸出，根據第三量化輸出以及第二量化輸出中的奇數項量化輸出產生複數個差值訊號，根據差值訊號分析時脈訊號於取樣週期內的時間差資訊以產生複數個調整訊號，其中調整訊號用以降低類比數位轉換電路的時脈偏斜。
本案之第二實施態樣是在提供一種類比數位轉換器裝置，包含：複數個類比數位轉換電路、校正電路以及偏斜調整電路。複數個類比數位轉換電路用以根據交錯的複數個時脈訊號轉換輸入訊號以產生複數個第一量化輸出。校正電路用以根據第一量化輸出執行至少一校正運算，以產生複數個第二量化輸出。偏斜調整電路用以將第二量化輸出中的奇數項量化輸出與比值相乘以產生複數個第三量化輸出，根據第三量化輸出以及第二量化輸出中的偶數項量化輸出產生複數個差值訊號，根據差值訊號分析 時脈訊號於取樣週期內的時間差資訊以產生複數個調整訊號，其中調整訊號用以降低類比數位轉換電路的時脈偏斜。
本案之第三實施態樣是在提供一種時脈偏斜校正方法，包含：根據複數個類比數位轉換電路所產生的複數個第一量化輸出執行至少一校正運算，以產生複數個第二量化輸出；藉由偏斜調整電路將第二量化輸出中的偶數項量化輸出與比值相乘以產生複數個第三量化輸出，根據第三量化輸出以及第二量化輸出中的奇數項量化輸出產生複數個差值訊號；以及根據差值訊號分析時脈訊號於取樣週期內的時間差資訊以產生複數個調整訊號；其中調整訊號用以降低類比數位轉換電路的時脈偏斜。
本案之第四實施態樣是在提供一種時脈偏斜校正方法，包含：根據複數個類比數位轉換電路所產生的複數個第一量化輸出執行至少一校正運算，以產生複數個第二量化輸出；藉由偏斜調整電路將第二量化輸出中的奇數項量化輸出與比值相乘以產生複數個第三量化輸出，根據第三量化輸出以及第二量化輸出中的偶數項量化輸出產生複數個差值訊號；以及根據差值訊號分析時脈訊號於取樣週期內的時間差資訊以產生複數個調整訊號；其中調整訊號用以降低類比數位轉換電路的時脈偏斜。
本發明之類比數位轉換器裝置及時脈偏斜校正方法主要係利用混頻電路將部份的量化輸出進行混頻產生混頻後的量化輸出，根據混頻後的量化輸出與另一部份的量化輸出計算出差值訊號，使得輸入的訊號頻率在接近奈奎斯特頻率(Nyquist frequency)時，可以將時間差值得資訊反映得更為明顯。因此，數位轉換器裝置仍然可以藉由簡單運算取得時脈偏斜的資訊以進行校正。如此，可降低整體功耗與校正週期。
100:類比數位轉換器裝置
110:類比數位轉換電路
120:校正電路
130:偏斜調整電路
140:輸出電路
CLK0~CLKM-1:時脈訊號
Q0~QM-1、CQ-1~CQM、CQ-1、-CQ0~-CQM:量化輸出
SIN:輸入訊號
fs:取樣頻率
TS:取樣週期
ST:預定期間
SOUT:數位訊號
T0~TM:調整訊號
205:延遲電路
210A、210B:乘法電路
220:運算電路
230:絕對值電路
240:最大值電路
250:平均電路
260:比較電路
270：濾波電路
280：積分電路
D0~DM:差值訊號
A0~AM:絕對值訊號
M0~MM:最大值訊號
REF:參考訊號
SD0~SDM:偵測訊號
TH1:臨界值
TR0~TRM:觸發訊號
400、600:時脈偏斜校正方法
S410~S420、S610~S630:步驟
為讓揭示文件之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1A圖為根據本案一些實施例所繪示的一種類比數位轉換器裝置的示意圖；第1B圖為根據本案一些實施例所繪示的第1A圖中多個時脈訊號之波形示意圖；第2圖為根據本案之一些實施例所繪示第1A圖中之偏斜調整電路之電路示意圖；第3A圖為根據本案之一些實施例所繪示差值訊號之波形示意圖；第3B圖為根據本案之一些實施例所繪示差值訊號之波形示意圖； 第4圖為根據本案之一些實施例所繪示的一種時脈偏斜校正方法的流程圖；第5圖為根據本案之一些實施例所繪示第1A圖中之偏斜調整電路之電路示意圖；以及第6圖為根據本案之一些實施例所繪示的一種時脈偏斜校正方法的流程圖。
以下將配合相關圖式來說明本發明的實施例。在圖式中，相同的標號表示相同或類似的元件或方法流程。
請參閱第1A圖與第1B圖，第1A圖為根據本案一些實施例所繪示的一種類比數位轉換器(analog-to-digital converter,ADC)裝置100的示意圖。第1B圖為根據本案一些實施例所繪示的第1A圖中多個時脈訊號CLK0~CLKM-1之波形示意圖。於一些實施例中，ADC裝置100操作為具有多通道的一時間交錯式(time-interleaved)ADC。
於一些實施例中，ADC裝置100包含多個類比數位轉換電路110、校正電路120、偏斜(skew)調整電路130以及輸出電路140。值得注意的是，每一個ADC電路110操作為單一通道。換言之，於此例中，ADC裝置100包含M個通道。於一些實施例中，M為一偶數。如第1A圖 所示，多個類比數位轉換電路110用以根據多個時脈訊號CLK0~CLKM-1的其中之一對輸入訊號SIN進行類比數位轉換，以產生對應的量化輸出Q0~QM-1。
如第1B圖所示，多個時脈訊號CLK0~CLKM-1中兩個鄰近的時脈訊號彼此之間存在有一時間間隔，因此，第1個通道與第2個通道會在不同時間執行取樣操作與類比數位轉換。舉例而言，第1個通道(即根據時脈訊號CLK0操作的類比數位轉換電路110)於第1個取樣時間S1對輸入訊號SIN進行取樣，並進行類比數位轉換，且第2個通道(即根據時脈訊號CLK1操作的類比數位轉換電路110)於第2個取樣時間S2對輸入訊號SIN進行取樣，並進行類比數位轉換。其中，取樣時間S1與S2之間的差為取樣週期TS(其對應的取樣頻率為fs，即TS=1/fs。依此類推，M個通道可根據多個交錯時序進行運作)。
承上述，校正電路120耦接至每一個類比數位轉換電路110，以接收多個量化輸出Q0~QM-1。校正電路120可依據量化輸出Q0~QM-1執行至少一校正運算，以校正多個類比數位轉換電路110中的偏移(offset)與增益(gain)誤差，並產生校正後的多個量化輸出CQ0~CQM-1。
於一些實施例中，校正電路120可以是前景式校正電路或背景式校正電路。例如，校正電路120可包含一偽 隨機數值產生器電路(未繪示)與一數位處理電路(未繪示)，其中偽隨機數值產生器電路產生一校正訊號至類比數位轉換電路110，且數位處理電路可根據多個量化輸出Q0~QM-1執行一適應性演算法(即前述的至少一校正運算)，以降低量化輸出Q0~QM-1的偏移或誤差。上述的校正電路120僅用於示例，本揭示並不以此為限。各種類型的校正運算與校正電路120皆為本揭示所涵蓋之範圍。
承上述，偏斜調整電路130電性耦接至校正電路120，以接收多個校正後的量化輸出CQ0~CQM-1。於一些實施例中，偏斜調整電路130可根據量化輸出CQ0~CQM-1分析多個類比數位轉換電路110之間存在的時脈偏斜(相當於相位誤差)，以產生多個調整訊號T0~TM-1。於一些實施例中，偏斜調整電路130將多個調整訊號T0~TM-1分別輸出至多個類比數位轉換電路110，多個調整訊號T0~TM-1用以指示多個類比數位轉換電路110因時脈偏斜所需調整的時序。
於一些實施例中，多個類比數位轉換電路110可根據多個調整訊號T0~TM-1調整取樣操作與/或類比數位轉換操作的執行時序，以等效校正時脈偏斜。或者，於一些實施例中，多個時脈訊號CLK0~CLKM-1的時序可直接根據多個調整訊號T0~TM-1被調整，以等效降低時脈偏斜。 舉例而言，多個調整訊號T0~TM-1被輸入至用於產生多個時脈訊號CLK0~CLKM-1的時脈產生器、相位內插器或是一數位延遲控制線，以調整多個時脈訊號CLK0~CLKM-1的相位。上述根據調整訊號T0~TM-1降低時脈偏斜的設置方式用於示例，且本揭示並不以此為限。
承上述，輸出電路140電性耦接至校正電路120，以接收校正後的多個量化輸出CQ0~CQM-1。輸出電路140根據校正後的多個量化輸出CQ0~CQM-1執行資料組合操作，以產生數位訊號SOUT。藉由資料組合操作，可將M個通道所提供的多個量化輸出CQ0~CQM-1組合為具有取樣頻率fs的單一數位訊號SOUT，其中，取樣頻率fs為M倍的時脈訊號頻率。於一些實施例中，輸出電路140可由多工器電路實現，但本揭示並不以此為限。
參照第2圖，第2圖為根據本案之一些實施例所繪示第1A圖中之偏斜調整電路130之電路示意圖。為了易於理解，第2圖之類似元件將參照第1A圖指定為相同標號。於一些實施例中，偏斜調整電路130包含延遲電路205、多個乘法電路210A、多個運算電路220、多個絕對值電路230、多個最大值電路240、平均電路250、多個比較電路260。
延遲電路205用以延遲第1A圖中的量化輸出CQM-1，以產生延遲後的量化輸出CQ-1。於一些實施例中，延遲電路205所引入的延遲時間相當於第1B圖中的週期M×TS。延遲電路205可由各種數位電路實現，例如可為緩衝器、反相器、濾波器等等。上述關於延遲電路205的實現方式用於示例，且本揭示並不以此為限。
如第2圖所示，多個乘法電路210A電性耦接至第1A圖中的校正電路120。多個乘法電路210A用以將量化輸出CQ0~CQM-1中的偶數項量化輸出CQ0、CQ2、...、CQM-2與一比值相乘以產生多個量化輸出-CQ0、-CQ2、...、-CQM-2。以第1個乘法電路210A為例，第1個乘法電路210A接收量化輸出CQ0，並將量化輸出CQ0與一比值相乘以產生量化輸出-CQ0。於此實施例中，比值可以實施為-1。其餘乘法電路210A之設置方式與操作可以此類推，故不再重複贅述。
承上述，於一些實施例中，乘法電路210A可由混頻器或其他具有相同功能的處理電路實現。各種實現乘法電路210A的電路皆為本揭示所涵蓋的範圍。
承上述，多個運算電路220電性耦接至乘法電路210A與第1A圖中的校正電路120。多個運算電路220依序接收延遲量化輸出CQ-1、量化輸出-CQ0、-CQ2、...、-CQM-2 以及奇數項量化輸出CQ1、CQ3、...、CQM-1。接著，多個運算電路220用以根據延遲量化輸出CQ-1、量化輸出-CQ0、-CQ2、...、-CQM-2以及奇數項量化輸出CQ1、CQ3、...、CQM-1中的兩個訊號分別產生多個差值訊號D0~DM-1。
承上述，以第1個運算電路220為例，第1個運算電路220接收延遲量化輸出CQ-1以及乘法電路210A計算後的量化輸出-CQ0，並將量化輸出-CQ0減去延遲量化輸出CQ-1以產生差值訊號D0。
同樣地，第2個運算電路220係接收乘法電路210A計算後的量化輸出-CQ0以及量化輸出CQ1，並將量化輸出CQ1減去量化輸出-CQ0以產生差值訊號D1，換句話說差值訊號D1實際上是量化輸出CQ1加上量化輸出CQ0。其餘運算電路220之設置方式與操作可以此類推，故不再重複贅述。於一些實施例中，運算電路220可由減法器或其他具有相同功能的處理電路實現。各種實現運算電路220的電路皆為本揭示所涵蓋的範圍。
接著，多個絕對值電路230分別電性耦接至多個運算電路220，以分別接收多個差值訊號D0~DM-1。每一絕對值電路230依據多個差值訊號D0~DM-1中的一對應差值訊號執行一絕對值運算，以產生多個絕對值訊號A0~AM-1中一對應者。以第1個絕對值電路230為例，第1個絕 對值電路230接收差值訊號D0，並執行絕對值運算以取得差值訊號D0的絕對值，以產生絕對值訊號A0。其餘絕對值電路230之設置方式與操作可以此類推，故不再重複贅述。於一些實施例中，絕對值電路230可由處理電路或整流電路實現，各種實現絕對值電路230的電路皆為本揭示所涵蓋的範圍。
多個最大值電路240分別電性耦接至多個絕對值電路230，以分別接收多個絕對值訊號A0~AM-1。每一最大值電路240用以於一預定期間ST內持續接收多個絕對值訊號A0~AM-1中之一對應的絕對值訊號，並執行一最大值運算以輸出對應的最大值訊號M0~MM-1。對應的最大值訊號M0~MM-1係由對應的絕對值訊號於預定期間ST內的一最大值產生。其餘最大值電路240之設置方式與操作可以此類推，故不再重複贅述。
於一些實施例中，最大值電路240可由數位處理電路、比較電路與/或暫存器電路實現，但本揭示並不以此為限。各種實現最大值電路240的電路皆為本揭示所涵蓋的範圍。
平均電路250電性耦接至多個最大值電路240，以接收多個最大值訊號M0~MM-1。平均電路250用以根據多個最大值訊號M0~MM-1執行一平均運算，以平均多個 最大值訊號M0~MM-1來產生一參考訊號REF。於一些實施例中，平均電路250可由數位處理電路實現，但本揭示並不以此為限。
多個比較電路260分別耦接多個最大值電路240與平均電路250，分別接收最大值訊號M0~MM-1與參考訊號REF。每一比較電路260用以比較每一最大值訊號M0~MM-1與參考訊號REF，以產生對應的偵測訊號SD0~SDM-1。以第1個比較電路260為例，比較電路260比較最大值訊號M0與參考訊號REF，以產生偵測訊號SD0。其餘比較電路260之設置方式與操作可以此類推，故不再重複贅述。
於一些實施例中，比較電路260可由比較器實現。或者，於一些實施例中，比較電路260可由減法器電路實現，並將參考訊號REF減去對應的最大值訊號M0~MM-1，以產生對應的偵測訊號SD0~SDM-1。上述關於比較器電路260的實施方式用於示例，且本揭示並不以此為限。
於一實施例中，多個偵測訊號SD0~SDM-1可直接輸出為第1A圖的多個調整訊號T0~TM-1。值得注意的是，多個偵測訊號SD0~SDM-1關聯於類比數位轉換電路 110的時脈偏斜的時間資訊，其可反映出對應的ADC裝置100上所產生的時脈偏斜。
承上述，以第1個運算電路220之操作為例，如第5圖所示，由於調整訊號T0是基於延遲量化輸出-CQ-1與量化輸出CQ0之間的差值產生的，調整訊號T0可用於指示時間T0(即量化輸出CQ0對應的取樣時間點)以及時間T-1(即延遲量化輸出-CQ-1對應的取樣時間點)之間的時間差值。差值訊號D0於時域中可推導為下式(1)：
Figure 109105041-A0305-02-0015-1
 其中，(n+1)(T+ΔT)相當於量化輸出CQ0對應的取樣時間點，k用於指示每個量化輸出CQ0或-CQ-1所對應的取樣時間點，f為輸入訊號SIN的頻率，Δt為時間差值，T為前述的週期TS。
當輸入訊號SIN的頻率接近於奈奎斯特頻率(1/2T)時，式(1)可進一步被推導為下式(2)：
Figure 109105041-A0305-02-0015-2
由式(2)可以得知，在滿足頻率f接近於1/2T的條件下時，時間差值Δt與差值訊號D0的振幅(即π/2+πfΔt)有關。因此，藉由絕對值電路230與最大值電路240之操作，最大值訊號M0可反映出時間差值Δt的資訊。
請進一步參考第3A圖，第3A圖為根據本案之一些實施例所繪示差值訊號之波形示意圖。如第3A圖所示，第3A圖的縱軸表示為差值訊號的振福，橫軸表示為時間(已正規化至0~1之間)。接續上方實施例，差值訊號D0以cos函數的形式表現，並且當頻率f接近於奈奎斯特頻率時(約略是橫軸0.25~0.3之間)，時間差值Δt的變化為範圍X1。
然而，在先前技術中沒有乘法電路210A的情況下，量化輸出CQ-1與量化輸出CQ0之間的差值訊號D0於時域中可推導為下式(3)：
Figure 109105041-A0305-02-0016-3
當輸入訊號SIN的頻率接近於奈奎斯特頻率(1/2T)時，式(3)可進一步被推導為下式(4)：
Figure 109105041-A0305-02-0016-4
 因此，由式(4)可以得知，在滿足頻率f接近於1/2T的條件下時，時間差值Δt與差值訊號D0的振幅(即π/2+πfΔt)有關，並且差值訊號D0以sin函數的形式表現。
請進一步參考第3B圖，第3B圖為根據本案之一些實施例所繪示差值訊號之波形示意圖。如第3B圖所示，第3B圖的縱軸表示為差值訊號的振福，橫軸表示為時間(已正規化至0~1之間)。接續上方實施例，當頻率f接近於奈 奎斯特頻率(約略是橫軸0.25~0.3之間)時，時間差值Δt的變化為範圍X2。如第3A圖及的3B圖所示，範圍X1比範圍X2大。換言之，在接近於奈奎斯特頻率時時間差值Δt以cos函數的形式表現比起時間差值Δt以sin函數的形式表現來的明顯，因此將差值訊號D0以cos函數的形式表現可以讓時間差值Δt的資訊擾動得更為明顯，使得時脈偏斜校正可以更為準確。
接著，藉由比較最大值訊號M0與參考訊號REF，可得知時脈偏斜所造成的時間差值Δt的影響。例如，若最大值訊號M0大於參考訊號REF，代表時間差值Δt的影響為正。於此條件下，時脈偏斜造成時脈訊號CLK0的相位不正確領先。或者，若最大值訊號M0低於參考訊號REF，代表時間差值Δt的影響為負。於此條件下，時脈偏斜造成時脈訊號CLK0的相位不正確落後。因此，根據不同的比較結果，偵測訊號SD0將具有不同邏輯值，以反映出第1個類比數位轉換電路110因時脈偏斜所需調整的相位資訊。依此類推，上述各個操作可適用於各個調整訊號T0~TM-1以及偵測訊號SD0~SDM-1，故於此不再重複贅述。
於一些相關技術中，皆是針對訊號頻率小於奈奎斯特頻率時，獲得時脈偏斜的資訊的技術。然而，當輸入頻率接近於奈奎斯特頻率時，以往的偏斜調整電路較難反 應出時脈偏斜的資訊。因此，相較於以往技術，本揭示實施例可達到在輸入的訊號頻率接近奈奎斯特頻率時，數位轉換器裝置仍然可以藉由簡單運算取得更為明顯的時脈偏斜的資訊以進行校正，可達到較低的功率消耗與較少的校正週期。值得注意的是，訊號頻率接近於奈奎斯特頻率意謂的是訊號頻率在1/3T~2/3T之間。
於一些進一步的實施例中，偏斜調整電路130可更包含多個濾波電路270與多個積分電路280。多個濾波電路270分別耦接至多個比較電路260，以分別接收多個偵測訊號SD0~SDM-1。
多個濾波電路270根據多個偵測訊號SD0~SDM-1與至少一臨界值TH1產生多個觸發訊號TR0~TRM-1。多個積分電路280分別耦接至多個濾波電路270，以分別接收多個觸發訊號TR0~TRM-1。多個積分電路280根據多個觸發訊號TR0~TRM-1產生多個調整訊號T0~TM-1。
承上述，以第1個濾波電路270與第1個積分電路280為例，濾波電路270電性耦接至第1個比較電路260，以接收偵測訊號SD0。於一些實施例中，濾波電路270可持續累加偵測訊號SD0，並比較所累加的偵測訊號SD0與至少一臨界值TH1，以輸出一或多個觸發訊號TR0。例如， 當所累加的偵測訊號SD0大於至少一臨界值TH1時，濾波電路270將所累加的偵測訊號SD0輸出為對應的觸發訊號TR0。第1個積分電路280耦接至第1個濾波電路270，以接收觸發訊號TR0。積分電路280用以累積觸發訊號TR0，並將所累積的觸發訊號TR0輸出為調整訊號T0，以配合不同的控制時序方法。其餘濾波電路270與積分電路280之設置方式與操作可以此類推，故不再重複贅述。
藉由設置濾波電路270，可降低校正時脈偏斜的執行次數，以降低ADC裝置100的動態功耗。同時，藉由設置濾波電路270亦可降低校正時脈偏斜所引起的抖動(jitter)。藉由設置積分電路280，可配合時序調整方法為一個對應值調整的方式。於實際應用中，濾波電路270與積分電路280可以根據實際需求選擇性地設置。此外，前述的臨界值TH1亦可根據實際需求調整。
於不同實施例中，前述的濾波電路270與積分電路280可由至少一比較器(例如可用於比較觸發訊號與臨界值TH1或比較累積的觸發訊號)、至少一暫存器(例如可用於儲存前述的累加訊號或累積的觸發訊號等等)、至少一清除電路(例如可用於清除前述暫存器的資料)與/或至少一運算電路(例如可用於產生累加訊號或用於累積觸發訊號) 實現。上述關於濾波電路270與積分電路280的設置方式用於示例，且本揭示並不以此為限。
請參考第4圖，第4圖為根據本案之一些實施例所繪示的一種時脈偏斜校正方法400的流程圖。為易於理解，時脈偏斜校正方法400將參照前述各圖式進行描述。於一實施例中，時脈偏斜校正方法400首先執行步驟S410，根據多個類比數位轉換電路110所產生的多個量化輸出Q0~QM-1執行至少一校正運算，以產生多個量化輸出CQ0~CQM-1。
時脈偏斜校正方法400接著執行步驟S420，藉由偏斜調整電路130決定量化輸出CQ0~CQM-1中的偶數項量化輸出CQ0、CQ2、...、CQM-2與一比值相乘以產生多個量化輸出-CQ0、-CQ2、...、-CQM-2，根據量化輸出-CQ0、-CQ2、...、-CQM-2以及奇數項量化輸出CQ1、CQ3、...、CQM-1產生多個差值訊號D0~DM-1。
承上述，於步驟S430中，根據差值訊號D0~DM-1分析時脈訊號CLK0~CLKM-1於取樣週期內的時間差資訊以產生多個調整訊號T0~TM-1，以降低多個類比數位轉換電路110中的時脈偏斜。前述各個操作之說明與其實施方式可參考前述各實施例的描述，故於此不再重複贅述。
於另一實施例中，第5圖為根據本案之一些實施例所繪示第1A圖中之偏斜調整電路系統130之電路示意圖。於一些實施例中，偏斜調整電路130包含延遲電路205、多個乘法電路210B、多個運算電路220、多個絕對值電路230、多個最大值電路240、平均電路250、多個比較電路260。於此實施例中，第5圖所示的偏斜調整電路130與第2圖所示的偏斜調整電路130類似，兩者的差異在於乘法電路210A及210B的實施方式。
承上述，如第5圖所示，多個乘法電路210B電性耦接至第1A圖中的校正電路120。多個乘法電路210B用以將延遲量化輸出CQ-1與量化輸出CQ0~CQM-1中的奇數項量化輸出CQ1、CQ3、...、CQM-1與一比值相乘以產生多個量化輸出-CQ-1、-CQ1、-CQ3、...、-CQM-1。以第1個乘法電路210B為例，第1個乘法電路210B接收延遲量化輸出CQ-1，並將量化輸出CQ-1與一比值相乘以產生量化輸出-CQ-1。於此實施例中，比值可以實施為-1。其餘乘法電路210B之設置方式與操作可以此類推，故不再重複贅述。
承上述，於一些實施例中，乘法電路210B可由混頻器或其他具有相同功能的處理電路實現。各種實現乘法電路210B的電路皆為本揭示所涵蓋的範圍。
承上述，多個運算電路220電性耦接至乘法電路210B與第1A圖中的校正電路120。多個運算電路220依序接收量化輸出-CQ-1、-CQ1、-CQ3、...、-CQM-1以及偶數項量化輸出CQ0、CQ2、...、CQM-2。接著，多個運算電路220用以根據量化輸出-CQ-1、-CQ1、-CQ3、...、-CQM-1以及偶數項量化輸出CQ0、CQ2、...、CQM-2中的兩個訊號分別產生多個差值訊號D0~DM-1。
承上述，以第1個運算電路220為例，第1個運算電路220接收乘法電路210B計算後的量化輸出-CQ-1以及量化輸出CQ0，並將量化輸出CQ0減去量化輸出-CQ-1以產生差值訊號D0，換句話說差值訊號D0實際上是量化輸出CQ0加上量化輸出CQ-1。
同樣地，第2個運算電路220係接收量化輸出CQ0以及乘法電路210B計算後的量化輸出-CQ1，並將量化輸出-CQ1減去量化輸出CQ0以產生差值訊號D1。其餘運算電路220之設置方式與操作可以此類推，故不再重複贅述。於一些實施例中，運算電路220可由減法器或其他具有相同功能的處理電路實現。各種實現運算電路220的電路皆為本揭示所涵蓋的範圍。
接著，第5圖所示的延遲電路205、多個絕對值電路230、多個最大值電路240、平均電路250、多個比較電 路260、多個濾波電路270與多個積分電路280的實施方式與前述第2圖所示的元件相同，在此不再贅述。
請參考第6圖，第6圖為根據本案之一些實施例所繪示的一種時脈偏斜校正方法600的流程圖。為易於理解，時脈偏斜校正方法600將參照前述各圖式進行描述。於一實施例中，時脈偏斜校正方法600首先執行步驟S610，根據多個類比數位轉換電路110所產生的多個量化輸出Q0~QM-1執行至少一校正運算，以產生多個量化輸出CQ0~CQM-1。
時脈偏斜校正方法600接著執行步驟S620，藉由偏斜調整電路130決定量化輸出CQ0~CQM-1中的奇數項量化輸出CQ-1、CQ1、CQ3、...、CQM-1與一比值相乘以產生多個量化輸出-CQ-1、-CQ1、-CQ3、...、-CQM-1，根據量化輸出-CQ-1、-CQ1、-CQ3、...、-CQM-1以及偶數項量化輸出CQ0、CQ2、...、CQM-2產生多個差值訊號D0~DM-1。
承上述，於步驟S630中，根據差值訊號D0~DM-1分析時脈訊號CLK0~CLKM-1於取樣週期內的時間差資訊以產生多個調整訊號T0~TM-1，以降低多個類比數位轉換電路110中的時脈偏斜。前述各個操作之說明與其實施方式可參考前述各實施例的描述，故於此不再重複贅述。
綜上所述，本揭露之類比數位轉換器裝置及時脈偏斜校正方法主要係利用混頻電路將部份的量化輸出進行混頻產生混頻後的量化輸出，根據混頻後的量化輸出與另一部份的量化輸出計算出差值訊號，使得輸入的訊號頻率在接近奈奎斯特頻率(Nyquist frequency)時，可以將時間差值得資訊反映得更為明顯。因此，數位轉換器裝置仍然可以藉由簡單運算取得時脈偏斜的資訊以進行校正。如此，可降低整體功耗與校正週期。
在說明書及申請專利範圍中使用了某些詞彙來指稱特定的元件。然而，所屬技術領域中具有通常知識者應可理解，同樣的元件可能會用不同的名詞來稱呼。說明書及申請專利範圍並不以名稱的差異做為區分元件的方式，而是以元件在功能上的差異來做為區分的基準。在說明書及申請專利範圍所提及的「包含」為開放式的用語，故應解釋成「包含但不限定於」。另外，「耦接」在此包含任何直接及間接的連接手段。因此，若文中描述第一元件耦接於第二元件，則代表第一元件可通過電性連接或無線傳輸、光學傳輸等信號連接方式而直接地連接於第二元件，或者通過其他元件或連接手段間接地電性或信號連接至該第二元件。
另外，除非說明書中特別指明，否則任何單數格的用語都同時包含複數格的涵義。
以上僅為本發明的較佳實施例，凡依本發明請求項所做的均等變化與修飾，皆應屬本發明的涵蓋範圍。
100:類比數位轉換器裝置
110:類比數位轉換電路
120:校正電路
130:偏斜調整電路
140:輸出電路
CLK0~CLKM-1:時脈訊號
Q0~QM、CQ~CQM1:量化輸出
SIN:輸入訊號
SOUT:數位訊號
T0~TM:調整訊號

Claims (20)

  1. 一種類比數位轉換器裝置，包含：複數個類比數位轉換電路，用以根據交錯的複數個時脈訊號轉換一輸入訊號以產生複數個第一量化輸出；一校正電路，用以根據該些第一量化輸出執行至少一校正運算，以產生複數個第二量化輸出；以及一偏斜調整電路，用以將該些第二量化輸出中的偶數項量化輸出與一比值相乘以產生複數個第三量化輸出，根據該些第三量化輸出以及該些第二量化輸出中的奇數項量化輸出產生複數個差值訊號，根據該些差值訊號分析該些時脈訊號於一取樣週期內的一時間差資訊以產生複數個調整訊號，其中該些調整訊號用以降低該些類比數位轉換電路的一時脈偏斜。
  2. 如請求項1所述的類比數位轉換器裝置，其中該偏斜調整電路更用以分別針對該些差值訊號執行複數個絕對值運算以產生複數個絕對值訊號，並用以分別對該些絕對值訊號執行複數個最大值運算以產生複數個最大值訊號，接著平均該些最大值訊號以產生一參考訊號，且將該參考訊號分別與該些最大值訊號比較以產生該些調整訊號。
  3. 如請求項2所述的類比數位轉換器裝置，其中 該偏斜調整電路包含：一延遲電路，用以延遲該些第二量化輸出中之一最後一者，以產生一延遲量化輸出；複數個乘法電路，用以將該些第二量化輸出中的偶數項量化輸出與該比值相乘以產生該些第三量化輸出；複數個運算電路，用以依序接收該延遲量化輸出、該些第三量化輸出以及該些奇數項量化輸出，並且該些運算電路用以根據該延遲量化輸出、該些第三量化輸出以及該些奇數項量化輸出中的兩個訊號分別產生該些差值訊號；複數個絕對值電路，其中每一該些絕對值電路用以根據該些差值訊號中的一對應差值訊號執行一絕對值運算，以產生對應的絕對值訊號；複數個最大值電路，其中每一該些最大值電路用以接收對應的絕對值訊號，並執行一最大值運算，以輸出對應的最大值訊號，其中對應的最大值訊號由對應的絕對值訊號於一預定期間內的一最大值產生；一平均電路，用以執行一平均運算以平均該些最大值訊號，以產生該參考訊號；以及複數個比較電路，用以比較每一該些最大值訊號與該參考訊號，以產生複數個偵測訊號。
  4. 如請求項3所述的類比數位轉換器裝置，其中該偏斜調整電路輸出該些偵測訊號為該些調整訊號。
  5. 如請求項3所述的類比數位轉換器裝置，其中該些乘法電路分別電性耦接至偶數項的運算電路，每一該些乘法電路用以傳送對應的第三量化輸出至對應的偶數項的運算電路。
  6. 一種類比數位轉換器裝置，包含：複數個類比數位轉換電路，用以根據交錯的複數個時脈訊號轉換一輸入訊號以產生複數個第一量化輸出；一校正電路，用以根據該些第一量化輸出執行至少一校正運算，以產生複數個第二量化輸出；以及一偏斜調整電路，用以將該些第二量化輸出中的奇數項量化輸出與一比值相乘以產生複數個第三量化輸出，根據該些第三量化輸出以及該些第二量化輸出中的偶數項量化輸出產生複數個差值訊號，根據該些差值訊號分析該些時脈訊號於一取樣週期內的一時間差資訊以產生複數個調整訊號，其中該些調整訊號用以降低該些類比數位轉換電路的一時脈偏斜。
  7. 如請求項6所述的類比數位轉換器裝置，其中該偏斜調整電路更用以分別針對該些差值訊號執行複數個絕對值運算以產生複數個絕對值訊號，並用以分別對該些絕對值訊號執行複數個最大值運算以產生複數個最大值訊 號，接著平均該些最大值訊號以產生一參考訊號，且將該參考訊號分別與該些最大值訊號比較以產生該些調整訊號。
  8. 如請求項7所述的類比數位轉換器裝置，其中該偏斜調整電路更包含：一延遲電路，用以延遲該些第二量化輸出中之一最後一者，以產生一延遲量化輸出；複數個乘法電路，用以將該些第二量化輸出中的奇數項量化輸出與該比值相乘以產生該些第三量化輸出；複數個運算電路，用以依序接收該延遲量化輸出、該些第三量化輸出以及該些偶數項量化輸出，並且該些運算電路用以根據該延遲量化輸出、該些第三量化輸出以及該些偶數項量化輸出中的兩個訊號分別產生該些差值訊號；複數個絕對值電路，其中每一該些絕對值電路用以根據該些差值訊號中的一對應差值訊號執行一絕對值運算，以產生對應的絕對值訊號；複數個最大值電路，其中每一該些最大值電路用以接收對應的絕對值訊號，並執行一最大值運算，以輸出對應的最大值訊號，其中對應的最大值訊號由對應的絕對值訊號於一預定期間內的一最大值產生；一平均電路，用以執行一平均運算以平均該些最大值訊號，以產生該參考訊號；以及複數個比較電路，用以比較每一該些最大值訊號與該參 考訊號，以產生複數個偵測訊號。
  9. 如請求項8所述的類比數位轉換器裝置，其中該偏斜調整電路輸出該些偵測訊號為該些調整訊號。
  10. 如請求項8所述的類比數位轉換器裝置，其中該些乘法電路分別電性耦接至奇數項的運算電路，每一該些乘法電路用以傳送對應的第三量化輸出至對應的奇數項的運算電路。
  11. 一種時脈偏斜校正方法，包含：根據複數個類比數位轉換電路所產生的複數個第一量化輸出執行至少一校正運算，以產生複數個第二量化輸出；藉由一偏斜調整電路將該些第二量化輸出中的偶數項量化輸出與一比值相乘以產生複數個第三量化輸出，根據該些第三量化輸出以及該些第二量化輸出中的複數個奇數項量化輸出產生複數個差值訊號；以及根據該些差值訊號分析該些時脈訊號於一取樣週期內的一時間差資訊以產生複數個調整訊號；其中該些調整訊號用以降低該些類比數位轉換電路的一時脈偏斜。
  12. 如請求項11所述的時脈偏斜校正方法，其中產生該些差值訊號，更包含：延遲該些第二量化輸出中之一最後一者，以產生一延遲量化輸出；將該些第二量化輸出中的偶數項量化輸出與該比值相乘以產生該些第三量化輸出；以及依序接收該延遲量化輸出、該些第三量化輸出以及該些奇數項量化輸出，並且根據該延遲量化輸出、該些第三量化輸出以及該些奇數項量化輸出中的兩個訊號分別產生該些差值訊號。
  13. 如請求項11所述的時脈偏斜校正方法，其中產生該些調整訊號，更包含：分別針對該些差值訊號執行複數個絕對值運算以產生複數個絕對值訊號；分別對該些絕對值訊號執行複數個最大值運算以產生複數個最大值訊號；平均該些最大值訊號以產生一參考訊號；以及比較該參考訊號與該些最大值訊號以產生複數個偵測訊號。
  14. 如請求項13所述的時脈偏斜校正方法，其 中該偏斜調整電路輸出該些偵測訊號為該些調整訊號。
  15. 如請求項11所述的時脈偏斜校正方法，其中該比值設定為-1。
  16. 一種時脈偏斜校正方法，包含：根據複數個類比數位轉換電路所產生的複數個第一量化輸出執行至少一校正運算，以產生複數個第二量化輸出；藉由一偏斜調整電路將該些第二量化輸出中的奇數項量化輸出與一比值相乘以產生複數個第三量化輸出，根據該些第三量化輸出以及該些第二量化輸出中的複數個偶數項量化輸出產生複數個差值訊號；以及根據該些差值訊號分析該些時脈訊號於一取樣週期內的一時間差資訊以產生複數個調整訊號；其中該些調整訊號用以降低該些類比數位轉換電路的一時脈偏斜。
  17. 如請求項16所述的時脈偏斜校正方法，其中產生該些差值訊號，更包含：延遲該些第二量化輸出中之一最後一者，以產生一延遲量化輸出； 將該些第二量化輸出中的奇數項量化輸出與該比值相乘以產生該些第三量化輸出；以及依序接收該延遲量化輸出、該些第三量化輸出以及該些偶數項量化輸出，並且根據該延遲量化輸出、該些第三量化輸出以及該些偶數項量化輸出中的兩個訊號分別產生該些差值訊號。
  18. 如請求項16所述的時脈偏斜校正方法，其中產生該些調整訊號，更包含：分別針對該些差值訊號執行複數個絕對值運算以產生複數個絕對值訊號；分別對該些絕對值訊號執行複數個最大值運算以產生複數個最大值訊號；平均該些最大值訊號以產生一參考訊號；以及比較該參考訊號與該些最大值訊號以產生複數個偵測訊號。
  19. 如請求項18所述的時脈偏斜校正方法，其中該偏斜調整電路輸出該些偵測訊號為該些調整訊號。
  20. 如請求項16所述的時脈偏斜校正方法，其中該比值設定為-1。
TW109105041A 2020-02-17 2020-02-17 類比數位轉換器裝置以及時脈偏斜校正方法 TWI704773B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW109105041A TWI704773B (zh) 2020-02-17 2020-02-17 類比數位轉換器裝置以及時脈偏斜校正方法
US17/015,093 US11070221B1 (en) 2020-02-17 2020-09-09 Analog to digital converter device and method for calibrating clock skew

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW109105041A TWI704773B (zh) 2020-02-17 2020-02-17 類比數位轉換器裝置以及時脈偏斜校正方法

Publications (2)

Publication Number Publication Date
TWI704773B true TWI704773B (zh) 2020-09-11
TW202133563A TW202133563A (zh) 2021-09-01

Family

ID=73643988

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109105041A TWI704773B (zh) 2020-02-17 2020-02-17 類比數位轉換器裝置以及時脈偏斜校正方法

Country Status (2)

Country Link
US (1) US11070221B1 (zh)
TW (1) TWI704773B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11515881B2 (en) 2021-03-31 2022-11-29 Global Unichip Corporation Analog to digital converter device and method for calibrating clock skew
US11569833B2 (en) 2021-04-21 2023-01-31 Global Unichip Corporation Analog to digital converter device and method for controlling calibration circuit

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI779967B (zh) * 2021-12-14 2022-10-01 瑞昱半導體股份有限公司 具有適應性比較機制的比較電路及其運作方法
CN114142858B (zh) * 2022-01-30 2022-05-20 深圳市速腾聚创科技有限公司 多通道采样时间偏差校准模块及时间交织模数转换器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120262318A1 (en) * 2011-04-12 2012-10-18 Maxim Integrated Products, Inc. System and Method for Background Calibration of Time Interleaved Analog to Digital Converters
CN103825612A (zh) * 2014-01-17 2014-05-28 电子科技大学 基于时间数字转换器的采样时钟失配后台校正方法
TWI572145B (zh) * 2016-03-02 2017-02-21 國立臺灣大學 類比數位轉換系統及轉換方法
TWI605687B (zh) * 2013-03-08 2017-11-11 安娜卡敦設計公司 時間交錯類比至數位轉換器之缺陷的估計

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8830094B1 (en) 2013-12-18 2014-09-09 Xilinx, Inc. Time skew extraction of interleaved analog-to-digital converters
US10291247B1 (en) * 2018-03-07 2019-05-14 Xilinx, Inc. Chopping switch time-skew calibration in time-interleaved analog-to-digital converters
US10483996B1 (en) * 2018-05-29 2019-11-19 Xilinx, Inc. Time skew calibration of time-interleaved analog to digital converters
US10917103B2 (en) * 2019-01-23 2021-02-09 Global Unichip Corporation Analog-to-digital converter device and method for calibrating clock skew

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120262318A1 (en) * 2011-04-12 2012-10-18 Maxim Integrated Products, Inc. System and Method for Background Calibration of Time Interleaved Analog to Digital Converters
TWI605687B (zh) * 2013-03-08 2017-11-11 安娜卡敦設計公司 時間交錯類比至數位轉換器之缺陷的估計
CN103825612A (zh) * 2014-01-17 2014-05-28 电子科技大学 基于时间数字转换器的采样时钟失配后台校正方法
TWI572145B (zh) * 2016-03-02 2017-02-21 國立臺灣大學 類比數位轉換系統及轉換方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11515881B2 (en) 2021-03-31 2022-11-29 Global Unichip Corporation Analog to digital converter device and method for calibrating clock skew
US11569833B2 (en) 2021-04-21 2023-01-31 Global Unichip Corporation Analog to digital converter device and method for controlling calibration circuit

Also Published As

Publication number Publication date
US11070221B1 (en) 2021-07-20
TW202133563A (zh) 2021-09-01

Similar Documents

Publication Publication Date Title
TWI704773B (zh) 類比數位轉換器裝置以及時脈偏斜校正方法
US10784882B2 (en) Analog to digital converter device and method of calibrating clock skew
US7808408B2 (en) Minimizing adverse effects of skew between two analog-to-digital converters
TWI712267B (zh) 類比數位轉換器裝置以及時脈偏斜校正方法
US8836551B2 (en) Analog digital converter (ADC) and correction circuit and correction method therefor
US8519875B2 (en) System and method for background calibration of time interleaved analog to digital converters
KR101082415B1 (ko) 계층구조 위상 디지털 변환기
US10917103B2 (en) Analog-to-digital converter device and method for calibrating clock skew
US20100134335A1 (en) Apparatus for compensating for error of time-to-digital converter
US11012083B1 (en) Voltage-to-time-to-digital converter (VTDC) with coarse analog-to-digital converter (ADC)
TWI699975B (zh) 類比數位轉換器裝置與時脈偏斜校正方法
TWI723880B (zh) 類比數位轉換器裝置以及時脈偏斜校正方法
KR20080051676A (ko) 알고리즘 아날로그-디지털 변환기
CN113162622B (zh) 模拟数字转换器装置以及时脉偏斜校正方法
CN113271100B (zh) 模拟数字转换器装置以及时脉偏斜校正方法
US11177822B2 (en) System and method for background calibration of time interleaved ADC
CN112448719B (zh) 模拟数字转换器装置与时脉偏斜校正方法
CN113708762B (zh) 模拟数字转换器装置以及时脉偏斜校正方法
TWI747776B (zh) 類比數位轉換器裝置與時脈偏斜校正方法
US11569833B2 (en) Analog to digital converter device and method for controlling calibration circuit
CN115149949A (zh) 模拟数字转换器装置与时脉偏斜校正方法
CN111478702B (zh) 模拟数字转换器装置与时脉偏斜校正方法
CN115225085A (zh) 模拟数字转换器装置与校正电路控制方法
JP2023165583A (ja) 位相ノイズ影響除去用の補正システムとそれを含むアナログ・デジタル変換装置