KR20080051676A - 알고리즘 아날로그-디지털 변환기 - Google Patents

Abstract

본 발명은 알고리즘 아날로그-디지털 변환기에 관한 것으로, 하나의 아날로그 입력신호에 대하여 서로 다른 캐패시터 연결을 통해 두개의 디지털 출력을 얻어내고 그 디지털 출력신호를 더하여 최종 출력값을 얻어냄으로써, 캐패시터에 의한 부정합요소를 제거하여 캐패시터 부정합에 의한 선형성 제한을 최소화할 수 있는 것을 특징으로 한다. 또한, 본 발명의 알고리즘 아날로그-디지털 변환기는, 높은 해상도를 요구하는 주기에서는 동작주파수를 느리게 하고, 낮은 해상도를 요구하는 주기에서는 동작주파수를 빠르게 함으로써, 요구되는 해상도에 따라 동작 클럭 주파수를 다르게 하여 전력소모를 최소화할 수 있는 것을 특징으로 한다.

아날로그-디지털 변환기, ADC, analog-to-digital converter, 알고리즘, Algorithmic

Description

알고리즘 아날로그-디지털 변환기{Algorithmic analog-to-digital converter}

도 1은 종래의 알고리즘 ADC의 회로도이다.

도 2는 본 발명에 따른 알고리즘 ADC의 회로도이다.

도 3은 본 발명에 따른 연속 다중위상 클럭 발생 회로를 나타낸 도면이다.

도 4는 본 발명에 따른 알고리즘 ADC의 타이밍도이다.

도 5는 본 발명에 따른 알고리즘 ADC에 있어서 MDAC의 구성을 나타낸 도면이다.

도 6은 본 발명에 따른 알고리즘 ADC에 있어서 플래시 ADC의 구성을 나타낸 도면이다.

도 7은 본 발명에 따른 알고리즘 ADC에 있어서 출력단의 구성을 나타낸 도면이다.

* 도면의 주요부분에 대한 부호의 설명 *

10 : SHA(Sample-and-Hold Amplifier)

30 : 플래시 ADC(Analog-to-Digital Converter)

50 : MDAC(Multiplying Digital-to-Analog Converter)

60 : 연속 다중위상 클럭 발생 회로

70 : 출력단

본 발명은 알고리즘 아날로그-디지털 변환기(Analog-to-Digital Converter, 이하 'ADC'라 함)에 관한 것으로, 더 자세하게는 캐패시터 부정합에 의한 선형성 제한을 최소화하면서 전력소모를 최소화할 수 있는 알고리즘 ADC에 관한 것이다.

이미지 시스템에서 영상 신호를 처리하기 위해서는 미세한 아날로그 신호를 잡음에 둔감한 디지털 신호로 변환시켜 주어야 하는 바, 이러한 아날로그 신호의 디지털 신호로의 변환은 ADC에 의해 수행된다.

센서에서 출력되는 영상 정보는 아주 미세하기 때문에 작은 신호를 구별할 수 있는 고해상도의 ADC가 필요하다. 이미지 시스템 뿐만 아니라 이동통신, ADSL( asynchronous digital subscriber loop), IMT-2000, 디지털 캠코더, HDTV 등 통신 및 영상처리 응용 시스템에서도 12비트에서 14비트 수준의 높은 해상도와 수십 MHz 수준의 높은 샘플링 속도를 가지는 고성능의 ADC가 요구되고 있다.

공지의 다양한 종래 ADC 구조 중에서 칩면적과 전력소모를 최적화하기 위해 알고리즘 ADC(Algorithmic Analog-to-Digital Converter)가 널리 사용되고 있으며, 이와 같은 알고리즘 ADC의 구조가 도 1에 도시되어 있다.

도 1은 종래의 알고리즘 ADC의 회로도이다.

도 1에 도시된 바와 같이, 종래의 알고리즘 ADC는, 입력된 아날로그 전압을 샘플링 및 홀딩하는 SHA(1)와, 아날로그 신호를 입력받아 디지털 신호로 변환하여 출력하는 플래시 ADC(3)와, 상기 플래시 ADC(3)로부터 출력되는 디지털 신호와 상기 SHA(1)로부터 출력되는 신호의 차이를 다시 아날로그 신호로 변환하여 출력하는 MDAC(5)과, 상기 플래시 ADC(3)로부터 출력되는 디지털 신호의 에러를 교정하는 디지털 보정 회로(7)로 구성되며, 전체적으로 n 비트의 해상도를 가진다.

하지만, 이와 같은 종래의 알고리즘 ADC에 있어서 상기 MDAC(5)은 하나의 증폭기와 다수의 캐패시터로 구성되는데, 각 캐패시터 사이의 부정합(mismatch)은 전체 ADC의 DNL(differential nonlinearity)에 영향을 주어 해상도가 제한되는 문제점이 있다.

이러한 문제점을 해결하기 위한 것으로, 미국 특허공개 제6,097,326호(공개일: 2000.08.01)에는 캐패시터의 연결을 서로 다르게 하여 출력되는 아날로그 값을 서로 더함으로써 캐패시터의 부정합 영향을 최소화할 수 있는 '비선형성이 차동 감소된 알고리즘 ADC'가 개시되어 있다.

그러나, 상기 '비선형성이 차동 감소된 알고리즘 ADC'는 서로 다른 캐패시터 연결을 통해 출력된 두개의 아날로그 값을 더하여 캐패시터의 부정합 영향을 제거하도록 구성된 것으로, 아날로그 영역에서는 처리가능한 최대 아날로그 값이 제한적이므로 두개의 출력값을 더하기 위해서는 각각의 신호 크기를 반으로 줄여서 처리해야 하는데, 이와 같이 신호의 크기를 반으로 줄이는 경우 각각의 아날로그 신호에 대한 잡음지수(캐패시터 부정합에 의한 잡음지수를 제외한 열잡음이나 증폭기에서 발생하는 잡음지수)가 상대적으로 증가하게 되는 문제점이 있다.

즉, 상기 '비선형성이 차동 감소된 알고리즘 ADC'에 적용된 아날로그 영역에서의 부정합 소거 기법은, 첫번째 아날로그 출력신호에서의 SNR은 소거 기법이 적용되지 않은 경우에 비하여 6dB 낮으며, 이로 인하여 첫번째 아날로그 출력값과 두번째 아날로그 출력값을 합하면 잡음지수는 상관관계(correlation)가 없기 때문에 전체적으로 3dB만 증가하며, 이에 따라 부정합 소거 기법 적용에 의해 3dB의 SNR 향상이 있더라도 부정합 소거 기법이 사용되지 않은 경우와 비교하여 볼 때 전체적으로 3dB 만큼의 SNR 손실이 발생되어 신호변환기의 선형성이 제한된다는 문제점이 있다.

또한, 상기와 같은 종래의 알고리즘 ADC는 일정한 클럭주기를 사용하기 때문에 신호변환 동작 주기가 항상 일정하여 낮은 비트를 출력하는 주기 동안 필요 이상의 전류가 소모된다는 문제점이 있다.

구체적으로 설명하면, 알고리즘 ADC 구조에서, i번째 클럭위상에서 MDAC 출력단의 신호의 정확도는

수준이 요구되며, i번째 MDAC에서 요구되는 증폭기의 동작속도는

에 비례하므로, i번째 클럭위상에서의 MDAC은 i+1번째 클럭위상에서의 MDAC에 비하여

만큼 빠른 동작속도를 갖도록 설계된다.

예를 들어, 12 비트 ADC에서, 첫번째 클럭위상에서 MDAC은 11비트의 정확도로, 두번째 클럭위상에서 MDAC은 10비트의 정확도로 신호를 출력하여야 하므로, 첫번째 클럭위상에서의 MDAC 동작은 두번째 클럭위상에서의 MDAC에 비하여 11/10 정 도 빠른 동작 속도를 가져야 한다. 반면, 마지막 클럭위상(11번째 클럭위상)에서 MDAC은 2비트의 정확도를 가지면 되므로, 첫번째 클럭 위상에 비하여 2/11 만큼 느린 동작속도를 가질수 있다.

그러나, 종래의 알고리즘 ADC는 각 위상에서 MDAC이 동일한 클럭주파수를 사용하기 때문에, 낮은 비트를 출력하는 클럭위상에서는 필요 이상의 전류가 소모된다는 문제점이 있다.

이러한 문제점을 해결하기 위한 것으로, 위상지연 회로를 사용하여 적절한 지연신호를 생성하고 그 지연신호를 사용하여 서로 다른 위상을 갖는 각 클럭위상의 주기를 순차적으로 줄여나감으로써 각 위상에서의 전력소모를 최소화하는 방법이 개시되어 있다.

하지만, 이와 같은 방법은 지연신호를 이용하기 때문에 각 클럭위상 주기의 제어가 부정확하여 전력소모의 최적화를 구현하기 어렵다는 문제점이 있다.

본 발명은 상기한 문제점들을 해결하기 위해 안출된 것으로, 본 발명의 목적은 알고리즘 ADC에 있어서 하나의 아날로그 입력신호에 대하여 서로 다른 캐패시터 연결을 통해 두개의 디지털 출력을 얻어내고 그 디지털 출력신호를 더하여 최종 출력값을 얻어냄으로써, 캐패시터 부정합에 의한 선형성 제한을 최소화할 수 있도록 하는 것이다.

또한, 본 발명의 다른 목적은 알고리즘 ADC에 있어서 높은 해상도를 요구하는 주기에서는 동작주파수를 느리게 하고, 낮은 해상도를 요구하는 주기에서는 동 작주파수를 빠르게 함으로써, 요구되는 해상도에 따라 동작 클럭 주파수를 다르게 하여 전력소모를 최소화할 수 있도록 하는 것이다.

상기 과제를 이루기 위하여 본 발명에 따른 알고리즘 아날로그-디지털 변환기는, 입력된 아날로그 전압을 샘플링 및 홀딩하는 SHA; 하나의 아날로그 입력신호에 대하여 서로 다른 캐패시터 연결을 통해 두개의 디지털 신호(n₁, n₂)로 변환하여 출력하는 2개의 플래시 ADC; 상기 플래시 ADC로부터 출력되는 디지털 신호에 따라 서로 다른 캐패시터 연결을 통해 상기 SHA의 출력전압(Vs)과 기준전압(±V_ref)과의 차이를 증폭하여 상기 플래시 ADC로 다시 출력하는 1개의 MDAC; 요구되는 해상도에 따라 동작 클럭 주파수를 다르게 출력하는 연속 다중위상 클럭 발생 회로; 및 상기 플래시 ADC로부터 출력되는 두개의 디지털 신호(n₁, n₂)를 더하여 최종 출력값을 얻어내기 위한 출력단을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.

도 2는 본 발명에 따른 알고리즘 ADC의 회로도이다.

도 2에 도시된 바와 같이, 본 발명에 따른 알고리즘 ADC는, 입력된 아날로그 전압을 샘플링 및 홀딩하는 SHA(10)와, 하나의 아날로그 입력신호에 대하여 서로 다른 캐패시터 연결을 통해 두개의 디지털 신호로 변환하여 출력하는 2개의 플래시 ADC(30)와, 상기 플래시 ADC(30)로부터 출력되는 디지털 신호에 따라 서로 다른 캐패시터 연결을 통해 상기 SHA(10)의 출력전압(Vs)과 기준전압(±V_ref)과의 차이를 증폭하여 상기 플래시 ADC(30)로 다시 출력하는 1개의 MDAC(50)과, 요구되는 해상도에 따라 동작 클럭 주파수를 다르게 출력하는 연속 다중위상 클럭 발생 회로(60)와, 상기 플래시 ADC(30)로부터 출력되는 디지털 신호의 에러를 교정하고 그 디지털 출력신호를 더하여 최종 출력값을 얻어내기 위한 출력단(70)으로 구성되며, 전체적으로 n 비트의 해상도를 가진다.

본 발명의 알고리즘 ADC는, 요구되는 해상도에 따라 동작 클럭 주파수를 다르게 하여 전력소모를 최소화하는 것과, 서로 다른 캐패시터 연결을 통해 캐패시터 부정합에 의한 선형성 제한을 최소화하는 것에 가장 큰 특징이 있으며, 이하의 설명에서 이와 관련한 본 발명의 알고리즘 ADC의 구성 및 동작에 대하여 보다 상세히 설명한다.

먼저 요구되는 해상도에 따라 동작 클럭 주파수를 다르게 출력하는 연속 다중위상 클럭 발생 회로(60)에 대하여 설명한다.

도 3은 본 발명에 따른 연속 다중위상 클럭 발생 회로(60)를 나타낸 도면으로, 14비트 ADC에 적용되는 경우를 예로 들어 구성한 것이다.

도 3을 참조하면, 상기 연속 다중위상 클럭 발생 회로(60)는 PLL(Phase Locked Loop, 61)을 통해 외부 클럭(ECK)으로부터 N배의 주기를 갖는 위상클럭(FCK)을 생성한 후, 카운터(62, 63, 64, 65)를 이용하여 순차적으로 클럭 주기를 줄여나갈 수 있도록 구성되어 있다. 이 때, 상기와 같이 PLL(61)을 사용하지 않고 N배의 주파수를 외부에서 바로 인가하는 것도 가능하다.

더 자세히 설명하면, 13비트 ADC 설계를 위해서는, 6주기(12 위상)의 신호가 요구되고 첫번째 위상은 마지막 위상에 비하여 6배(12/2) 주기를 가질 때 전력소모의 최적화가 가능하지만, 스위칭에 요구되는 최소시간과 회로 구현상의 간편성을 고려하여 4배, 2배, 1배의 주기를 같는 위상을 생성하고 이를 카운터(62, 63, 64, 65)의 출력값에 따라 순차적으로 적용하여, 최종적으로 그 클럭 주기가 순차적으로 감소된 클럭신호(CK)를 출력한다.

즉, 상기 연속 다중위상 클럭 발생 회로(60)는 (n-1)/2번의 주기 동안, 즉, n-1번의 클럭위상 동안, 클럭 주기가 순차적으로 감소된 클럭신호(CK)를 출력한다.

이와 같이, 상기 연속 다중위상 클럭 발생 회로(60)를 통해 클럭 주기가 순차적으로 감소된 클럭신호(CK)를 얻을 수 있으므로, 이에 따라 높은 해상도를 요구하는 주기에서는 동작주파수를 느리게 하고, 낮은 해상도를 요구하는 주기에서는 동작주파수를 빠르게 함으로써, 즉, 요구되는 해상도에 따라 동작 클럭 주파수를 다르게 함으로써 전력소모를 최소화할 수 있다.

다음으로, 서로 다른 캐패시터 연결을 통해 캐패시터 부정합에 의한 선형성 제한을 최소화하기 위한 플래시 ADC(30), MDAC(50), 출력단(70)의 구성 및 동작에 대하여 설명한다.

도 4는 본 발명에 따른 알고리즘 ADC의 타이밍도, 도 5는 본 발명에 따른 알고리즘 ADC에 있어서 MDAC(50)의 구성을 나타낸 도면, 도 6은 본 발명에 따른 알고 리즘 ADC에 있어서 플래시 ADC(30)의 구성을 나타낸 도면, 도 7은 본 발명에 따른 알고리즘 ADC에 있어서 출력단(70)의 구성을 나타낸 도면이다.

먼저, 도 4에 도시된 바와 같이, 전체 n-1 클럭주기를 제 1 구간의 (n-1)/2 주기와 제 2 구간의 (n-1)/2 주기로 나누어, 각 구간의 (n-1)/2 주기에 대하여 Q_B, Q₁, Q₂를 사용하여 Q₁₁, Q₁₂, Q₂₁, Q₂₂를 생성한다.

도 5 및 도 6을 참조하면, 상기 MDAC(50)에서는 최초 Q_A위상에서 SHA(10)의 출력전압(Vs)이 C₁, C₂에 샘플링되고, 제 1 구간의 Q₂위상에서 C₁에는 플래시 ADC₁(30)으로부터 입력되는 D₁, D₂에 따라 +V_ref (D₁,D₂=11), V_CM (D₁,D₂=10), -V_ref(D₁,D₂=00)이 연결되고, C₂는 피드백 캐패시터(feedback capacitor)로 사용되어 상기 SHA(10)의 출력전압(Vs)과 기준전압(±V_ref)과의 차이를 증폭한다.

이상적인 경우 C₁이 C₂와 동일하다면 증폭비는 2가 되지만 실제로는 부정합(α)에 의하여 C₂=C₁+α라 가정하면, 제 1 구간의 Q₂위상에서 상기 MDAC의 출력전압(V_MO1(Q₂))은 다음의 수학식 1과 같이 나타낼 수 있다.

이 때, C₃, C₄는 출력단에 연결되어 출력값을 샘플링한다.

한편, 다음 클럭위상 Q₁에서, C₃는 플래시 ADC₂(30)로부터 입력되는 D₃, D₄에 따라 기준전압(±V_ref)에 연결되고, C₄가 피드백 캐패시터로 사용되어 상기 SHA(10)의 출력전압(Vs)과 기준전압(±V_ref)과의 차이를 증폭한다.

이 때, 위에서와 마찬가지로 C4=C3+α라고 가정하면 상기 제 1 구간의 Q₁위상에서 상기 MDAC의 출력전압(V_MO1(Q₁))은 다음의 수학식 2와 같이 나타낼 수 있다.

이 때, C₁, C₂는 출력단에 연결되어 출력값을 샘플링하며, 다음 위상에서 다시 같은 과정을 반복하게 된다.

이와 같은 과정을 n-1회 반복하면 (n-1)/2 주기후 n 비트의 디지털 출력 n₁을 얻는다.

상기와 같은 과정을 통해 제 1 구간의 (n-1)/2 주기에서 첫번째 디지털 출력 n₁을 얻은 후, 제 2 구간의 (n-1)/2 주기에서는 C₁과 C₂, C₃와 C₄의 역할을 바꾸어, 즉, 위상 Q₂에서는 C₁을 피드백 캐패시터로 사용하고 위상 Q₁에서는 C₃를 피드백 캐 패시터로 사용하여 상기 SHA(10)의 출력전압(Vs)과 기준전압(±V_ref)과의 차이를 증폭하며, 이에 대하여 더 자세히 설명하면 다음과 같다.

우선, 제 2 구간의 Q₂위상에서 C₂에는 플래시 ADC₁(30)으로부터 입력되는 D₁, D₂에 따라 +V_ref (D₁,D₂=11), V_CM (D₁,D₂=10), -V_ref(D₁,D₂=00)이 연결되고, C₁은 피드백 캐패시터로 사용되어 상기 SHA(10)의 출력전압(Vs)과 기준전압(±V_ref)과의 차이를 증폭한다.

이 때, 위에서와 마찬가지로 C₂=C₁+α라 가정하면, 상기 제 2 구간의 Q₂위상에서 상기 MDAC의 출력전압(V_MO2(Q₂))은 다음의 수학식 3과 같이 나타낼 수 있다.

이 때, C₃, C₄는 출력단에 연결되어 출력값을 샘플링한다.

한편, 다음 클럭위상 Q₁에서, C₄는 플래시 ADC₂(30)로부터 입력되는 D₃, D₄에 따라 기준전압(±V_ref)에 연결되고, C₃가 피드백 캐패시터로 사용되어 상기 SHA(10)의 출력전압(Vs)과 기준전압(±V_ref)과의 차이를 증폭한다.

이 때, 위에서와 마찬가지로 C4=C3+α라고 가정하면 상기 제 2 구간의 Q₁위상에서 상기 MDAC의 출력전압(V_MO2(Q₁))은 다음의 수학식 4와 같이 나타낼 수 있다.

이 때, C₁, C₂는 출력단에 연결되어 출력값을 샘플링하며, 다음 위상에서 다시 같은 과정을 반복하게 된다.

마찬가지로 이와 같은 과정을 n-1회 반복하면 (n-1)/2 주기후 n 비트의 디지털 출력 n₂를 얻는다.

한편, 도 7을 참조하면, 상기 출력단(70)은 상기 플래시 ADC(30)로부터 출력되는 디지털 신호의 에러를 교정하고 그 디지털 출력신호를 더하여 최종 출력값을 얻어내기 위한 것으로, 다수의 래치(71a, 71b), 디지털 보정 회로(73) 및 가산기(75)로 구성되어 있다.

상기 가산기(75)는 상기 플래시 ADC(30)로부터 출력되는 디지털 신호 n₁과 n₂를 더하여 이를 최종 출력값으로 출력하는데, 이와 같은 디지털 신호의 덧셈은 하나의 아날로그 입력에 대하여 i번째 아날로그 출력값과 (n-1)/2+i 번째 아날로그 출력값을 더하는 덧셈과 동일한 것으로 볼 수 있으므로, 따라서, 이러한 원리를 이 용하여 다음의 수학식 5와 같이 Q₂위상에서의 최종 출력값(V_MO(Q₂))과 Q₁위상에서의 최종 출력값(V_MO(Q₁))을 아날로그 신호로 나타낼 수 있다.

상기 수학식 5에서 알 수 있는 바와 같이, 본 발명의 알고리즘 ADC로부터 출력되는 최종 출력값은 입력된 아날로그 전압을 일정한 증폭비로 증폭한 값으로, 각각의 캐패시터 부정합에 무관한 값임을 알 수 있다.

즉, 본 발명에 따른 알고리즘 ADC는, 하나의 아날로그 입력신호에 대하여 서 로 다른 캐패시터 연결을 통해 두개의 디지털 출력을 얻어내고 그 디지털 출력신호를 더하여 최종 출력값을 얻어냄으로써, 캐패시터에 의한 부정합요소를 제거하여 캐패시터 부정합에 의한 선형성 제한을 최소화할 수 있는 잇점이 있다.

또한, 본 발명에 따른 알고리즘 ADC는, 서로 다른 두개의 디지털 값을 더하여 최종 출력을 얻으므로, 신호 레벨은 2배 증가(dB 로는 6dB의 증가)하지만, 두 디지털 값은 상관관계(Correlation)가 없기 때문에 잡음지수는 3dB만 증가하며, 이에 따라 전체적으로 SNR(signal to Noise Ratio)이 3dB 증가하게 되어 알고리즘 ADC의 잡음지수를 향상시킬 수 있는 잇점이 있다.

한편, 본 실시예에서는 알고리즘 ADC를 예로 들어 설명하였지만, 상기와 같은 캐패시터 부정합의 영향을 최소화하는 방법은 파이프라인 방식의 ADC에도 적용이 가능하며, 파이프라인 방식의 ADC에 적용되는 경우 파이프라인 ADC에서는 하나의 아날로그 입력을 even 주기와 odd 주기로 나누어 캐패시터를 서로 바꾸어 2개의 디지털 출력값을 얻고 이를 더하면 같은 효과를 얻을 수 있다.

이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았으며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.

상기한 바와 같이, 본 발명에 따르면, 하나의 아날로그 입력신호에 대하여 서로 다른 캐패시터 연결을 통해 두개의 디지털 출력을 얻어내고 그 디지털 출력신호를 더하여 최종 출력값을 얻어냄으로써, 캐패시터에 의한 부정합요소를 제거하여 캐패시터 부정합에 의한 선형성 제한을 최소화할 수 있을 뿐만 아니라 알고리즘 ADC의 잡음지수를 향상시킬 수 있는 효과가 있다.

또한, 본 발명에 따르면, 알고리즘 ADC에 있어서 높은 해상도를 요구하는 주기에서는 동작주파수를 느리게, 낮은 해상도를 요구하는 주기에서는 동작주파수를 빠르게 함으로써, 요구되는 해상도에 따라 동작 클럭 주파수를 다르게 하여 전력소모를 최소화할 수 있는 효과가 있다.

Claims (13)

1. 입력된 아날로그 전압을 샘플링 및 홀딩하는 SHA;

   하나의 아날로그 입력신호에 대하여 서로 다른 캐패시터 연결을 통해 두개의 디지털 신호(n₁, n₂)로 변환하여 출력하는 2개의 플래시 ADC;

   상기 플래시 ADC로부터 출력되는 디지털 신호에 따라 서로 다른 캐패시터 연결을 통해 상기 SHA의 출력전압(Vs)과 기준전압(±V_ref)과의 차이를 증폭하여 상기 플래시 ADC로 다시 출력하는 1개의 MDAC;

   요구되는 해상도에 따라 동작 클럭 주파수를 다르게 출력하는 연속 다중위상 클럭 발생 회로; 및

   상기 플래시 ADC로부터 출력되는 두개의 디지털 신호(n₁, n₂)를 더하여 최종 출력값을 얻어내기 위한 출력단을 포함하는 것을 특징으로 하는 알고리즘 아날로그-디지털 변환기.
2. 제 1항에 있어서, 상기 연속 다중위상 클럭 발생 회로는,

   n-1번의 클럭위상 동안 클럭 주기가 순차적으로 감소된 클럭신호를 출력하는 것을 특징으로 하는 알고리즘 아날로그-디지털 변환기.
3. 제 1항에 있어서, 상기 연속 다중위상 클럭 발생 회로는,

   높은 해상도를 요구하는 주기에서는 느린 동작주파수의 클럭신호를 출력하며, 낮은 해상도를 요구하는 주기에서는 빠른 동작주파수의 클럭신호를 출력하는 것을 특징으로 하는 알고리즘 아날로그-디지털 변환기.
4. 제 1항에 있어서, 상기 플래시 ADC는,

   제 1 구간의 (n-1)/2 주기에서 n 비트의 디지털 신호(n₁)를 출력하며,

   제 2 구간의 (n-1)/2 주기에서 n 비트의 디지털 신호(n₂)를 출력하는 것을 특징으로 하는 알고리즘 아날로그-디지털 변환기.
5. 제 4항에 있어서, 상기 MDAC은,

   상기 제 1 구간의 (n-1)/2 주기에서,

   제 2 위상(Q₂)에서 제 2 캐패시터(C₂)가 상기 SHA의 출력전압(Vs)과 기준전압(±V_ref)과의 차이를 증폭하며,

   제 1 위상(Q₁)에서 제 4 캐패시터(C₄)가 상기 SHA의 출력전압(Vs)과 기준전압(±V_ref)과의 차이를 증폭하는 것을 특징으로 하는 알고리즘 아날로그-디지털 변환기.
6. 제 5항에 있어서,

   상기 제 1 구간의 제 2 위상(Q₂)에서, 상기 MDAC의 출력(V_MO1(Q₂))은,

   

   여기서, C₂=C₁+α이다.

   인 것을 특징으로 하는 알고리즘 아날로그-디지털 변환기.
7. 제 5항에 있어서,

   상기 제 1 구간의 제 1 위상(Q₁)에서, 상기 MDAC의 출력(V_MO1(Q₁))은,

   

   여기서, C4=C3+α이다.

   인 것을 특징으로 하는 알고리즘 아날로그-디지털 변환기.
8. 제 4항에 있어서, 상기 MDAC은,

   상기 제 2 구간의 (n-1)/2 주기에서,

   제 2 위상(Q₂)에서 제 1 캐패시터(C₁)가 상기 SHA의 출력전압(Vs)과 기준전 압(±V_ref)과의 차이를 증폭하며,

   제 1 위상(Q₁)에서 제 3 캐패시터(C₃)가 상기 SHA의 출력전압(Vs)과 기준전압(±V_ref)과의 차이를 증폭하는 것을 특징으로 하는 알고리즘 아날로그-디지털 변환기.
9. 제 8항에 있어서,

   상기 제 2 구간의 제 2 위상(Q₂)에서, 상기 MDAC의 출력(V_MO2(Q₂))은,

   

   여기서, C₂=C₁+α이다.

   인 것을 특징으로 하는 알고리즘 아날로그-디지털 변환기.
10. 제 8항에 있어서,

    상기 제 2 구간의 제 1 위상(Q₁)에서, 상기 MDAC의 출력(V_MO2(Q₁))은,

    

    여기서, C4=C3+α이다.

    인 것을 특징으로 하는 알고리즘 아날로그-디지털 변환기.
11. 제 1항에 있어서, 상기 출력단은,

    상기 플래시 ADC로부터 출력되는 디지털 신호를 저장하기 위한 다수의 래치;

    상기 플래시 ADC로부터 출력되는 디지털 신호의 에러를 교정하기 위한 디지털 보정 회로; 및

    상기 플래시 ADC로부터 출력되는 두개의 디지털 신호를 더하여 최종 출력값을 출력하는 가산기를 포함하는 것을 특징으로 하는 알고리즘 아날로그-디지털 변환기.
12. 제 7항 또는 제 10항에 있어서,

    상기 제 1 위상(Q₁)에서의 최종 출력값(V_MO(Q₁))은,

    

    에 의해 계산되는 것을 특징으로 하는 알고리즘 아날로그-디지털 변환기.
13. 제 6항 또는 제 9항에 있어서,

    상기 제 2 위상(Q₂)에서의 최종 출력값(V_MO(Q₂))은,

    

    에 의해 계산되는 것을 특징으로 하는 알고리즘 아날로그-디지털 변환기.

Images