KR101364987B1 - 아날로그 입력신호 범위 확장을 통한 데이터 변환이 가능한 파이프라인 아날로그-디지털 변환기 - Google Patents

아날로그 입력신호 범위 확장을 통한 데이터 변환이 가능한 파이프라인 아날로그-디지털 변환기 Download PDF

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Abstract

본 발명은 파이프라인 아날로그-디지털 변환기(ADC)에 있어서, 아날로그 입력신호를 신호크기 구간별로 구분하여 디지털 변환을 수행하는 N(N은 자연수)개의 서브모듈을 포함하고, 상기 서브모듈 중 일부는 상기 디지털 변환을 수행한 이후의 잔류전압을 상기 아날로그 입력신호의 진폭 범위보다 큰 범위로 증폭하여 다음 서브모듈로 전달하는 ADC 모듈; 상기 N개의 ADC 모듈에 상기 디지털변환을 위한 클럭신호를 제공하는 클럭신호 생성기; 및 상기 N개의 ADC 모듈로부터 출력되는 디지털 신호를 수신하고 수신한 디지털 신호를 보정하여 M비트(M은 자연수)의 디지털 신호를 출력하는 디지털 보정회로를 포함하는 것을 특징으로 하는 파이프라인 ADC를 제공한다.

Description

아날로그 입력신호 범위 확장을 통한 데이터 변환이 가능한 파이프라인 아날로그-디지털 변환기{Pipeline Analog-to-Digital Converter}
본 발명은 아날로그-디지털 변환기에 관한 것으로, 보다 상세하게는 전단 샘플-앤-홀드 증폭기를 사용하지 않고 내부 아날로그 신호 범위를 써플라이 전원(Supply Power) 레벨까지 확장하여 데이터 변환이 가능한 구조의 파이프라인 ADC에 관한 것이다.
이 부분에 기술된 내용은 단순히 본 실시예에 대한 배경 정보를 제공할 뿐 종래기술을 구성하는 것은 아니다.
아날로그-디지털 변환기(Analog-to-Digital Converter, 이하 'ADC'라 함)는 입력된 아날로그 신호를 디지털 신호로 변환하는 장치로서, 차량간 이동 통신, 무선 통신, 바이오 센서 등 대부분의 전자 장치에 필수적인 블록이다. 멀티 비트 ADC는 전통적으로 전단에 전단 샘플-앤-홀드 증폭기(Front-end Sample-and-Hold Amplifier, 이하 'SHA')를 두어, 후단의 ADC 스테이지(이하 '모듈'이라 함)들이 SHA에 홀드된 신호를 이용하여 데이터 변환을 수행한다.
첨부된 도면을 통하여 종래의 파이프라인 ADC의 구성을 설명한다. 도 1은 SHA를 포합하는 구조의 파이프라인 ADC(100)의 블록도이다. 도 2는 도 1에 도시된 제1모듈의 내부 블럭도이다. 도 1과 도 2를 참조하여 설명하자면, 종래의 파이프라인 ADC(100)는 아날로그 입력 신호를 샘플링 및 홀딩하는 SHA(110)와 아날로그 입력신호를 순차적으로 디지털 변환하는 플래시 ADC(222)와 플래시 ADC가 데이터 변환하고 남은 잔류 전압을 증폭하여 다음 모듈로 전달해 주는 역할을 수행하는 멀티플라잉 디지털-아날로그 변환기(Multiplying Digital-to-Analog Converter, 이하 MDAC, 221)로 구성된 제1내지 제i모듈(120)과, 각 모듈(120)로부터 출력되는 디지털 신호를 보정하여 최종 N 비트의 디지털 신호를 출력하는 디지털 보정회로(140)와 SHA(110)및 각 모듈에 클럭 신호를 제공하는 클럭신호 생성기(130)를 포함하여 구성된다.
여기서, SHA(110)는 충분한 잡음 대 신호비 특성과 선형성을 확보하기 위해 많은 전력을 소모하게 되어 전력 측면에서 효율을 떨어뜨리는 단점이 있다. 회로 구조상 MDAC(221)가 SHA(110)의 기능까지 겸할 수 있다면, SHA가 생략된 구조의 ADC가 전력 소모 및 칩면적 측면에서 효율적인 특성을 가질 수 있다. 반면에, SHA가 생략된 구조의 ADC에 있어서의 문제점은 ADC가 직접 동적인 아날로그 입력 신호를 처리해야 하기 때문에 서브 ADC와 MDAC가 동시에 정확히 동일한 아날로그 입력 신호를 샘플링하지 못함으로써 샘플링 오차를 유발할 수 있다. 또한, SHA를 생략하는 경우 입력 신호 주파수가 증가함에 따라 다이나믹 오프셋이 증가하므로 ADC 자체가 해결할 수 있는 리던던시(Redundancy) 범위를 초과하게 되어 결국 데이터 변환에 실패하게 되는 상황을 초래하여 기존의 연구는 클럭 스큐(Clock Skew)가 발생하게 되는 단점이 있다.
본 실시예는 SHA가 없는 ADC에서 실제 입력되는 아날로그 입력 신호 범위보다 큰 입력 신호로 변환하여 데이터 변환을 할 경우 ADC가 결정하는 디지털 코드에 해당하는 아날로그 신호 범위가 커지게 되어 후단 ADC가 처리해야 하는 디자인 요구사항을 완화시키며, SHA를 생략함으로써 칩 면적 및 전력 소모를 감소시키는 데 주된 목적이 있다.
본 실시예는, SHA가 없는 ADC에서 서브 ADC가 실제 입력되는 신호보다 더 큰 신호 범위로 신호를 증폭하여 데이터 변환을 수행하는 구조를 제공하는 데 다른 목적이 있다.
본 실시예는, 실제 입력되는 아날로그 입력 신호 대비 확장된 아날로그 신호를 후속 모듈에 전달할 수 있는 특성을 갖는 MDAC를 제공하는 데 다른 목적이 있다.
본 실시예의 일 측면에 의하면,
파이프라인 아날로그-디지털 변환기(ADC)에 있어서, 아날로그 입력신호를 신호크기 구간별로 구분하여 디지털 변환을 수행하는 N(N은 자연수)개의 서브모듈을 포함하고, 상기 서브모듈 중 일부는 상기 디지털 변환을 수행한 이후의 잔류전압을 상기 아날로그 입력신호의 진폭 범위보다 큰 범위로 증폭하여 다음 서브모듈로 전달하는 ADC 모듈; 상기 N개의 ADC 모듈에 상기 디지털변환을 위한 클럭신호를 제공하는 클럭신호 생성기; 및 상기 N개의 ADC 모듈로부터 출력되는 디지털 신호를 수신하고 수신한 디지털 신호를 보정하여 M비트(M은 자연수)의 디지털 신호를 출력하는 디지털 보정회로를 포함하는 것을 특징으로 하는 파이프라인 ADC를 제공한다.
본 실시예의 일 측면에 의하면,
아날로그 입력신호를 신호크기 구간별로 구분하여 디지털 변환을 수행하는 복수개의 서브모듈을 포함하는 ADC 모듈과, 상기 ADC 모듈에 상기 디지털변환을 위한 클럭신호를 제공하는 클럭신호 생성기와, 상기 디지털 신호를 보정하여 디지털 신호를 출력하는 디지털 보정회로를 포함하는 파이프라인 ADC를 이용하여 아날로그 신호를 디지털로 변환하는 방법에 있어서, 상기 아날로그 입력신호를 일정 주기로 샘플링하여 샘플링 신호를 생성하는 과정; 상기 샘플링 신호를 정해진 단계의 값으로 근사화하고 양자화하여 양자화 신호를 생성하는 과정; 상기 아날로그 입력신호를 기준전압과 비교하여 비교 결과에 따라 디지털 값을 결정하는 코드 디시전(Code Decision)을 수행하는 과정; 및 상기 코드 디시전을 수행하고 남은 잔류전압을 증폭하여 다음 서브모듈로 전달하는 과정을 포함하는 것을 특징으로 하는 파이프라인 ADC를 이용하여 아날로그 신호를 디지털로 변환하는 방법을 제공한다.
본 실시예의 일 측면에 의하면,
파이프라인 아날로그-디지털 변환기(ADC)에 있어서,
입력되는 아날로그 신호를 신호크기 구간별로 구분하여 디지털 변환을 수행하고, 상기 변환을 수행한 이후의 잔류전압을 상기 입력되는 아날로그 신호의 범위보다 큰 범위로 증폭하는 N(N은 자연수)개의 ADC 모듈; 상기 N개의 ADC 모듈에 상기 디지털변환을 위한 클럭신호를 제공하는 클럭신호 생성기; 및 상기 N개의 ADC 모듈로부터 출력되는 디지털 신호를 수신하고 수신한 디지털 신호를 보정하여 M비트(M은 자연수)의 디지털 신호를 출력하는 디지털 보정회로를 포함하는 것을 특징으로 하는 파이프라인 ADC를 제공한다.
본 실시예의 일 측면에 의하면,
파이프라인 아날로그-디지털 변환기에 있어서, 연속적인 값을 갖는 아날로그 신호를 샘플링(Sampling) 및 양자화(Quantization)한 후 이진(Binary) 코드화하는 N (N은 자연수)개의 ADC 모듈; 상기 N개의 ADC 모듈에 상기 디지털변환을 위한 클럭신호를 제공하는 클럭신호 생성기; 및 상기 N개의 ADC 모듈로부터 출력되는 디지털 신호를 수신하고 수신한 디지털 신호를 보정하여 M비트(M은 자연수)의 디지털 신호를 출력하는 디지털 보정회로를 포함하되, 상기 N개의 ADC 모듈 중 적어도 하나는 상기 이진코드화를 수행한 이후의 잔류전압을 상기 아날로그 신호의 최고최저값 범위보다 큰 범위로 증폭하는 증폭ADC모듈인 것을 특징으로 하는 파이프라인 ADC를 제공한다.
본 실시예의 일 측면에 의하면,
아날로그 입력신호를 신호크기 구간별로 구분하여 기준전압과 비교하여 디지털 변환을 수행하고 상기 디지털 변환을 수행한 이후의 잔류전압을 다음 모듈로 연속적으로 전달하는 ADC 모듈; 디지털변환을 위한 클럭신호를 제공하는 클럭신호 생성기; 및 디지털 신호를 수신하고 수신한 디지털 신호를 보정하여 디지털 신호를 출력하는 디지털 보정회로를 포함하는 파이프라인 아날로그-디지털 변환기에 있어서, 상기 ADC 모듈은 상기 아날로그 입력신호 범위보다 큰 전압 범위에서 데이터 변환을 실행하는 구성의 플래시 ADC를 포함하는 것을 특징으로 하는 파이프라인 ADC를 제공한다.
본 실시예의 일 측면에 의하면,
아날로그 입력신호를 신호크기 구간별로 구분하고 기준전압과 비교하여 디지털 변환을 수행하고 상기 디지털 변환을 수행한 이후의 잔류전압을 다음 모듈로 연속적으로 전달하는 서브 모듈을 복수개 포함하는 ADC 모듈; 디지털변환을 위한 클럭신호를 제공하는 클럭신호 생성기; 및 디지털 신호를 수신하고 수신한 디지털 신호를 보정하여 디지털 신호를 출력하는 디지털 보정회로를 포함하는 파이프라인 아날로그-디지털 변환기에 있어서, 상기 서브모듈은 상기 아날로그 입력 신호 범위보다 큰 신호 범위로 증폭하여 다음 서브모듈로 출력하는 멀티플라잉 디지털-아날로그 변환기(Multiflying Digital-to-Analog Converter; 이하 MDAC)를 포함하는 것을 특징으로 하는 파이프라인 ADC를 제공한다.
위와 같은 구성을 갖는 본 발명의 일실시예에 따르면, SHA를 생략한 구조의 ADC에서 아날로그 입력 신호를 실제 입력되는 신호 대비 확장할 수 있으므로 서브 ADC가 변환하는 데이터간 간격이 증가함으로써, 후단 ADC가 처리해야 하는 디자인 요구사항을 완화시킬 수 있으며, SHA의 생략으로 칩 면적 및 전력 소모를 감소시킬 수 있고, 아날로그 신호 확장에 따라 SNR(신호대 잡음비) 특성을 개선한 파이프라인 ADC를 제공할 수 있다.
도 1은 SHA를 포함하는 구조의 파이프라인 ADC의 블럭도이다.
도 2는 도 1에 도시된 제1모듈의 내부 블럭도이다.
도 3은 파이프라인 ADC의 데이터 변환과정을 설명하는 블럭도이다.
도 4는 본 발명의 일실시예에 따른 파이프라인 ADC의 모듈간 회로도이다.
도 5는 본 발명의 잔류전압을 기존 ADC의 경우와 비교하여 나타낸 그래프이다.
도 6은 본 발명의 일실시예에 따른 플래시 ADC의 회로도이다.
도 7은 본 발명의 일실시예에 따른 MDAC를 상세하게 나타낸 모듈의 회로도이다.
도 8은 도 7에 추가 캐패시터를 연결한 MDAC를 상세하게 나타낸 모듈의 회로도이다.
이하, 본 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 또 다른 구성 요소가 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
이하 첨부된 도면을 참고하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 2는 제1 모듈의 블럭도이다. 제1 모듈은 아날로그 신호를 디지털신호로 변환하는 플래시 ADC와, 입력 신호 중 디지털 변환되지 않은 잔류전압을 증폭하여 다음 모듈로 넘겨주는 MDAC를 포함하여 구성된다.
도 3은 SHA를 포함하지 않는 파이프라인 ADC의 데이터 변환 과정을 설명하는 흐름도이다. 아날로그 입력신호 Vin을 MDAC와 서브 ADC가 샘플링(310)한 후 서브 ADC가 기준전압과 아날로그 입력신호와의 비교를 통해 코드 디시젼(320)을 수행하고, MDAC는 서브 ADC가 데이터 변환한 후의 잔류 전압을 증폭(330)하여 다음 모듈로 전달해 주는 일련의 과정을 반복함으로써 아날로그-디지털 데이터 변환을 수행하게 된다.
도 4는 본 발명의 일실시예에 따른 파이프라인 ADC의 모듈간 회로도로서, 제1모듈(410)의 플래시 ADC(412)가 아날로그 입력신호 대비 기준 전압이 전원전압까지 확장된 풀스윙 범위(Full-Swing Range)로 코드 디시젼(Decision)을 하고 플래시 ADC(412)가 변환한 후의 잔류 전압을 제1모듈(410)의 MDAC(411)가 아날로그 입력신호 전원전압 범위까지 확장된 신호 범위로 제2모듈(420)의 플래시ADC(422)와 MDAC(421)에 전달하도록 구성한다. 도 4의 제1모듈(410)와 제2모듈(420) 사이의 신호(430)는 입력되는 신호 범위 대비 전원전압 범위까지 확장된 0~1.8V 범위로 잔류전압을 출력함을 나타내기 위해 도시하였다.
이하 도 5를 통해 제안된 구조의 잔류전압 특성을 보다 상세하게 설명하기로 한다. 도 5는 기존 ADC와 본 발명의 잔류전압을 기존 ADC의 경우와 대비하여 나타낸 그래프이다. 잔류전압은 MDAC(411)의 연산증폭기를 거쳐 출력되며 [수학식 1]과 같이 표현된다.
Figure 112012049704382-pat00001
(Vres : 잔류전압, N : 해상도, D : 구간신호(디지털 코드의 십진수 환산 값), Vref : 기준전압)
구간신호란 아날로그 입력전압이 전압의 크기에 따라 일정 구간에 해당됨을 로직 스위치(740)에서 확인한 후, 생성되는 신호이다. 기준전압은 디지털화 구간신호의 최고레벨과 최저레벨의 차이(Vreft-Vrefb)이다.
일반적으로 통용되는 표기형식을 따라 전원전압은 VDD로 오버드라이브 전압은 Vdsat로 표기한다.
1.5비트/단의 경우 2비트([00]~[11])의 변형된 구조이므로 N=2가 되고, 기존 구조의 1.5비트/단의 출력 전압은 VRES=2Vin-DVref가된다. D는 [00]이면 -1, [01]이면 0, [10]이면 +1이 된다.
본 실시예에 따른 구조의 경우 Vrefb를 연산증폭기의 오버드라이브 전압인 Vdsat으로 확장하고, Vreft는 VDD-Vdsat으로 할당함으로써 연산증폭기의 스윙 범위 전체로 기준전압을 확장(Vref=VDD-2Vdsat)하며, 입력 신호를 M배 증폭시킴으로써 잔류 전압이 [수학식 2]과 같이 확장된 출력을 나타내게 된다.
Figure 112012049704382-pat00002
본 실시예에서는 Vref가 오버드라이브 전압으로 제한된 경우만을 설명하였으나, 연산증폭기가 레일-투-레일(Rail to Rail) 또는 전원 전압을 직접 기준 전압으로 사용하는 구조의 경우까지 쉽게 확장될 수 있다.
도 6은 본 발명의 일실시예에 따른 플래시 ADC의 회로도이다. 플래시 ADC는 K 비트의 디지털 코드를 디시젼(Decision)하기 위해 비교기1(610) 내지 비교기n(630)의 복수개의 비교기 어레이(Array)를 이용하여 구성하는 것이 바람직하다. 비교기1(610)은 스위치-캐패시터 회로(611 내지 618)와 래치(619)로 구성된다. Q1(611, 616)이 온(On)되어 스위치를 닫으면, 아날로그 입력 신호 Vin이 모든 캐패시터(C1,C2,C3)에 샘플링된다. 한편 래치모드에서 스위치 Q2(614)가 온(On)되고, Q1(611, 616)이 오프(Off)되면 캐패시터 C1, C2에 저장된 전하는 공통 전압으로, C3에 저장된 전하는 입력 신호 범위보다 큰 기준전압(Vref,613)으로 저장된 전하를 전달하게 한다. 전하보존의 법칙에 따라 서밍 노드(Summing Node)인 래치(619) 반전 입력 노드에 전압이 전체 캐패시터 비율로 나타나게 되고, 래치는 래치모드에서 저장된, 샘플링된 입력신호와 이 전압의 차이를 반영한 디지털 출력값을 Vout으로 출력하게 된다. 이상의 설명에 묘사된 캐패시터에 충전되는 전하를 수식으로 나타내면 [수학식 3]와 같다.
Figure 112012049704382-pat00003
(Qsample :샘플링된 전하의 총량, Qtrans : 레치모드에서 저장된 전하의 총량, C1~C3 : 캐패시터, V- : (-)단자에 걸리는 전압, Vcm : 공통전압, Vin : 입력전압, Vref : 기준전압)
Qsample=Qtrans 이므로 레치의 반전입력에 전달되는 전압 V- 는 [수학식 4]와 같다.
Figure 112012049704382-pat00004
(C1~C3 : 캐패시터, V- : (-)단자에 인가되는 전압, Vcm : 공통전압, Vin : 입력전압, Vref : 기준전압)
Vcm의 값을 일정하게 둔다면 Vin의 값은 Vref에 비해 상대적으로 증폭된 효과를 가지므로 SHA가 없어서 증폭되지 않은 Vin 값으로도 래치회로에서 비교가 가능해진다. [수학식 4]에서 알 수 있듯이 Vin과 Vref의 비율은 캐패시터의 수와 값에 따라 결정되므로 이를 조절하면 Vin과 Vref의 크기비를 조절할 수 있다.
도 7은 본 발명의 일실시예에 따른 MDAC를 상세화하여 나타낸 모듈의 회로도이다. 1.5비트 모듈은 MDAC(700)과 플래시 ADC(760)으로 구성한다. 본 실시예에 따른 1.5비트 모듈의 동작을 설명하자면, 샘플링 동작에서 스위치 Q1(710)이 온(On)되고, Q1P(730) 스위치가 오프(off)되는 순간 캐패시터 C11, C12, C21및 C22가 모두 아날로그 입력 신호를 샘플링하고, 증폭 동작에서는 플래시 ADC(760)의 래칭 동작(770)을 수행 후 그 출력 신호가 로직 스위치(750)에 전달되어 각 스위치에 의해 선택된 기준 전압이 C11에 연결되도록 한다. C12, C22는 공통 전압에 연결하고, C21은 출력 노드와 피드백을 구성하게 되면, 전하보존의 법칙에 의해 실제 입력 신호(Vin, 780) 대비 큰 신호가 출력측(Vout, 790)에 나타나게 된다. 확장된 신호의 범위는 캐패시터 회로의 배치에 따라 전원전압 범위까지 확장이 가능하다. 이와 같이 입력 신호 대비 큰 출력 신호로 신호 범위를 확장하여 다음 모듈의 입력으로 신호를 전달하게 된다. 또한, 추가된 캐패시터로 인해 AMP의 피드백팩터가 감소된다. 이때 생기는 루프 이득과 루프대역폭 감소 효과를 줄이기 위해 샘플링 캐패시터 수를 조절할 수 있다.
도 7에 묘사된 충전된 전하량에 대한 상세한 수식은 [수학식 5]와 같다. 이때 D는 1로 가정하였다.
Figure 112012049704382-pat00005
(Qsample :샘플링된 전하의 총량, Qtrans : 래치모드에서 저장된 전하의 총량, C11~C22 : 캐패시터, V- : -단자에 걸리는 전압, Vcm : 공통전압, Vin : 입력전압, Vref : 기준전압, Vout : 출력전압)
Qsample=Qtrans 이므로 C11내지 C22의 값이 모두 동일하다면 가상단락의 원리를 적용한 Vout의 값은 [수학식 6]과 같다.
Figure 112012049704382-pat00006
(Vcm : 공통전압, Vin : 입력전압, Vout : 출력전압, Vref : 기준전압)
도 8은 도 7에 추가 캐패시터를 연결한 MDAC를 상세하게 나타낸 모듈의 회로도이다. 도 7의 구조에서 추가적으로 증폭범위를 제한하기 위한 캐패시터(800)를 연결하여 샘플링시에 공통전압을 인가하고 증폭시에 플래시 ADC로부터 입력받은 Vref를 입력하면 입력전압이 샘플링되지 않기 때문에 입력전압의 증폭량에는 변함이 없고 Vref값이 증대되어 상대적으로 출력 스윙량에 제한이 생기는 효과가 있다.
전술한 본 발명의 실시예에서와 같이 도 4의 플래시 ADC는 입력되는 아날로그 신호 범위보다 더 큰 범위로 신호를 확장하여 데이터 변환을 수행하고, 도 6에서와 같이 MDAC은 입력된 아날로그 신호범위보다 더 큰 범위로 플래시 ADC가 변환하고 남은 잔류전압을 증폭하여 다음 모듈에 전달할 수 있는 특징을 가지게 된다. 이때 Vcm의 값이 일정하다면 전압은 2Vcm의 값만큼 높아진 상태에서 신호의 폭이 2배 확장되는 효과가 있다.
이상에서 설명한 본 실시예들의 경우 출력값이 2배 커지므로 Vref의 값도 2배 높은 값을 입력해 주어야 할 것인데, 이는 로직 스위치회로에서 D값을 변화시켜 해결할 수 있는 문제이므로 이에 대한 상세한 설명은 생략한다.
이상의 내용에서 Vcm의 값을 일정한 값으로 가정하였으나 반드시 일정할 필요는 없고 다양한 방법으로 Vcm의 변화로 인한 출력의 오차를 해결할 수 있다. 일 예로 디프런셜 인풋(differential input)을 활용하여 양 단자에 동일한 Vcm값을 입력할 경우 별도의 장치 없이 변화로 인한 영향을 상쇄시켜 사용할 수 있다. 물론 단순한 방법이지만 Vcm으로 -Vcm의 값이 적용된 MDAC 모듈을 번갈아가며 적용하여 출력에 반영된 Vcm의 값을 일정 범위를 유지하거나 접지 전압(0V 고정)을 인가시켜 줄 수도 있다.
이상의 내용 중 기준전압은 아날로그 신호를 디지털화하는 기준값이 되어야 한다. 증폭회로를 통해 입력전압이 확장되었으므로 기준전압도 전원전압까지 확장될 수 있다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형할 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 파이프라인 ADC 110: SHA(Sample and Hold Amplifier)
120: 서브 모듈 130: 클럭신호 생성기
140: 디지털 보정회로 220: 서브 모듈
221: MDAC 222: 플래시 서브 ADC
300: 파이프라인 ADC 흐름도
S310: MDAC/서브ADC 입력신호 샘플링하는 단계
S320: 서브 ADC 코드 디시젼하는 단계
S330: MDAC 잔류전압 증폭하는 단계
400: 두 모듈 파이프라인 ADC
410: 제1 모듈 411: 제1 모듈 MDAC
412: 제1 모듈 플래시 ADC 420: 제2 모듈
421: 제2 모듈 MDAC 422: 제2 모듈 플래시 ADC
430: 제1 모듈 잔류 전압 540: 잔류전압
550: 기존의 잔류전압 560: 개선된 잔류전압
610: 제 1 비교기 611: 입력 샘플링 스위치
612: 아날로그 입력신호(Vin) 613: 기준 전압(Vref)
614: 기준 전압/공통 전압 샘플링 스위치
616: 바텀플레이트 스위치(Bottom Plate Switch)
617: 캐패시터 618: 공통모드 전압(VCM)
619: 래치 620: 래칭 모드 Switch
621: 출력 노드 630: 비교기n
700: MDAC 710: 입력 샘플링 스위치
720: 피드백/공통전압 샘플링 스위치
730: 바텀플레이트 스위치 740: 앰프
750: 로직 스위치(SW Logic) 760: 서브 플래시 ADC
770: 래칭모드 스위치 780: 아날로그 입력 신호(Vin)
790: 아날로그 출력 신호(Vout) 800: 증폭범위를 제한하기 위한 캐패시터

Claims (18)

  1. 파이프라인 아날로그-디지털 변환기(ADC)에 있어서,
    아날로그 입력신호를 신호크기 구간별로 구분하여 디지털 변환을 수행하는 N(N은 자연수)개의 서브모듈을 포함하고, 상기 서브모듈 중 일부는 상기 디지털 변환을 수행한 이후의 잔류전압을 상기 아날로그 입력신호의 진폭 범위보다 큰 범위로 증폭하여 다음 서브모듈로 전달하는 ADC 모듈;
    상기 ADC 모듈에 상기 디지털변환을 위한 클럭신호를 제공하는 클럭신호 생성기; 및
    상기 ADC 모듈로부터 출력되는 디지털 신호를 수신하고 수신한 디지털 신호를 보정하여 M비트(M은 자연수)의 디지털 신호를 출력하는 디지털 보정회로를 포함하는 것을 특징으로 하는 파이프라인 ADC.
  2. 제1항에 있어서,
    상기 서브모듈은,
    상기 디지털 변환을 위한 코드 디시전(Code Decision)을 수행하는 플래시(Flash) ADC; 및
    상기 플래시 ADC가 변환한 후의 잔류전압을 상기 아날로그 입력신호의 전원전압 범위까지 확장된 신호범위로 상기 다음 서브모듈로 전달하는 멀티플라잉 디지털-아날로그 변환기(MDAC)를 포함하는 것을 특징으로 하는 파이프라인 ADC.
  3. 제2항에 있어서,
    상기 플래시 ADC는 상기 코드 디시전을 수행하기 위하여 상호 연결된 복수개의 비교기를 포함하는 것을 특징으로 하는 파이프라인 ADC.
  4. 제3항에 있어서,
    상기 비교기는,
    복수개의 스위치와 복수개의 캐패시터를 포함하는 스위치-캐패시터 회로와 래치회로를 포함하되, 상기 래치회로의 입력단에 상기 복수개의 캐패시터의 비율에 따라 전압이 인가되도록 상기 복수개의 스위치를 개폐하는 것을 특징으로 하는 파이프라인 ADC.
  5. 제4항에 있어서,
    상기 래치회로의 입력단에 인가되는 전압은, 수학식
    Figure 112012049704382-pat00007


    으로 결정되되, 여기서 V-는 상기 래치회로의 상기 입력단에 인가되는 전압, C1~C3은 상기 캐패시터의 값, Vcm은 공통모드전압, Vin은 입력전압, Vref는 기준전압인 것을 특징으로 하는 파이프라인 ADC.
  6. 제5항에 있어서,
    상기 스위치-캐패시터 회로는 스위치와 캐피시터가 직렬로 연결된 제1 내지 제4 스위치-캐패시터 쌍이 상호 병렬로 연결되어 있고, 스위치측은 상기 아날로그 입력신호에 연결되고 상기 캐패시터측은 상기 래치회로의 입력단에 연결되며, 공통모드전압이 스위치를 통하여 상기 제1 및 제3 스위치-캐패시터 쌍의 스위치와 캐패시터 사이에 연결되고, 상기 래치회로의 출력단이 피드백으로서 상기 제2 스위치-캐패시터 쌍의 스위치와 캐패시터 사이에 연결되는 것을 특징으로 하는 파이프라인 ADC.
  7. 제4항에 있어서,
    상기 복수개의 캐패시터의 구성은 기준전압 캐패시터와의 비율을 통해 달성하고자 하는 아날로그 입력 신호 범위로의 확장 후 데이터 변환하도록 하는 것을 특징으로 하는 파이프라인 ADC.
  8. 제5항에 있어서,
    상기 스위치-캐패시터 회로는,
    상기 아날로그 입력 신호의 전압으로 디퍼런셜 인풋(Differential Input) 방식을 이용하여 공통전압이 동일하게 인가되도록 하는 것을 특징으로 하는 파이프라인 ADC.
  9. 제8항에 있어서,
    상기 공통전압은 접지전압인 것을 특징인 것으로 하는 파이프라인 ADC.
  10. 아날로그 입력신호를 신호크기 구간별로 구분하여 디지털 변환을 수행하는 복수개의 서브모듈을 포함하는 ADC 모듈과, 상기 ADC 모듈에 상기 디지털변환을 위한 클럭신호를 제공하는 클럭신호 생성기와, 상기 디지털 신호를 보정하여 디지털 신호를 출력하는 디지털 보정회로를 포함하는 파이프라인 ADC를 이용하여 아날로그 신호를 디지털로 변환하는 방법에 있어서,
    상기 아날로그 입력신호를 일정 주기로 샘플링하여 샘플링 신호를 생성하는 과정;
    상기 샘플링 신호를 정해진 단계의 값으로 근사화하고 양자화하여 양자화 신호를 생성하는 과정;
    상기 아날로그 입력신호를 기준전압과 비교하여 비교 결과에 따라 디지털 값을 결정하는 코드 디시전(Code Decision)을 수행하는 과정; 및
    상기 코드 디시전을 수행하고 남은 잔류전압을 증폭하여 다음 서브모듈로 전달하는 과정을 포함하는 것을 특징으로 하는 파이프라인 ADC를 이용하여 아날로그 신호를 디지털로 변환하는 방법.
  11. 제9항에 있어서,
    상기 잔류전압을 증폭하는 동작은 상기 잔류전압을 상기 아날로그 입력신호의 전압범위까지 증폭하는 것을 특징으로 하는 파이프라인 ADC를 이용하여 아날로그 신호를 디지털로 변환하는 방법.
  12. 파이프라인 아날로그-디지털 변환기(ADC)에 있어서,
    입력되는 아날로그 신호를 신호크기 구간별로 구분하여 디지털 변환을 수행하고, 상기 변환을 수행한 이후의 잔류전압을 상기 입력되는 아날로그 신호의 범위보다 큰 범위로 증폭하는 N(N은 자연수)개의 ADC 모듈;
    상기 N개의 ADC 모듈에 상기 디지털변환을 위한 클럭신호를 제공하는 클럭신호 생성기; 및
    상기 N개의 ADC 모듈로부터 출력되는 디지털 신호를 수신하고 수신한 디지털 신호를 보정하여 M비트(M은 자연수)의 디지털 신호를 출력하는 디지털 보정회로를 포함하는 것을 특징으로 하는 파이프라인 ADC.
  13. 파이프라인 아날로그-디지털 변환기에 있어서,
    연속적인 값을 갖는 아날로그 신호를 샘플링(Sampling) 및 양자화(Quantization)한 후 이진(Binary) 코드화하는 N (N은 자연수)개의 ADC 모듈;
    상기 N개의 ADC 모듈에 상기 디지털변환을 위한 클럭신호를 제공하는 클럭신호 생성기; 및
    상기 N개의 ADC 모듈로부터 출력되는 디지털 신호를 수신하고 수신한 디지털 신호를 보정하여 M비트(M은 자연수)의 디지털 신호를 출력하는 디지털 보정회로를 포함하되,
    상기 N개의 ADC 모듈 중 적어도 하나는 상기 이진코드화를 수행한 이후의 잔류전압을 상기 아날로그 신호의 최고최저값 범위보다 큰 범위로 증폭하는 증폭ADC모듈인 것을 특징으로 하는 파이프라인 ADC.
  14. 아날로그 입력신호를 신호크기 구간별로 구분하여 기준전압과 비교하여 디지털 변환을 수행하고 상기 디지털 변환을 수행한 이후의 잔류전압을 다음 모듈로 연속적으로 전달하는 ADC 모듈;
    디지털변환을 위한 클럭신호를 제공하는 클럭신호 생성기; 및
    디지털 신호를 수신하고 수신한 디지털 신호를 보정하여 디지털 신호를 출력하는 디지털 보정회로를 포함하는 파이프라인 아날로그-디지털 변환기에 있어서,
    상기 ADC 모듈은 상기 아날로그 입력신호 범위보다 큰 전압 범위에서 데이터 변환을 실행하는 구성의 플래시 ADC를 포함하는 것을 특징으로 하는 파이프라인 ADC.
  15. 아날로그 입력신호를 신호크기 구간별로 구분하고 기준전압과 비교하여 디지털 변환을 수행하고 상기 디지털 변환을 수행한 이후의 잔류전압을 다음 모듈로 연속적으로 전달하는 서브 모듈을 복수개 포함하는 ADC 모듈;
    디지털변환을 위한 클럭신호를 제공하는 클럭신호 생성기; 및
    디지털 신호를 수신하고 수신한 디지털 신호를 보정하여 디지털 신호를 출력하는 디지털 보정회로를 포함하는 파이프라인 아날로그-디지털 변환기에 있어서,
    상기 서브모듈은 상기 아날로그 입력 신호 범위보다 큰 신호 범위로 증폭하여 다음 서브모듈로 출력하는 멀티플라잉 디지털-아날로그 변환기(Multiflying Digital-to-Analog Converter; 이하 MDAC)를 포함하는 것을 특징으로 하는 파이프라인 ADC.
  16. 제12항 내지 제14항 중 어느 한 항에 있어서,
    상기 ADC 모듈은,
    상기 디지털 변환을 위한 코드 디시전(Code Decision)을 수행하는 플래시(Flash) ADC; 및
    상기 플래시 ADC가 변환한 후의 잔류전압을 상기 아날로그 입력신호의 전원전압 범위까지 확장된 신호범위로 상기 다음 서브모듈로 전달하는 멀티플라잉 디지털-아날로그 변환기(MDAC)를 포함하는 것을 특징으로 하는 파이프라인 ADC.
  17. 제16항에 있어서,
    상기 멀티플라잉 디지털-아날로그 변환기는 앰프(Amplifier)의 출력 스윙(Swing) 문제를 고려하여, 샘플링시 공통 전압을 샘플링하고 증폭시 상기 플래시 ADC의 출력에 따라 기준전압을 인가하는 캐패시터를 추가하여, AMP 출력 스윙 범위 조절을 수행하는 것을 특징으로 하는 파이프라인 ADC.
  18. 제17항에 있어서,
    상기 멀티플라잉 디지털-아날로그 변환기는 상기 앰프와 폐루프 회로를 구성할 때 피드백 팩터(Feedback Factor)를 조절하기 위한 목적의 캐패시터를 추가로 포함하는 것을 특징으로 하는 파이프라인 ADC.

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