KR102081488B1 - 센서 응용을 위한 적응형 a/d 변환시간을 운용하는 고정밀 알고리즈믹 adc - Google Patents

센서 응용을 위한 적응형 a/d 변환시간을 운용하는 고정밀 알고리즈믹 adc Download PDF

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Abstract

적응형 A/D 변환시간을 운용하는 고정밀 알고리즈믹 ADC가 제공된다. 본 발명의 실시예에 따른 ADC는, 아날로그 입력을 충전하는 MDAC, MDAC에 충전된 전압을 기준 전압과 비교하여 디지털 데이터로 변환하는 비교회로 및 클럭을 가변하여 MDAC와 비교회로에 인가하는 타이밍 회로를 포함한다. 이에 의해, 정밀도를 높이면서도 동작시간과 전력소모를 크게 증가시키지 않을 수 있다.

Description

센서 응용을 위한 적응형 A/D 변환시간을 운용하는 고정밀 알고리즈믹 ADC{High Precision Algorithmic ADC with Adaptive A/D Conversion Time for Sensor Applications}
본 발명은 아날로그 신호를 디지털 신호로 변환하는 ADC(Analog-to-Digital Converter)에 관한 것으로, 더욱 상세하게는 알고리즈믹 ADC의 성능 개선 기술에 관한 것이다.
파이프라인 구조의 ADC는 다수의 스테이지들로 구성되는데, 각 스테이지에서 해당 디지털 비트를 출력하고, 이 출력 값과 입력되는 아날로그 신호와의 차이를 증폭하여 동일한 스케일의 아날로그 신호로 다음 스테이지에 전달한다.
도 1에 도시된 바와 같이, 파이프라인 구조의 ADC는 구조가 복잡하고 면적이 크다는 단점이 있어, 이 문제를 해소시킨 알고리즈믹 ADC(Algorithmic ADC)가 제시되었다.
알고리즈믹 ADC는 하나의 스테이지에서 하나의 MDAC(Multiplying Digital-to-Analog Converter)을 이용하여 동일한 동작을 디지털 비트수 만큼 반복하는데, 비트 마다의 동작시간, 즉, A/D 변환시간은 모든 비트에 대해 동일하다.
고정밀 알고리즈믹 ADC에 대한 요구를 실현하기 위해서는, A/D 변환시간을 길게 구현하여야 하는데, 이는 동작시간의 증가와 더불어 전력소모의 증가를 유발한다는 문제가 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은, 정밀도를 높이면서도 동작시간과 전력소모를 크게 증가시키지 않기 위한 방안으로, 적응형 A/D 변환시간을 운용하는 고정밀 알고리즈믹 ADC를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른, ADC는, 아날로그 입력을 충전하는 MDAC; MDAC에 충전된 전압을 기준 전압과 비교하여 디지털 데이터로 변환하는 비교회로; 및 클럭을 가변하여 MDAC와 비교회로에 인가하는 타이밍 회로;를 포함한다.
그리고, 타이밍 회로는, MDAC와 비교회로에 의한 A/D 변환시간이 가변되도록 클럭을 적응적으로 가변할 수 있다.
또한, 타이밍 회로는, 상위 비트에 대한 A/D 변환시간이 하위 비트에 대한 A/D 변환시간이 길도록 클럭을 적응적으로 가변할 수 있다.
그리고, 타이밍 회로는, 기준 클럭을 생성하고, 생성한 기준 클럭을 제1 분주비로 분주하여 기준 클럭과 주파수가 다른 제1 분주 클럭을 생성할 수 있다.
또한, 타이밍 회로는, 제1 분주 클럭을 제2 분주비로 분주하여 제1 분주 클럭과 주파수가 다른 제2 분주 클럭을 생성할 수 있다.
그리고, 제1 분주비와 제2 분주비는 동일할 수 있다.
또한, 타이밍 회로는, 디지털 데이터의 일부 비트들에 대해서는 제1 시간 동안 A/D 변환이 이루어지고, 디지털 데이터의 다른 비트들에 대해서는 제2 시간 동안 A/D 변환이 이루어지도록, 클럭을 적응적으로 가변할 수 있다.
그리고, 본 발명의 실시예에 따른 ADC는, 비교회로에서 변환된 디지털 데이터에 대응하는 기준 전압을 인가받도록 MDAC를 제어하는 디코딩 회로;를 더 포함하고, MDAC는, 아날로그 입력과 디지털 데이터에 대응하는 기준 전압의 차 신호를 피드백 하여 후속 디지털 데이터 변환 절차를 수행할 수 있다.
또한, ADC는, 센서 신호를 A/D 변환할 수 있다.
한편, 본 발명의 다른 실시예에 따른, A/D 변환 방법은, 타이밍 회로가, MDAC와 비교회로에 인가하는 클럭을 가변적으로 생성하는 단계; MDAC가, 아날로그 입력을 충전하는 단계; 및 비교회로가, MDAC에 충전된 전압을 기준 전압과 비교하여 디지털 데이터로 변환하는 단계;를 포함한다.
한편, 본 발명의 다른 실시예에 따른, 타이밍 회로는, 제1 클럭을 생성하여, 아날로그 신호를 디지털 데이터로 변환하는 변환 회로에 인가하는 제1 클럭 생성기; 및 제2 클럭을 생성하여, 변환 회로에 인가하는 제2 클럭 생성기;를 포함한다.
한편, 본 발명의 다른 실시예에 따른, 클럭 제공 방법은, 제1 클럭을 생성하여, 아날로그 신호를 디지털 데이터로 변환하는 변환 회로에 인가하는 단계; 및 제2 클럭을 생성하여, 변환 회로에 인가하는 단계;를 포함한다.
이상 설명한 바와 같이, 본 발명의 실시예들에 따르면, 적응형 A/D 변환시간을 운용하여, 정밀도를 높이면서도 동작시간과 전력소모를 크게 증가시키지 않을 수 있다.
특히, 본 발명의 실시예들에 따르면, 상대적으로 중요한 상위 비트에 대해서는 A/D 변환시간을 길게 운용하고, 상대적으로 덜 중요한 하위 비트에 대해서는 A/D 변환시간을 짧게 운용하여, 트레이드 오프 관계에 있는 정밀도와 '동작시간 및 전력소모'를 최적으로 조화시킬 수 있다.
또한, 본 발명의 실시예들에 따르면, 가변적인 A/D 변환시간을 운용하기 위한 타이밍 회로를 주파수 분주기들을 이용한 간단한 구조로 구현하여, 부담 없는 하드웨어 설계가 가능하다.
도 1은 기존 파이프라인 구조의 ADC,
도 2는 본 발명의 일 실시예에 따른 적응형 A/D 변환시간을 운용하는 알고리즈믹 ADC의 블럭도,
도 3은, 도 2에 도시된 알고리즈믹 ADC의 회로도,
도 4는 적응형 타이밍 회로에 의해 적응적으로 생성되는 클럭의 타이밍도,
도 5에는 적응형 타이밍 회로의 블럭도,
도 6은 본 발명의 다른 실시예에 따른 A/D 변환 방법의 설명에 제공되는 흐름도,
도 7은 본 발명의 일 실시예에 따른 알고리즈믹 ADC를 실제작한 레이아웃 이미지, 그리고,
도 8은 본 발명의 일 실시예에 따른 알고리즈믹 ADC의 시물레이션 결과이다.
이하에서는 도면을 참조하여 본 발명을 보다 상세하게 설명한다.
알고리즈믹 ADC는 하나의 MDAC(Multiplying Digital-to-Analog Converter)와 비교회로를 사용하므로, 정밀도를 높이기 위해서는 A/D 변환에 소요되는 시간을 상대적으로 많이 부여해야 한다.
10비트 이상의 높은 정밀도를 갖고, 1MHz 이상의 클럭에서 약 490ns에 샘플링된 신호를 목표로 하는 정확한 수준의 신호로 증폭하기 위해 필요한 f-3dB는,
Figure 112017084409388-pat00001
로부터 f-3dB=2.2MHz가 된다. 따라서 정밀도가 높아질수록 f-3dB는 더 높아져야 하는데, f-3dB는 증폭기의 트랜스컨덕턴스(Gm)과 비례 관계이고, Gm은 전류에 비례하므로, 높은 정밀도와 높은 f-3dB를 얻기 위해서는 전력 소모가 늘어난다. 이는, 저전력이 요구되는 센서 인터페이스에 대한 응용을 제한하는 요인이 되기도 된다.
이와 같이, 알고리즈믹 ADC의 A/D 변환시간을 길게 운용하면 정밀도는 높아지지만 동작시간과 전력소모가 증가하는 문제가 있고, 알고리즈믹 ADC의 A/D 변환시간을 짧게 운용하면 동작시간과 전력소모는 감소하지만 정밀도가 낮아지는 문제가 있다.
이에, 본 발명의 실시예에서는, A/D 변환시간을 적응적으로 운용하는 알고리즈믹 ADC를 제시한다.
본 발명의 실시예에 따른 적응형 A/D 변환시간을 운용하는 알고리즈믹 ADC는, 상대적으로 중요한 데이터인 상위 비트에 대해서는 A/D 변환시간을 길게 운용하면 정밀도는 높이고, 상대적으로 덜 중요한 데이터인 하위 비트에 대해서는 A/D 변환시간을 짧게 운용하여 상위 비트를 A/D 변환하는 과정에서 늘어난 동작시간을 보상한다.
이에, 본 발명의 실시예에 따른 알고리즈믹 ADC는, 센서 인터페이스의 핵심 블록으로써 미세한 센서 신호를 감지하여 처리할 수 있도록 높은 정밀도가 요구되는 ADC 블록의 저전력화를 가능하게 한다.
도 2는 본 발명의 일 실시예에 따른 적응형 A/D 변환시간을 운용하는 알고리즈믹 ADC의 블럭도이다. 본 발명의 실시예에 따른 알고리즈믹 ADC는, 도 1에 도시된 바와 같이, MDAC(110), 비교회로(120), 디코딩 회로(130) 및 적응형 타이밍 회로(140)를 포함한다.
MDAC(110)는 아날로그 입력을 충전하여, 충전전압을 비교회로(120)에 인가한다. 비교회로(120)는 충전전압을 기준전압과 비교하여, 아날로그 신호를 디지털 비트로 변환하여 출력한다. 디코딩 회로(130)는 비교회로(120)에서 변환된 디지털 비트를 기초로, MDAC(110)의 후속 비트 변환을 위한 차 신호(Residue signal) 생성을 제어한다.
적응형 타이밍 회로(140)는 MDAC(110), 비교회로(120) 및 디코딩 회로(130)에 클럭을 인가하는데, 인가하는 클럭은 비트 순위에 따라 적응적으로 변경된다. 적응형 타이밍 회로(140)에 대해서는 상세히 후술한다.
도 3은, 도 2에 도시된 알고리즈믹 ADC의 회로도이다. 도시된 바와 같이, 본 발명의 실시예에 따른 알고리즈믹 ADC는 초단 SHA(Sample-and-Hold Amplifier : 샘플-앤-홀드 증폭기)가 없는 구조로써, 1.5 비트를 기반으로 14번 반복하여 14비트 디지털 신호를 출력한다.
MDAC(110)는 앰프, 2개의 커패시터 및 다수의 스위치들을 포함하고, 비교회로(120)는 2개의 비교기, 커패시터 및 리미터를 포함한다.
QS가 "High"인 QSP에서는 MDAC(110)의 커패시터에 아날로그 입력이 충전되고, 충전전압이 비교회로(120)에 인가된다.
다음, QL이 "High"인 QLP에서는, 비교회로(120)의 비교기들에 의한 아날로그-to-디지털 변환이 이루어진다.
이후, Q1이 "High"인 구간에서, 디코딩 회로(130)는 비교회로(120)에 의해 변환된 디지털 데이터(D=+1/0/-1)에 해당하는 기준전압(+VREF/0/-VREF)이 MDAC(110)의 앰프에 인가되도록 MDAC(110)의 하부 스위치들을 제어하여, 앰프가 후속 비트를 생성하기 위한 차 전압을 다음의 수학식에 따라 생성하여 MDAC(110)의 입력으로 피드백하도록 한다.
Vresidue = Vanalog input - D×VREF, D=+1/0/-1
이 과정은 아날로그 입력 신호가 14비트의 디지털 신호로 변환될때까지 14번 반복된다.
적응형 타이밍 회로(140)는 MDAC(110), 비교회로(120) 및 디코딩 회로(130)에 클럭을 인가한다. 도 4는 적응형 타이밍 회로(140)에 의해 적응적으로 생성되는 클럭의 타이밍도이다.
도 4에 도시된 바와 같이, 적응형 타이밍 회로(140)는, 1) 중요도가 가장 높아 높은 해상도가 요구되는 상위 4개의 비트를 변환하는 중에는 기준 클럭(FIN)의 주파수를 '4'로 나눈 'FIN/4 클럭'을 생성하여 인가하고, 2) 차상위 4개의 비트를 변환하는 중에는 기준 클럭(FIN)의 주파수를 '2'로 나눈 'FIN/2 클럭'을 생성하여 인가하며, 3) 하위 6개의 비트를 변환하는 중에는 기준 클럭(FIN)을 인가한다.
도 4에 도시된 타이밍도에 따르면 14비트의 디지털 신호를 생성하기 위해 15 싸이클이 요구되어, 14 싸이클을 요구되는 기존 방식 보다 좀 더 많은 시간이 소요된다. 하지만, 대부분의 센서 인터페이스 용도의 신호 대역폭은 수 Hz에서 수십 KHz 이내이므로 시간이 좀 더 소요되는 것은 크게 문제되지 않는다.
도 5에는 적응형 타이밍 회로(140)의 블럭도이다. 적응형 타이밍 회로(140)는, 도 5에 도시된 바와 같이, 클럭 생성기(Clock Generator)(141), 클럭 주파수 분주기(Clock Frequency Divider-2)(142) 및 클럭 주파수 분주기(Clock Frequency Divider-2)(143)를 포함한다.
클럭 생성기(141)는 기준 클럭(FIN)을 생성하고, 클럭 주파수 분주기(142)는 클럭 생성기(141)에서 생성된 기준 클럭(FIN)의 주파수를 1/2 분주하여 'FIN/2 클럭'을 생성하며, 클럭 주파수 분주기(143)는 클럭 주파수 분주기(142)에서 생성된 'FIN/2 클럭'의 주파수를 다시 1/2 분주하여 'FIN/4 클럭'을 생성한다.
지금까지 설명한 알고리즈믹 ADC에 의해 A/D 변환이 수행되는 과정에 대해, 도 6을 참조하여 상세히 설명한다. 도 6은 본 발명의 다른 실시예에 따른 A/D 변환 방법의 설명에 제공되는 흐름도이다.
도 6에 도시된 바와 같이, MDAC(110)에 아날로그 신호가 인가되면(S210), 적응형 타이밍 회로(140)가 'FIN/4 클럭'을 생성하여 출력하고(S220), MDAC(110), 비교회로(120) 및 디코딩 회로(130)는 S220단계에서 생성되는 'FIN/4 클럭'을 이용하여 상위 4개의 비트를 변환한다(S230).
다음, 적응형 타이밍 회로(140)는 'FIN/2 클럭'을 생성하여 출력하고(S240), MDAC(110), 비교회로(120) 및 디코딩 회로(130)는 S240단계에서 생성되는 'FIN/2 클럭'을 이용하여 차상위 4개의 비트를 변환한다(S250).
그 다음, 적응형 타이밍 회로(140)는 기준 클럭(FIN)을 생성하여 출력하고(S260), MDAC(110), 비교회로(120) 및 디코딩 회로(130)는 S260단계에서 생성되는 기준 클럭(FIN)을 이용하여 나머지 6개의 비트를 변환한다(S270).
지금까지, 적응형 A/D 변환시간을 운용하는 고정밀 알고리즈믹 ADC에 대해 바람직한 실시예들을 들어 상세히 설명하였다.
도 7은 본 발명의 실시예에 따른 알고리즈믹 14b ADC를 실제작한 레이아웃 이미지이고, 도 8은 시물레이션 결과이다.
도 7에 나타난 바와 같이, 본 발명의 실시예에 따른 알고리즈믹 ADC의 구조로 14비트의 ADC를 성공적으로 구현하였으며, 도 8에 도시된 시물레이션 결과를 통해 단일 클럭을 사용하는 기존의 알고리즈믹 ADC에 비해 전체 전력소모가 40% 이상 줄어들었음을 확인할 수 있다.
한편, 위 실예에서 적응형 타이밍 회로(140)를 구성하는 클럭 주파수 분주기의 개수는 1개 또는 3개 이상으로 구현할 수 있고, 2개 이상으로 구현하는 경우 이들의 분주비는 필요에 따라 다양한 변형이 가능하다. 클럭 주파수 분주기들의 분주비가 반드시 모두 같아야 하는 것은 아니다.
본 발명의 실시예에 따른 알고리즈믹 ADC는, 균일한 샘플링과 증폭시간을 갖는 타임 슬롯들을 가변적으로 조절할 수 있게 하여 높은 정밀도가 요구되는 초기에는 기존 시간보다 두배 혹은 n배로 더 긴 시간을 할당하여 증폭기의 전력소모 부담을 덜어주면서 높은 정밀도를 쉽게 얻을 수 있도록 구현하였다.
위 실시예에서 제시한 클럭들의 주파수는 알고리즈믹 ADC의 정밀도 및 회로의 구조에 따라 적정한 적용/변형이 가능하다.
본 발명의 실시예에 따른 알고리즈믹 ADC는, 저전력이 요구되는 센서 인터페이스 부분에서 반드시 필요한 ADC 블록이 미세한 센서 신호를 감지하여 처리할 수 있도록 하였다.
본 발명의 실시예에 따른 알고리즈믹 ADC는, 타이밍 신호를 그 정밀도에 따라 가변적으로 사용함으로서 동일한 회로를 사용함에도 불구하고 높은 정밀도와 낮은 소모 전력을 동시에 구현할 수 있는 장점을 가지고 있다. 구체적으로, 가변적인 변환시간을 가짐으로서 고정밀에서는 보다 많은 시간을 할애할 수 있고 낮은 정밀도에서는 짧은 시간을 할애 할 수 있어 보다 최적화된 설계가 가능함으로서 고정밀과 저전력을 동시에 구현할 수 있다.
나아가, 최대전력지점 추적 기법을 Reconfigurable Stage 에너지 하베스팅에 적용가능한데, 이 경우 넓은 입력 전력 에너지 소스에 대해 최대 효율로 에너지 하베스팅을 할 수 있게 된다.
또한, 이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
110 : MDAC(Multiplying Digital-to-Analog Converter)
120 : 비교회로
130 : 디코딩 회로
140 : 적응형 타이밍 회로
141 : 클럭 생성기(Clock Generator)
142 : 클럭 주파수 분주기(Clock Frequency Divider-2)
143 : 클럭 주파수 분주기(Clock Frequency Divider-2)

Claims (12)

  1. 아날로그 입력을 충전하는 MDAC(Multiplying Digital-to-Analog Converter);
    MDAC에 충전된 전압을 기준 전압과 비교하여 디지털 데이터로 변환하는 비교회로; 및
    클럭을 가변하여 MDAC와 비교회로에 인가하는 타이밍 회로;를 포함하고,
    타이밍 회로는,
    상위 비트에 대한 MDAC와 비교회로에 의한 A/D 변환 시간이 하위 비트에 대한 MDAC와 비교회로에 의한 A/D 변환 시간 보다 길도록 클럭을 적응적으로 가변하는 것을 특징으로 하는 ADC(Analog-to-Digital Converter).
  2. 삭제
  3. 삭제
  4. 청구항 1에 있어서,
    타이밍 회로는,
    기준 클럭을 생성하고, 생성한 기준 클럭을 제1 분주비로 분주하여 기준 클럭과 주파수가 다른 제1 분주 클럭을 생성하는 것을 특징으로 하는 ADC.
  5. 청구항 4에 있어서,
    타이밍 회로는,
    제1 분주 클럭을 제2 분주비로 분주하여 제1 분주 클럭과 주파수가 다른 제2 분주 클럭을 생성하는 것을 특징으로 하는 ADC.
  6. 청구항 5에 있어서,
    제1 분주비와 제2 분주비는 동일한 것을 특징으로 하는 ADC.
  7. 청구항 1에 있어서,
    타이밍 회로는,
    디지털 데이터의 일부 비트들에 대해서는 제1 시간 동안 A/D 변환이 이루어지고, 디지털 데이터의 다른 비트들에 대해서는 제2 시간 동안 A/D 변환이 이루어지도록, 클럭을 적응적으로 가변하는 것을 특징으로 하는 ADC.
  8. 청구항 1에 있어서,
    비교회로에서 변환된 디지털 데이터에 대응하는 기준 전압을 인가받도록 MDAC를 제어하는 디코딩 회로;를 더 포함하고,
    MDAC는,
    아날로그 입력과 디지털 데이터에 대응하는 기준 전압의 차 신호를 피드백 하여 후속 디지털 데이터 변환 절차를 수행하는 것을 특징으로 하는 ADC.
  9. 청구항 1에 있어서,
    ADC는,
    센서 신호를 A/D 변환하기 위한 것을 특징으로 하는 ADC.
  10. 타이밍 회로가, MDAC와 비교회로에 인가하는 클럭을 가변적으로 생성하는 단계;
    MDAC(Multiplying Digital-to-Analog Converter)가, 아날로그 입력을 충전하는 단계; 및
    비교회로가, MDAC에 충전된 전압을 기준 전압과 비교하여 디지털 데이터로 변환하는 단계;를 포함하고,
    생성 단계는,
    상위 비트에 대한 MDAC와 비교회로에 의한 A/D 변환 시간이 하위 비트에 대한 MDAC와 비교회로에 의한 A/D 변환 시간 보다 길도록 클럭을 적응적으로 가변하면서 생성하는 것을 특징으로 하는 A/D 변환 방법.
  11. 제1 클럭을 생성하여, 아날로그 신호를 디지털 데이터로 변환하는 A/D 변환 회로에 인가하는 제1 클럭 생성기; 및
    제2 클럭을 생성하여, A/D 변환 회로에 인가하는 제2 클럭 생성기;를 포함하고,
    제1 클럭은,
    하위 비트를 A/D 변환하는데 이용되는 클럭이며,
    제2 클럭은,
    상위 비트를 A/D 변환하는데 이용되는 클럭이고,
    제2 클럭에 의한 A/D 변환 시간은,
    제1 클럭에 의한 A/D 변환 시간 보다 긴 것을 특징으로 하는 타이밍 회로.
  12. 제1 클럭을 생성하여, 아날로그 신호를 디지털 데이터로 변환하는 A/D 변환 회로에 인가하는 단계; 및
    제2 클럭을 생성하여, A/D 변환 회로에 인가하는 단계;를 포함하고,
    제1 클럭은,
    하위 비트를 A/D 변환하는데 이용되는 클럭이며,
    제2 클럭은,
    상위 비트를 A/D 변환하는데 이용되는 클럭이고,
    제2 클럭에 의한 A/D 변환 시간은,
    제1 클럭에 의한 A/D 변환 시간 보다 긴 것을 특징으로 하는 클럭 제공 방법.
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