JP4542978B2 - 電源電圧制御装置 - Google Patents

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Description

本発明は、ＬＳＩ（Large Scale Integration）などの半導体集積回路装置の電源電圧制御装置に関する。
近年、半導体集積回路の低消費電力化の有力な方法として、クロック周波数に応じて電源電圧を変更する方法が知られている。しかし、電源電圧設定の精度が粗い場合や、電源電圧設定回路が温度依存性を持っている場合は、電源電圧を下げ過ぎることにより、タイミング不具合に起因する回路誤動作が発生することがある。また、温度変動によるＭＯＳトランジスタの駆動能力低下に起因して、タイミング不具合が発生し、回路誤動作に至る場合もあり得る。
この問題に対し、従来、所定のクロック周波数において、必要最小限の動作電源電圧を発生できる電圧発生回路技術が開示されている。例えば、特許文献１には、図１０に示すように、第１の電源電圧によって動作する論理回路と、第２の電源電圧に応じた周波数のクロック信号を発生する電圧制御発振部と、前記クロック信号と基準クロック信号との位相比較を行う位相比較部と、入力信号を積分回路によって平滑化するローパスフィルタ部と、前記位相比較の結果により前記ローパスフィルタ部の充放電を行うチャージポンプ部と、前記ローパスフィルタ部の出力に応じたレベルの前記第１の電源電圧を発生する内部電源電圧発生部と、を備え、前記論理回路と前記クロック発生部とを動作させる前記第１及び第２の電源電圧を共通にしてこれを前記電源電圧発生部から供給する半導体装置が開示されている。
また、特許文献２には、特許文献１の電圧制御発振部の代わりに、図１１に示すように、クロック信号を電圧制御遅延回路によってゲート遅延させたクロック信号と元のクロック信号の位相比較を行い、積分器とバッファにより電圧信号を生成し、動作電源電圧として電圧制御遅延回路に帰還し、さらにバッファ及びＰｃｈＭＯＳトランジスタにより、内部電源電圧を発生する電圧発生回路が記載されている。
さらに、特許文献３には、図１２に示すように、特許文献２における種々の遅延値を有する電圧制御遅延回路に対して汎用性を持たせる目的で、クロック信号から遅延検出回路に入力する基準信号及び電圧制御遅延回路に入力する入力信号を発生させる際に、両信号の位相差を制御信号に応じて変更できるようにした入力信号生成回路を搭載した電源電圧制御装置が記載されている。
特開平９−２８５１０９号公報 特開平１０−４９２４２号公報 特開２００２−１００９６７号公報
しかしながら、このような従来の電源電圧制御装置にあっては、以下に示すような課題が存在している。
特許文献１記載の装置では、位相比較器に入力される基準クロック信号の周期は、例えばシステムクロック信号の１周期分などのように設定される。さらに電圧制御発振回路は固定段数のインバータ回路等で構成されているため、電圧制御発振回路から出力されるクロック信号の周期は、基準クロック信号の周波数に関わらず、基準クロック信号の周期と等しくなる。
また同様に、特許文献２記載の装置では、位相比較器に入力される基準クロック信号の周期は、特許文献１と同様、例えばシステムクロック信号の１周期分などのように設定される。さらに電圧制御遅延回路は固定段数のインバータ回路等で構成されているため、電圧制御遅延回路により発生する遅延値は、基準クロック信号の周波数に関わらず、基準クロック信号の１周期と等しくなる。
しかし、電源電圧制御回路は、電源電圧が印加され、電圧制御発振回路のクロック出力信号と基準クロック信号との位相又は周波数のズレが検出されてから、実際に制御が働き補正された電源電圧が印加されるまでにある程度の時間がかかるため、電源電圧の変動が発生する。そして、電源電圧の変動値は電源電圧の大小によらずほぼ一定であるため、電源電圧の小さい時の電源電圧の変動値に対する内部回路における正常動作可能な最大システムクロック周波数及び電圧制御発振回路のクロック周波数の変動値は、電源電圧の大きい時の電源電圧の変動値に対する前記それぞれのクロック周波数の変動値より大きくなる。
その理由は、前記それぞれのクロック周波数はＭＯＳトランジスタの駆動能力すなわちドレイン電流でほぼ決まり、以下の式で表されるようにゲート電圧から閾値電圧を引いた値の二乗に比例するためである。
Figure 0004542978
 例えば、ＭＯＳトランジスタの閾値電圧を０．５Ｖとし、電源電圧の変動値を０．０５Ｖとすると、電源電圧が２．０Ｖと２．０５Ｖでは、ドレイン電流の比は１．０７倍であるが、電源電圧が１．０Ｖと１．０５Ｖでは、ドレイン電流の比は１．２１倍となる。
したがって、第１の課題は、システムクロック周波数に応じた最小電源電圧に対して、電圧制御発振回路から出力されるクロック信号の周期又は電圧制御遅延回路により発生する遅延値と、基準クロック信号の周期と、の設定マージンを変える必要があるが、特許文献１及び特許文献２では、設定マージンが固定されているため対応できないことである。
また、特許文献３記載の装置では、入力したクロック信号から基準信号及び入力信号を発生させる際に、両信号の位相差を制御信号に応じて変更できる入力信号生成回路が組み込まれているが、半導体回路の機種に対応した種々の遅延値を有するモニタ回路に共通に用いるようにするものであり、上記に説明したシステムクロック周波数に応じてクロック周期設定マージンを変更するためには機能しない。さらに、前記入力信号生成回路はＰＬＬ（Phase-locked loop）とセレクタにより構成されるため、回路規模が大幅に増大するという問題も発生する。
第２の課題は、システムクロック周波数を高い周波数から低い周波数に変更する時は、まずシステムクロック周波数が変化し、その周波数に応じて電源電圧が小さく調整されるが、周波数変化が大きいと電源電圧の変化も大きくなり、電源電圧が正常に動作する最小電源電圧に収束するのに非常に時間が掛かる。さらに、システムクロック周波数を低い周波数から高い周波数に変更する場合は、電源電圧を大きくする前に、システムクロック周波数を高くすると、内部回路の誤動作を招くという問題が発生する。
本発明は、かかる点に鑑みてなされたものであり、システムクロック周波数に応じて自由にクロック周期設定マージンを設定でき、システムクロック周波数の変化に対し、内部回路を誤動作させずに短時間で電源電圧を正常に動作する最小電源電圧に収束させる電源電圧制御装置を提供することを目的とする。
本発明の電源電圧制御装置は、クロック信号を生成する電圧制御発振手段と、システムクロック信号を分周する第１分周手段と、前記発振手段出力を分周する第２分周手段と、前記第１分周手段の出力信号と前記第２分周手段の出力信号とを位相比較又は周波数比較する比較手段と、前記比較手段の出力に基づいて前記電圧制御発振手段及び１又は複数の内部回路に供給する電源電圧を発生する電源電圧発生手段と、前記システムクロック信号と前記電圧制御発振手段により生成されたクロック信号のクロック周期設定マージンをシステムクロック周波数に応じて変更できるように、前記第１及び第２分周手段の分周比を設定する制御手段とを備える構成を採る。
本発明の電源電圧制御装置は、１又は複数のシステムクロック周波数に対応して、前記第１分周手段と前記第２分周手段の分周比を設定する第１プリセット値を格納する第１プリセット値格納手段を備え、前記制御手段は、前記システムクロック周波数に対応して、前記第１プリセット値格納手段に格納されている第１プリセット値を読み出し、該第１プリセット値を基に前記第１分周手段と前記第２分周手段にそれぞれ分周比信号を出力し、前記第１分周手段と前記第２分周手段は、前記制御手段から出力された前記分周比信号に従って分周を行う構成を採る。
本発明の電源電圧制御装置は、１又は複数のシステムクロック周波数に対応する最小動作電源電圧より所定だけ高く設定された第２プリセット値を格納する第２プリセット値格納手段を備え、前記制御手段は、前記システムクロック周波数の切り替え時、前記プリセット値格納手段に格納されている第２プリセット値を読み出し、該第２プリセット値を電源電圧プリセット値として出力し、前記電源電圧発生手段は、前記制御手段の出力に基づいて内部回路及び電圧制御発振手段に供給する電源電圧を発生する構成を採る。
本発明の電源電圧制御装置は、クロック信号を生成する電圧制御発振手段と、基準クロック信号と前記電圧制御発振手段のクロック出力信号とを位相比較する位相比較又は周波数比較する比較手段と、前記比較手段の出力に基づいて前記電圧制御発振手段及び１又は複数の内部回路に供給する電源電圧を発生する電源電圧発生手段と、１又は複数のシステムクロック周波数に対応する最小動作電源電圧より所定だけ高く設定された第２プリセット値を格納する第２プリセット値格納手段と、前記システムクロック周波数の切り替え時、前記第２プリセット値格納手段に格納されている第２プリセット値を読み出し、該第２プリセット値を電源電圧プリセット値として出力する制御手段と、前記制御手段の出力に基づいて前記電圧制御発振手段及び１又は複数の内部回路に供給する電源電圧を発生するＤＡ変換器とを備える構成を採る。
本発明の電源電圧制御装置は、内部回路に供給する電源電圧を発生する電源電圧発生手段と、複数のシステムクロック周波数に対応する所定の動作電源電圧を電源電圧設定値として記憶させたプリセット値格納手段と、システムクロック周波数が高い周波数から低い周波数に切り替わった後に、プリセット値格納手段に記憶されている前記低い周波数に対応する電源電圧設定値を読み出し、該電源電圧設定値を動作電源電圧値として出力し、システムクロック周波数が低い周波数から高い周波数に切り替わる前に、プリセット値格納手段に記憶されている前記高い周波数に対応する電源電圧設定値を読み出し、該電源電圧設定値を動作電源電圧値として出力する制御を行う制御手段とを備える構成を採る。
本発明によれば、システムクロック周波数に対応した動作モード信号に応じて、クロック出力信号ｆＯＳＣとシステムクロック信号ｆＳＣＫのクロック周期設定マージンを自由に設定することができる。
また、上記システムクロック周波数変更と電源電圧変更の手順最適化により、内部回路の誤動作防止及び動作可能な最小電源電圧への収束時間短縮を実現でき、低消費電力化と安定動作の両方を同時に実現することができる。
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
（実施の形態１）
図１は、本発明の実施の形態１に係る電源電圧制御装置の構成を示す回路図である。本実施の形態は、複数のＭＯＳトランジスタを有する内部回路に所定の電源電圧を供給する電源電圧制御装置に適用した例である。
図１おいて、１００は電源電圧制御装置、２００は電源電圧制御装置１００から電源電圧ＶＤ，ＶＳの供給を受けて動作する内部回路である。
電源電圧制御装置１００は、クロック信号を生成する電圧制御発振回路１１０と、システムクロック信号ｆＳＣＫを分周する分周回路１２１（分周回路<１>）と、電圧制御発振回路１１０のクロック出力信号ｆＯＳＣを分周する分周回路１２２（分周回路<２>）と、分周回路１２１の出力（基準クロック信号ｆｒｅｆ）と分周回路１２２の出力（発振クロック信号ｆＶ）を位相比較又は周波数比較する位相比較器／周波数比較器１３０と、内部回路に供給する電源電圧を発生する電源電圧発生回路１４０とを備えて構成される。
電源電圧発生回路１４０は、制御回路１４１、１又は複数の第１プリセット値と１又は複数の第２プリセット値を記憶するメモリ１４２、アップダウンカウンタ１４３、レジスタ１４４からなるコントローラ１４５と、コントローラ１４５から出力するデジタル値をＤＡ変換して電源電圧を発生するＤＡ変換器１４６と、ＤＣ−ＤＣコンバータ１４７とを備えて構成される。
メモリ１４２には、１又は複数のシステムクロック周波数に対する分周回路１２１と分周回路１２２の分周比をそれぞれ第１プリセット値として記憶させ、１又は複数のシステムクロック周波数に対する電源電圧プリセット値をそれぞれ第２プリセット値として記憶させておく。
コントローラ１４５の制御回路１４１は、外部からの動作モード信号を受け、メモリ１４２内の第１プリセット値を基に分周回路１２１に分周比信号１と制御信号、分周回路１２２に分周比信号２と制御信号を出力し、電圧制御発振回路１１０と位相比較器／周波数比較器１３０にそれぞれ制御信号を出力して各部を制御することにより各クロック信号の位相又は周波数を比較する。また、制御回路１４１は、メモリ１４２内の第２プリセット値を用いてアップダウンカウンタ１４３のカウント値及びレジスタ１４４を設定することで内部回路２００に供給する電源電圧ＶＤ，ＶＳ及び電圧制御発振回路１１０に供給する電源電圧ＶＤＭ，ＶＳＭを初期設定する。本実施の形態では、電源電圧発生回路１４０から２系列の電源電圧（ＶＤ，ＶＳ及びＶＤＭ，ＶＳＭ）を供給しているが、ＶＤとＶＤＭ又はＶＳとＶＳＭの一方のみ供給し、他方を固定電源とすることも可能である。
内部回路２００は、電源電圧制御装置１００によって内部のＭＯＳトランジスタなどの電源電圧が制御される回路であればどのような回路でもよい。
このように、電源電圧制御装置１００は、システムクロックを分周比１で分周する分周回路１２１と、電圧制御発振回路１１０の出力を分周比２で分周する分周回路１２２と、分周回路１２１と分周回路１２２のそれぞれの出力信号を位相比較又は周波数比較を行う位相比較器／周波数比較器１３０と、アップダウンカウンタ１４３とレジスタ１４４とメモリ１４２と制御回路１４１から構成されたコントローラ１４５と、ＤＡ変換器１４６と、ＤＣ−ＤＣコンバータ１４７と、内部回路２００により構成されている。また、コントローラ１４５とＤＡ変換器１４６とＤＣ−ＤＣコンバータ１４７によって電源電圧発生回路１４０が構成されている。
図２は、上記電圧制御発振回路１１０の回路構成の一例を示す図である。
図２において、電圧制御発振回路１１０は、制御信号を一方の入力端子に入力した１個のＮＡＮＤゲート回路１１２と偶数個のインバータ１１１を鎖状に繋いでリングオシレータを構成する。電源電圧発生回路１４０から高電位側電源電圧ＶＤＭと低電位側電源電圧ＶＳＭを印加することにより自励発振する。そして、ＶＤＭとＶＳＭの電圧差を変えることにより電圧制御発振回路１１０のクロック出力信号ｆＯＳＣの発振周波数が変化する。また、制御信号がＬ（ローレベル）の時は、電圧制御発振回路１１０は発振を停止する。
図３は、上記分周回路１２１及び分周回路１２２の回路構成の一例を示す図である。分周回路１２１と分周回路１２２とは、同一構成を採るため、分周回路１２１を代表して示す。
図３において、分周回路１２１は、複数のフリップフロップ（ＦＦ）１２３、組み合わせ論理回路１２４、及びレジスタ１２５により構成される。コントローラ１４５内の制御回路１４１から動作モード信号に対応した分周比信号と制御信号を受け取り、例えば、分周比信号を制御信号の立ち上がりタイミングでレジスタ１２５に取り込み、そのレジスタ値が組み合わせ論理回路１２４に与えられ、分周回路１２１の分周比が決定される。
図４は、上記位相比較器／周波数比較器１３０のうち位相比較器１３０Ａの回路構成の一例を示す図である。
図４において、位相比較器１３０Ａは、フリップフロップ（ＦＦ）１３１〜１３４、ＮＡＮＤ回路１３５，１３６、及びＡＮＤ回路１３７，１３８の論理回路から構成される。この論理回路は、発振クロック信号ｆＶの位相が基準クロック信号ｆｒｅｆの位相より進んでいる時は、ダウン信号ＤＮがＨ（ハイレベル）になり、発振クロック信号ｆＶの位相が基準クロック信号ｆｒｅｆの位相より遅れている時は、アップ信号ＵＰがＨ（ハイレベル）になる。また、制御信号がＬ（ローレベル）の時は位相比較器１３０Ａは回路動作を停止する。
図５は、上記位相比較器／周波数比較器１３０のうち周波数比較器１３０Ｂの回路構成の一例を示す図である。
図５において、周波数比較器１３０Ｂは、発振クロック信号ｆＶをカウントするカウンタ１５１、基準クロック信号ｆｒｅｆをカウントするカウンタ１５２、及びカウンタ１５１のカウント値とカウンタ１５２のカウント値を比較するカウント値比較回路１５３から構成される。
発振クロック信号ｆＶと基準クロック信号ｆｒｅｆのそれぞれが一定期間カウントアップし、それぞれのカウント値を比較する。そして、発振クロック信号ｆＶの周波数が基準クロック信号ｆｒｅｆの周波数より高い時は、ダウン信号ＤＮがＨ（ハイレベル）になり、発振クロック信号ｆＶの周波数が基準クロック信号ｆｒｅｆの周波数より低い時は、アップ信号ＵＰがＨ（ハイレベル）になる。また、制御信号がＬ（ローレベル）の時は周波数比較器１３０Ｂは回路動作を停止する。
図６は、上記ＤＣ−ＤＣコンバータ１４７の回路構成の一例を示す図である。
図６において、ＤＣ−ＤＣコンバータ１４７は、２出力回路分を内蔵しており、高電位側電源電圧出力回路１４７Ａは、２個のオペアンプ１６１，１６２と１個のＰｃｈＭＯＳトランジスタ１６３により構成されている。また、低電位側電源電圧出力回路１４７Ｂは、２個のオペアンプ１７１，１７２と１個のＮｃｈＭＯＳトランジスタ１７３により構成されており、ＮｃｈＭＯＳトランジスタ１７３のソース端子に低電位側電源電圧ＶＳＳが供給されていることを除き、高電位側電源電圧出力回路１４７Ａと同様の回路構成となっている。
高電位側電源電圧出力回路１４７Ａの回路を代表して説明すると、第１のオペアンプ１６１の出力は電圧制御発振回路１１０に印加され、ＰｃｈＭＯＳトランジスタ１６３のドレイン出力は内部回路２００に印加される。第１のオペアンプ１６１の＋入力端子はＤＡ変換器１４６の出力に接続され、第１のオペアンプ１６１の出力端子はオペアンプ自身の−入力端子と第２のオペアンプ１６２の−入力端子に接続され、第２のオペアンプ１６２の出力端子はＰｃｈＭＯＳトランジスタ１６３のゲート端子に接続され、ＰｃｈＭＯＳトランジスタ１６３のソース端子に高電位側電源電圧ＶＤＤが供給され、ドレイン端子は第２のオペアンプ１６２の＋入力端子に接続される。この回路構成により、電圧制御発振回路の電源電圧に内部回路の電源電圧の変動の影響を与えないようにすることができる。
以下、上述のように構成された電源電圧制御装置１００の電源電圧制御動作について説明する。本実施の形態は、前記第１及び第２の課題を解決するため、以下の手法１及び２を採る。
〔手法１〕
システムクロック信号ｆＳＣＫ及び電圧制御発振回路１１０と位相比較器／周波数比較器１３０の間にそれぞれ分周回路１２１，１２２を挿入し、システムクロック周波数に対応した動作モード信号に応じて、第１プリセット値を基に制御回路１４１によりそれぞれの分周回路１２１，１２２の分周比を設定することにより、システムクロック周波数に応じた最適なクロック周期設定マージンを設定できるようにする。
具体的には、システムクロック信号ｆＳＣＫを分周回路１２１で分周することにより基準クロック信号ｆｒｅｆを生成し、電圧制御発振回路１１０のクロック出力信号ｆＯＳＣを分周回路１２２で分周することにより発振クロック信号ｆＶを生成し、次にそれぞれのクロック信号を位相比較又は周波数比較を行う。ここで、分周回路１２１の分周比信号１及び分周回路１２２の分周比信号２は、システムクロック周波数に対応した動作モード信号に応じて第１プリセット値を基に制御回路１４１から出力される。位相比較又は周波数比較の結果は、電源電圧発生回路１４０のコントローラ１４５内のアップダウンカウンタ１４３に入力される。アップダウンカウンタ１４３とレジスタ１４４は、コントローラ１４５内の第２プリセット値を用いて制御回路１４１によって初期設定され、レジスタ１４４のレジスタ値がＤＡ変換器１４６に入力される。ＤＡ変換器１４６の出力はＤＣ−ＤＣコンバータ１４７を介して、電圧制御発振回路１１０と内部回路２００にそれぞれ電源電圧として印加される。
発振クロック信号ｆＶの周波数が基準クロック信号ｆｒｅｆの周波数より低い場合はアップダウンカウンタ１４３がアップカウントし、発振クロック信号ｆＶの周波数が基準クロック信号ｆｒｅｆの周波数より高い場合はダウンカウントする。カウント値はレジスタ１４４に格納され、電圧制御発振回路１１０と内部回路２００に印加される電源電圧が変更される。
クロック出力信号ｆＯＳＣとシステムクロック信号ｆＳＣＫのクロック周期設定マージンは、分周比１と分周比２によって決定されるため、システムクロック周波数に対応した動作モード信号に応じて、自由に設定することが可能である。これにより、前記第１の課題が解決される。
〔手法２〕
システムクロック周波数が変化する時に、コントローラ１４５内の第２プリセット値を用いてアップダウンカウンタ１４３の初期設定とレジスタ１４４の設定を行うこと、及びシステムクロック周波数変更と電源電圧変更の手順最適化により、内部回路の誤動作防止及び動作可能な最小電源電圧への収束時間短縮を実現できる。これにより、低消費電力化と安定動作の両方を同時に実現することができる。
具体的には、システムクロック周波数が高い周波数から低い周波数に切り替わった後、又は低い周波数から高い周波数に切り替わる前に、それに対応した動作モード信号が制御回路に入力され、制御回路１４１は動作モード信号に対応する第２プリセット値を電源電圧プリセット値として読み出し、アップダウンカウンタ１４３を初期設定し、レジスタ１４４のレジスタ値を変更する。レジスタ値に対応する電源電圧が内部回路２００と電圧制御発振回路１１０に印加され、同時に第１プリセット値を基に分周比信号１と分周比信号２の値を変更する。システムクロック周波数が低い周波数から高い周波数に切り替わる場合は、この時点でシステムクロック周波数が高い周波数に設定され、電源電圧制御動作を開始する。これにより、前記第２の課題が解決される。
上述した２つの手法により、システムクロック周波数が切り替わる時に、分周回路１２１に入力されるシステムクロック信号ｆＳＣＫと分周回路１２２に入力されるクロック出力信号ｆＯＳＣのクロック周期設定マージンを、システムクロック周波数に応じて、自由に設定することができ、また内部回路２００の誤動作を引き起こすことなく、短時間に電源電圧を正常動作可能な最低電源電圧に収束させることができる。
上記、電源電圧制御装置１００の電源電圧制御動作について具体的に説明する。
まず、電源電圧発生回路１００の制御回路１４１がシステムクロック周波数に対応する動作モード信号を受け取り、メモリ１４２内の第２プリセット値を電源電圧プリセット値として読み出し、アップダウンカウンタ１４３とレジスタ１４４を初期設定する。第２プリセット値に基づいて、ＤＡ変換器１４６でＤＡ変換された出力は、ＤＣ−ＤＣコンバータ１４７を介して電圧制御発振回路１１０に電源電圧ＶＤＭとＶＳＭを印加するとともに、内部回路２００に電源電圧ＶＤとＶＳを印加する。電源電圧ＶＤＭとＶＤ及び電源電圧ＶＳＭとＶＳは、同じ電圧である。
次に、メモリ１４２内の第１プリセット値を基に、制御回路１４１によって分周回路１２１と分周回路１２２に分周比が設定される。
電圧制御発振回路１１０のクロック出力信号ｆＯＳＣを分周回路１２２で分周することにより発振クロック信号ｆＶを生成し、システムクロック信号ｆＳＣＫを分周回路１２１で分周することにより基準クロック信号ｆｒｅｆを生成する。
次に、それぞれのクロック信号の位相比較又は周波数比較を行う。位相比較又は周波数比較の結果は、電源電圧発生回路１４０のアップダウンカウンタ１４３に入力される。 発振クロック信号ｆＶの周波数が基準クロック信号ｆｒｅｆの周波数より低い場合は、位相比較器／周波数比較器１３０からアップ信号ＵＰが出力され、アップダウンカウンタ１４３はアップカウントする。逆に、発振クロック信号ｆＶの周波数が基準クロック信号ｆｒｅｆの周波数より高い場合は、位相比較器／周波数比較器１３０からダウン信号ＤＮが出力され、アップダウンカウンタ１４３はダウンカウントする。カウント値は、レジスタ１４４に格納され、そのレジスタ値がＤＡ変換器１４６に入力され、ＤＡ変換器１４６とＤＣ−ＤＣコンバータ１４７を介して電圧制御発振回路の電源電圧を変化させる。
すなわち、電圧制御発振回路１１０から出力され、分周回路１２２を通った発振クロック信号ｆＶの周波数が基準クロック信号ｆｒｅｆの周波数より低い場合は、電源電圧発生回路１４０から出力されるＶＤＭとＶＳＭの電圧差が大きくなり、電圧制御発振回路１１０の発振周波数が高くなる。逆に、電圧制御発振回路１１０から出力され、分周回路１２２を通った発振クロック信号ｆＶの周波数が基準クロック信号ｆｒｅｆの周波数より高い場合は、電源電圧発生回路１４０から出力されるＶＤＭとＶＳＭの電圧差が小さくなり、電圧制御発振回路１１０の発振周波数が低くなる。そして最終的に、発振クロック信号ｆＶの周波数と基準クロック信号ｆｒｅｆの周波数が同じになるように電源電圧ＶＤＭとＶＳＭ及びＶＤとＶＳが設定される。
また、本実施の形態の回路構成では、クロック出力信号ｆＯＳＣとシステムクロック信号ｆＳＣＫのクロック周期設定マージンは分周比信号１と分周比信号２の値によって決定されるため、システムクロック周波数に対応した動作モード信号に応じて、自由に設定することが可能である。
次に、システムクロック周波数が切り替わる時のシステムクロック周波数に対する電源電圧プリセット値の設定方法について説明する。
図７は、システムクロック周波数と電源電圧及び電源電圧プリセット値の関係を示す図である。
図７により、前記第２の課題を確認すると、システムクロック周波数を高い周波数から低い周波数に変更する時（図７黒丸実線矢印のｆＣＰ１からｆＣＰ２参照）は、まずシステムクロック周波数が変化し、その周波数に応じて電源電圧が小さく調整されるが、周波数変化が大きいと電源電圧の変化も大きくなり、電源電圧が正常に動作する最小電源電圧に収束するのに非常に時間が掛かる。さらに、システムクロック周波数を低い周波数から高い周波数に変更する場合（図７黒丸実線矢印のｆＣＰ２からｆＣＰ１参照）は、電源電圧を大きくする前に、システムクロック周波数を高くすると、図７の誤動作領域に入り内部回路の誤動作を招くという問題が発生する。そこで、本実施の形態は、システムクロック周波数を下げる場合は、システムクロック周波数を下げた後、メモリ１４２内の第２プリセット値を電源電圧プリセット値２として読み出してレジスタ１４４にセットし、システムクロック周波数を上げる場合は、システムクロック周波数を上げる前に、メモリ１４２内の第２プリセット値を電源電圧プリセット値１として読み出してレジスタ１４４にセットすることで、図７白丸鎖線矢印に示すように目標となる動作電源電圧１，２より少し高めの電源電圧プリセット値に電源電圧を設定する。このように、システムクロック周波数を上げる時は、まず目標の動作電源電圧より少し高めの電源電圧に設定後、システムクロック周波数を変更することで誤動作防止を図る。また、電源電圧収束値をメモリ１４２内のシステムクロック周波数に対応する第２プリセット値と置き換えることにより、次回からは前回の電源電圧収束値を利用することもできる。
図１において、最初に、システムクロック周波数が高い周波数ｆＣＰ１から低い周波数ｆＣＰ２に切り替わる時を考えると、まず、図７に示す動作電源電圧１のままシステムクロック周波数が高い周波数ｆＣＰ１から低い周波数ｆＣＰ２に切り替わり、次に、低い周波数ｆＣＰ２に対応した動作モード信号が制御回路１４１に入力され、制御回路１４１はメモリ１４２内の第２プリセット値を動作モード信号に対応する電源電圧プリセット値２として読み出し、アップダウンカウンタ１４３とレジスタ１４４に電源電圧プリセット値２を設定する。そして、電源電圧プリセット値２に対応する電源電圧が内部回路２００と電圧制御発振回路１１０に印加される。同時に、分周回路１２１の分周比信号１と分周回路１２２の分周比信号２の値をメモリ１４２内の第１プリセット値を基に変更する。その後、電源電圧制御動作が開始され、電源電圧は動作電源電圧２に収束する。
次に、システムクロック周波数が低い周波数ｆＣＰ２から高い周波数ｆＣＰ１に切り替わる時を考えると、低い周波数ｆＣＰ２から高い周波数ｆＣＰ１に切り替わる前に、高い周波数ｆＣＰ１に対応した動作モード信号が制御回路１４１に入力され、制御回路１４１はメモリ１４２内の第２プリセット値を動作モード信号に対応する電源電圧プリセット値１として読み出し、アップダウンカウンタ１４３とレジスタ１４４に電源電圧プリセット値１を設定する。電源電圧プリセット値１に対応する電源電圧が内部回路２００と電圧制御発振回路１１０に印加される。同時に、分周回路１２１の分周比信号１と分周回路１２２の分周比信号２の値をメモリ１４２内の第１プリセット値を基に変更する。その後、システムクロック周波数が高い周波数に設定され、電源電圧制御動作が開始され、電源電圧は動作電源電圧１に収束する。
電源電圧が安定し、ｆＶとｆｒｅｆが一定期間同じ周波数になれば、カウンタ値を格納したレジスタ１４４の値をメモリ１４２内の元の第２プリセット値と置き換える。そして、次回に、前記システムクロック周波数と同じ周波数で電源電圧制御動作を行う時に、前記格納したプリセット値を用いるようにすると、正常に動作可能な最小電源電圧への収束時間を短縮することができる。
また、正常に動作可能な最小電源電圧に収束した後、収束時のカウンタ値を格納したレジスタ１４４の値を用いて電源電圧を印加し、電源電圧制御回路１００の不要な回路を停止することにより、さらに低消費電力化することができる。例えば、実施の形態１において、制御信号をＬ（ローレベル）に設定することにより、電圧制御発振回路１１０、位相比較器／周波数比較器１３０の回路動作を止めることができる。
以上詳細に説明したように、本実施の形態によれば、電源電圧制御装置１００は、システムクロックを分周比１で分周する分周回路１２１、電圧制御発振回路１１０の出力を分周比２で分周する分周回路１２２、分周回路１２１と分周回路１２２のそれぞれの出力信号を位相比較／周波数比較する位相比較器／周波数比較器１３０、及びコントローラ１４５内にメモリ１４２を備え、システムクロック周波数に対応した動作モード信号に応じて、制御回路１４１によりメモリ１４２内の第１プリセット値を基にそれぞれの分周回路１２１、１２２の分周比を設定することで、最適なクロック周期設定マージンを設定することができる。
また、システムクロック周波数が変化する時に、コントローラ１４５内のメモリ１４２内の第２プリセット値を用いてアップダウンカウンタ１４３の初期設定とレジスタ設定を行うこと、及びシステムクロック周波数変更と電源電圧変更の手順最適化により、内部回路の誤動作防止及び動作可能な最小電源電圧への収束時間短縮を実現できる。これにより、低消費電力化と安定動作の両方を同時に実現することができる。
（実施の形態２）
図８は、本発明の実施の形態２に係る電源電圧制御装置の構成を示す回路図である。本実施の形態は、内部回路ブロックが複数存在し、各内部回路ブロック毎に電源電圧制御を行う場合の一例である。
図８において、内部回路ブロック１と内部回路ブロック２がそれぞれの電源電圧制御回路１及び電源電圧制御回路２により独立に制御され、各電源電圧制御回路１及び２を動作モードコントローラが動作モード信号によってそれぞれ制御する構成になっている。
各電源電圧制御回路の回路構成および回路動作は上記の説明と全く同じであるので省略する。
（実施の形態３）
図９は、本発明の実施の形態３に係る電源電圧制御装置の構成を示す回路図である。本実施の形態は、内部回路ブロックが複数存在し、１個の電源電圧制御回路で複数の内部回路ブロック（本実施の形態では２個）の電源電圧を制御する回路構成の一例である。図１と同一構成要素には同一番号を付して重複部分の記載を省略する。
図９において、３００は電源電圧制御装置、４００は電源電圧制御装置３００から電源電圧ＶＤ１，ＶＳ１の供給を受けて動作する内部回路ブロック<１>，電源電圧ＶＤ２，ＶＳ２の供給を受けて動作する内部回路ブロック<２>である。
電源電圧制御装置３００は、クロック信号を生成する電圧制御発振回路１１０と、システムクロック信号ｆＳＣＫを分周する分周回路１２１（分周回路<１>）と、電圧制御発振回路１１０のクロック出力信号ｆＯＳＣを分周する分周回路１２２（分周回路<２>）と、分周回路１２１の出力（基準クロック信号ｆｒｅｆ）と分周回路１２２の出力（発振クロック信号ｆＶ）を位相比較又は周波数比較する位相比較器／周波数比較器１３０と、内部回路ブロック<１>，<２>に供給する電源電圧を発生する電源電圧発生回路３４０とを備えて構成される。
電源電圧発生回路３４０は、内部回路ブロック<１>に電源電圧ＶＤ１，ＶＳ１を供給し、同時に内部回路ブロック<２>に電源電圧ＶＤ２，ＶＳ２を供給するもので、制御回路３４１、１又は複数の第１プリセット値と１又は複数の第２プリセット値を記憶させるメモリ１４２、アップダウンカウンタ１４３、レジスタ３４２（レジスタ<１>）、レジスタ３４３（レジスタ<２>）からなるコントローラ３４５と、コントローラ３４５内のレジスタ３４２及びレジスタ３４３から出力するそれぞれのデジタル値をＤＡ変換して電源電圧を発生するＤＡ変換器３４６（ＤＡ変換器<１>）とＤＡ変換器３４７（ＤＡ変換器<２>）と、ＤＣ−ＤＣコンバータ３４８（ＤＣ−ＤＣコンバータ<１>）とＤＣ−ＤＣコンバータ３４９（ＤＣ−ＤＣコンバータ<２>）とを備えて構成される。
メモリ１４２には、１又は複数のシステムクロック周波数に対する分周回路<１>と分周回路<２>の分周比をそれぞれ第１プリセット値として記憶させ、１又は複数のシステムクロック周波数に対する電源電圧プリセット値をそれぞれ第２プリセット値として記憶させておく。
コントローラ３４５内の制御回路３４１は、外部からの測定モード切替信号によって電源電圧測定モードに切り替わり、システムクロック周波数に対応した動作モード信号を受け、メモリ１４２内の第１プリセット値を基に分周回路<１>に分周比信号１と制御信号、分周回路<２>に分周比信号２と制御信号を出力し、電圧制御発振回路１１０と位相比較器／周波数比較器１３０にそれぞれ制御信号を出力して各部を制御し各クロック信号の位相又は周波数を比較する。また、制御回路３４１は、メモリ１４２内の第２プリセット値を用いアップダウンカウンタ１４３のカウント値及びレジスタ３４２を設定することで電圧制御発振回路１１０に供給する電源電圧ＶＤＭ，ＶＳＭを印加する制御を行う。
電源電圧発生回路３４０内の制御回路３４１を、測定モード切替信号を介して電源電圧測定モードにして、実施の形態１と同じ電源電圧制御動作を行い、全てのシステムクロック周波数に対する電源電圧収束値を求め、メモリ１４２内の第２プリセット値を前記電源電圧収束値に置き換える。すなわち、電源電圧設定値（電源電圧収束値）が第２プリセット値としてメモリ１４２内に格納されることになる。
次に、電源電圧制御回路を測定モード切替信号を介して通常動作モードにして、電圧制御発振回路１１０、位相比較器／周波数比較器１３０、アップダウンカウンタ１４３を停止し、内部回路ブロック<１>と内部回路ブロック<２>それぞれのシステムクロック周波数に応じた電源電圧設定値をメモリ１４２からレジスタ３４２とレジスタ３４３に読み出す。レジスタ３４２の電源電圧設定値を基に、ＤＡ変換器３４６でＤＡ変換し、ＤＣ−ＤＣコンバータ３４８を介して内部回路ブロック<１>にＶＤ１とＶＳ１が供給される。また、レジスタ３４３の電源電圧プリセット値を基に、ＤＡ変換器３４７でＤＡ変換し、ＤＣ−ＤＣコンバータ３４９を介して内部回路ブロック<２>にＶＤ２とＶＳ２が供給される。
各内部回路ブロックにおいて、システムクロック周波数が高い周波数から低い周波数に切り替わった後、又は低い周波数から高い周波数に切り替わる前に、それに対応した動作モード信号が動作モードコントローラから制御回路に入力され、制御回路３４１は動作モード信号に対応したメモリ１４２内の第２のプリセット値を電源電圧設定値として読み出し、レジスタ３４２、又は３４３のレジスタ値を変更する。レジスタ値に対応する電源電圧が各内部回路ブロックに印加される。システムクロック周波数が低い周波数から高い周波数に切り替わる場合は、この時点でシステムクロック周波数が高い周波数に設定される。
このように、本実施の形態によれば、電源電圧制御装置３００の電源電圧発生回路３４０が、複数のレジスタ３４２，３４３とＤＡ変換器３４６，３４７、ＤＣ−ＤＣコンバータ３４８，３４９を持ち、電源電圧測定モード時に、全システムクロック周波数に対する電源電圧収束値を求め、メモリ１４２内に電源電圧設定値として格納し、通常動作モード時に内部回路ブロック<１>，<２>毎にシステムクロック周波数に応じてメモリ１４２内の電源電圧設定値を読み出すこと、及びシステムクロック周波数変更と電源電圧変更の手順最適化により、最適な電源電圧を電源電圧発生回路３４０から供給することができる。
以上の説明は本発明の好適な実施の形態の例証であり、本発明の範囲はこれに限定されることはない。
また、本実施の形態では電源電圧制御装置という名称を用いたが、これは説明の便宜上であり、電源電圧制御回路等であってもよいことは勿論である。
また、上記電源電圧制御装置を構成する各回路部、例えば、クロック信号の生成方法、フリップ・フロップ等の種類、数及び接続方法などは前述した実施の形態に限られない。
さらに、通常のシリコン基板上に構成されたＭＯＳトランジスタだけでなく、ＳＯＩ（Silicon On Insulator）構造のＭＯＳトランジスタによって構成された半導体集積回路に対しても、実施することができる。
本発明に係る電源電圧制御装置は、システムクロック周波数に応じて、正常動作可能な最小電源電圧で動作する電源電圧制御回路において、電圧制御発振回路のクロック出力信号の発振周波数とシステムクロック信号の周波数の設定マージンをシステムクロック周波数及び電源電圧値に応じて最適に設定でき、さらに、システムクロック周波数の切り替わり時に、内部回路の誤動作を起こすことなく、しかも短時間に電源電圧を正常に動作可能な最小電源電圧に収束させることができる。したがって、低消費電力と安定動作の両方を同時に実現する手段として非常に有効である。
本発明の実施の形態１に係る電源電圧制御装置の構成を示す回路図 上記実施の形態に係る電源電圧制御装置の電圧制御発振回路の構成を示す回路図 上記実施の形態に係る電源電圧制御装置の分周回路の構成を示す回路図 上記実施の形態に係る電源電圧制御装置の位相比較器の構成を示す回路図 上記実施の形態に係る電源電圧制御装置の周波数比較器の構成を示す回路図 上記実施の形態に係る電源電圧制御装置のＤＣ−ＤＣコンバータの構成例を示す回路図 上記実施の形態に係る電源電圧制御装置のシステムクロック周波数と電源電圧及びプリセット値の関係を示す図 本発明の実施の形態２に係る電源電圧制御装置の構成を示す回路図 本発明の実施の形態３に係る電源電圧制御装置の構成を示す回路図 従来の電源電圧制御装置の構成を示す図 従来の電源電圧制御装置の構成を示す図 従来の電源電圧制御装置の構成を示す図
符号の説明
１００，３００ 電源電圧制御装置
１１０ 電圧制御発振回路
１１１ インバータ
１１２ ＮＡＮＤゲート回路
１２１ 分周回路（分周回路<１>）
１２２ 分周回路（分周回路<２>）
１２３，１３１〜１３４ フリップフロップ（ＦＦ）
１２４ 組み合わせ論理回路
１３０ 位相比較器／周波数比較器
１３０Ａ 位相比較器
１３０Ｂ 周波数比較器
１３５，１３６ ＮＡＮＤ回路
１３７，１３８ ＡＮＤ回路
１４０，３４０ 電源電圧発生回路
１４１，３４１ 制御回路
１４２ メモリ
１４３ アップダウンカウンタ
１２５，１４４，３４２，３４３ レジスタ
１４５，３４５ コントローラ
１４６，３４６，３４７ ＤＡ変換器
１４７，３４８，３４９ ＤＣ−ＤＣコンバータ
１４７Ａ 高電位側電源電圧出力回路
１４７Ｂ 低電位側電源電圧出力回路
１５１，１５２ カウンタ
１５３ カウント値比較回路
１６１，１６２，１７１，１７２ オペアンプ
１６３ ＰｃｈＭＯＳトランジスタ
１７３ ＮｃｈＭＯＳトランジスタ
２００，４００ 内部回路

Claims (14)

  1. クロック信号を生成する電圧制御発振手段と、
    システムクロック信号を分周する第１分周手段と、
    前記電圧制御発振手段出力を分周する第２分周手段と、
    前記第１分周手段の出力信号と前記第２分周手段の出力信号とを位相比較又は周波数比較する比較手段と、
    前記比較手段の出力に基づいて前記電圧制御発振手段及び１又は複数の内部回路に供給する電源電圧を発生する電源電圧発生手段と、
    前記システムクロック信号と前記電圧制御発振手段により生成されたクロック信号のクロック周期設定マージンをシステムクロック周波数に応じて変更できるように、前記第１及び第２分周手段の分周比を設定する制御手段と
    を備えることを特徴とする電源電圧制御装置。
  2. １又は複数のシステムクロック周波数に対応して、前記第１分周手段と前記第２分周手段の分周比を設定する第１プリセット値を格納する第１プリセット値格納手段を備え、
    前記制御手段は、前記システムクロック周波数に対応して、前記第１プリセット値格納手段に格納されている第１プリセット値を読み出し、該第１プリセット値を基に前記第１分周手段と前記第２分周手段にそれぞれ分周比信号を出力し、
    前記第１分周手段と前記第２分周手段は、前記制御手段から出力された前記分周比信号に従って分周を行うことを特徴とする請求項１記載の電源電圧制御装置。
  3. １又は複数のシステムクロック周波数に対応する最小動作電源電圧より所定だけ高く設定された第２プリセット値を格納する第２プリセット値格納手段を備え、
    前記制御手段は、前記システムクロック周波数の切り替え時、前記第２プリセット値格納手段に格納されている第２プリセット値を読み出し、該第２プリセット値を電源電圧プリセット値として出力し、
    前記電源電圧発生手段は、前記制御手段の出力に基づいて内部回路及び電圧制御発振手段に供給する電源電圧を発生することを特徴とする請求項１又は請求項２のいずれかに記載の電源電圧制御装置。
  4. クロック信号を生成する電圧制御発振手段と、
    基準クロック信号と前記電圧制御発振手段のクロック出力信号とを位相比較する位相比較又は周波数比較する比較手段と、
    前記比較手段の出力に基づいて前記電圧制御発振手段及び１又は複数の内部回路に供給する電源電圧を発生する電源電圧発生手段と、
    １又は複数のシステムクロック周波数に対応する最小動作電源電圧より所定だけ高く設定された第２プリセット値を格納する第２プリセット値格納手段と、
    前記システムクロック周波数の切り替え時、前記第２プリセット値格納手段に格納されている第２プリセット値を読み出し、該第２プリセット値を電源電圧プリセット値として出力する制御手段と、
    前記制御手段の出力に基づいて前記電圧制御発振手段及び１又は複数の内部回路に供給する電源電圧を発生するＤＡ変換器と
    を備えることを特徴とする電源電圧制御装置。
  5. 前記制御手段は、システムクロック周波数が高い周波数から低い周波数に切り替わった後に、前記第２プリセット値格納手段に格納されている前記低い周波数に対応する第２プリセット値を読み出し、該第２プリセット値を電源電圧プリセット値として出力することを特徴とする請求項３又は請求項４に記載の電源電圧制御装置。
  6. 前記制御手段は、システムクロック周波数が低い周波数から高い周波数に切り替わる前に、前記第２のプリセット値格納手段に格納されている前記高い周波数に対応する第２プリセット値を読み出し、該第２プリセット値を電源電圧プリセット値として出力することを特徴とする請求項３又は請求項４に記載の電源電圧制御装置。
  7. 前記第２プリセット値格納手段は、前回のシステムクロック周波数に対応する電源電圧制御動作により求めた電源電圧収束値を、格納している前記第２プリセット値と置き換え、次回の同じシステムクロック周波数に対応する電源電圧制御動作時の電源電圧プリセット値として用いることを特徴とする請求項３又は請求項４に記載の電源電圧制御装置。
  8. 前記第２のプリセット値格納手段は、システムクロック信号を分周する第１分周回路の出力信号と前記電圧制御発振手段により生成されたクロック信号を分周する第２分周手段の出力信号とが一定期間安定した時に使用した電源電圧値を第２プリセット値として格納することを特徴とする請求項３又は請求項４に記載の電源電圧制御装置。
  9. 前記電源電圧発生手段は、前記内部回路及び前記電圧制御発振手段に供給する高電位側電源電圧又は低電位側電源電圧のいずれかの電圧を発生することを特徴とする請求項１乃至請求項８のいずれかに記載の電源電圧制御装置。
  10. 前記電源電圧発生手段は、前記内部回路及び前記電圧制御発振手段に供給する高電位側電源電圧と低電位側電源電圧の両方の電圧を発生することを特徴とする請求項１乃至請求項８のいずれかに記載の電源電圧制御装置。
  11. 電源電圧測定モード時に、全システムクロック周波数に対する電源電圧収束値を測定し、該電源電圧収束値をメモリ内に電源電圧設定値として格納し、通常動作モード時に、各内部回路毎にシステムクロック周波数に応じてメモリ内の前記電源電圧設定値を読み出して出力することにより最適な電源電圧を供給することを特徴とする請求項１乃至請求項１０のいずれかに記載の電源電圧制御装置。
  12. 複数の内部回路ブロック毎に、独立して電源電圧制御を行うことを特徴とする請求項１乃至請求項１０のいずれかに記載の電源電圧制御装置。
  13. 前記制御手段は、電源電圧制御動作を行わない時に、前記電圧制御発振手段、前記比較手段の動作を停止する制御を行うことを特徴とする請求項１乃至請求項６のいずれかに記載の電源電圧制御装置。
  14. 内部回路に供給する電源電圧を発生する電源電圧発生手段と、
    複数のシステムクロック周波数に対応する所定の動作電源電圧を電源電圧設定値として記憶させたプリセット値格納手段と、
    システムクロック周波数が高い周波数から低い周波数に切り替わった後に、プリセット値格納手段に記憶されている前記低い周波数に対応する電源電圧設定値を読み出し、該電源電圧設定値を動作電源電圧値として出力し、
    システムクロック周波数が低い周波数から高い周波数に切り替わる前に、プリセット値格納手段に記憶されている前記高い周波数に対応する電源電圧設定値を読み出し、該電源電圧設定値を動作電源電圧値として出力する制御を行う制御手段と
    を備えることを特徴とする電源電圧制御装置。
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