KR101242302B1 - 피드백 듀티비 보정 유닛을 이용한 디지털 듀티비 보정 회로 및 그 제어방법 - Google Patents

피드백 듀티비 보정 유닛을 이용한 디지털 듀티비 보정 회로 및 그 제어방법 Download PDF

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김종선
한상우
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홍익대학교 산학협력단
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Abstract

본 발명은 피드백 듀티비 보정 유닛을 이용한 디지털 듀티비 보정 회로 및 그 제어방법에 관한 것으로서, 복수개의 피드백 듀티비 보정부를 포함하며, 각 피드백 듀티비 보정부는 입력 클록 신호의 상승 시간 또는 하강 시간을 제어하여 상기 입력 클록 신호의 지연 시간을 조절함으로써 듀티비를 보정하는 피드백 듀티비 보정 유닛; 출력 클록 신호를 입력받아, 상기 입력 클록 신호의 듀티비를 판단한 후, 상기 피드백 듀티비 보정 유닛의 동작을 제어하기 위한 디지털 비교 신호를 출력하는 듀티비 검출기; 및 상기 듀티비 검출기의 디지털 비교 신호를 입력받아 2진 검색 모드를 이용하여 상기 피드백 듀티비 보정 유닛의 듀티비 보정을 제어하기 위한 디지털 출력 비트를 생성하는 가변 연속 근사 레지스터를 포함하는 피드백 듀티비 보정 유닛을 이용한 디지털 듀티비 보정 회로 및 그 제어방법이 제공된다.

Description

피드백 듀티비 보정 유닛을 이용한 디지털 듀티비 보정 회로 및 그 제어방법 {Digital duty-cycle correction circuit using feedback duty-cycle correction unit and method for controlling the same}
본 발명은 피드백 듀티비 보정 유닛을 이용한 디지털 듀티비 보정 회로 및 그 제어방법에 관한 것으로, 보다 상세하게는 입력 클록 신호의 상승 시간 또는 하강 시간을 제어하여 지연 시간을 조절하는 피드백 듀티비 보정 유닛을 적용하여 낮은 전력을 소모함과 동시에 넓은 동작 주파수 범위와 넓은 듀티비 보정 범위를 얻을 수 있는 피드백 듀티비 보정 유닛을 이용한 디지털 듀티비 보정 회로 및 그 제어방법에 관한 것이다.
DRAM, 마이크로프로세서 및 통신칩과 같은 고속 집적 회로의 경우, 타이밍 마진이 굉장히 중요하며 이를 향상시키기 위해 일반적으로 칩과 칩 사이의 I/O 인터페이스로 지연 고정 루프(DLL : Delay Locked Loop)나 위상 고정 루프(PLL : Phase Locked Loop)를 사용한다. 또한, 이 회로들은 출력되는 클록 신호의 듀티비를 50%로 보장하기 위해 대부분 아날로그 또는 디지털 타입의 듀티비 보정 회로를 내부에 포함한다. 특히 LPDDR(Low Power DDR)와 같은 차세대 저전력 모바일 DRAM은 대역폭 증가를 위해 지연 고정 루프(DLL)없이 오직 듀티비 보정 회로만을 사용하기도 한다.
이러한, 듀티비 보정 회로는 일반적으로 아날로그와 디지털 타입으로 분류된다. 일반적으로 아날로그 듀티비 보정 회로는 간단한 구조, 넓은 동작 주파수 범위, 듀티비 보정 범위 등의 많은 장점을 갖는다. 그러나, 아날로그 듀티비 보정 회로는 스탠바이 또는 파워 다운 모드 지원이 불가능한 치명적인 단점을 갖고 있다.
따라서, 최근 대부분의 저전력 디지털 시스템에서는 듀티비 보정 정보를 디지털 비트 형태로 저장하여 파워 다운 모드로부터 액티브 모드로의 빠른 전환이 가능한 디지털 듀티비 보정 회로를 채택한다.
기존의 디지털 듀티비 보정 회로는 듀티비 보정 유닛으로서 디지털 제어 지연 라인 또는 위상 보간기 등을 사용한다. 그러나, 이들 종래 방식의 듀티비 보정 유닛은 동작 주파수 범위와 듀티비 보정 범위가 제한되며, 전력 소모를 증가시키는 결정적인 역할을 하며, 이는 디지털 듀티비 보정 회로의 성능 및 유용성을 제한하는 결과를 초래한다.
한국등록특허 제10-0668852호
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명이 해결하고자 하는 과제는 입력 클록 신호의 상승 시간 또는 하강 시간을 제어하여 지연 시간을 조절하는 피드백 듀티비 보정 유닛과 2진 검색을 이용한 가변 연속 근사 레지스터를 이용하여 넓은 동작 주파수 범위, 넓은 듀티비 보정 범위 그리고 저전력 소모가 가능한 피드백 듀티비 보정 유닛을 이용한 디지털 듀티비 보정 회로 및 그 제어방법을 제공하기 위한 것이다.
본 발명의 일 측면에 따르면, 복수개의 피드백 듀티비 보정부를 포함하며, 각 피드백 듀티비 보정부는 입력 클록 신호의 상승 시간 또는 하강 시간을 제어하여 상기 입력 클록 신호의 지연 시간을 조절함으로써 듀티비를 보정하는 피드백 듀티비 보정 유닛; 출력 클록 신호를 입력받아, 상기 입력 클록 신호의 듀티비를 판단한 후, 상기 피드백 듀티비 보정 유닛의 동작을 제어하기 위한 디지털 비교 신호를 출력하는 듀티비 검출기; 및 상기 듀티비 검출기의 디지털 비교 신호를 입력받아 2진 검색 모드를 이용하여 상기 피드백 듀티비 보정 유닛의 듀티비 보정을 제어하기 위한 디지털 비트를 생성하는 가변 연속 근사 레지스터를 포함하는 피드백 듀티비 보정 유닛을 이용한 디지털 듀티비 보정 회로가 제공된다.
상기 가변 연속 근사 레지스터로부터 출력되는 디지털 비트를 입력받아 상기 피드백 듀티비 보정 유닛에 적합한 코드를 갖는 디지털 비트로 변환하여 출력하는 디코더를 더 포함한다.
상기 가변 연속 근사 레지스터로부터 생성된 디지털 출력 비트의 값에 따라, 상기 디코더를 통하여 출력되는 디지털 비트를 선택적으로 상기 피드백 듀티비 보정 유닛에 입력하는 멀티플렉서를 더 포함한다.
상기 피드백 듀티비 보정 유닛의 후단에 배치되며, 상기 피드백 듀티비 보정 유닛에서 출력되는 듀티비 보정된 클록을 입력받아 출력단으로 출력시키는 버퍼를 더 포함한다.
상기 듀티비 검출기는 상기 입력 클록 신호의 듀티비에 따라 아날로그 차동 제어 전압(V/Vb)을 생성하는 차지펌프; 및 상기 차지펌프의 후단에 배치되며, 상기 차지펌프로부터 출력되는 아날로그 차동 제어 전압(V/Vb)의 크기를 비교하여, 비교 결과를 디지털값으로 출력하는 비교기를 포함한다.
각 피드백 듀티비 보정부는 상기 입력 클록 신호를 입력받아 반전 신호를 출력하는 제1 인버터; 복수개의 지연시간 조절기로 구성된 지연시간 조절부; 및 상기 지연시간 조절부의 후단에 연결되는 제2 인버터를 포함한다.
상기 제2 인버터의 입력단은 상기 제1 인버터의 출력단에 연결되어, 상기 제1 인버터의 출력 신호를 입력받고, 상기 지연 시간 조절부는 스위칭 트랜지스터를 포함하며, 상기 제2 인버터의 출력단이 상기 지연 시간 조절부의 스위칭 트랜지스터 중 일부를 제어하고, 상기 스위칭 트랜지스터의 온, 오프 동작에 의해 전류량이 제어되어 상기 입력 클록 신호의 지연 시간을 조절하여 상기 입력 클록 신호의 듀티비를 보정한다.
각 지연시간 조절기는 2개의 P타입 스위칭 트랜지스터와 2개의 N타입 스위칭 트랜지스터로 구성된다.
본 발명의 다른 측면에 따르면, 피드백 듀티비 보정 유닛을 이용한 디지털 듀티비 보정 회로의 제어방법으로서, 출력 클록 신호의 듀티비를 입력받아, 입력 클록 신호의 듀티비를 검출하는 단계 ; 상기 입력 클록 신호의 듀티비에 따라 가변 연속 근사 레지스터를 이용하여 상승 시간 또는 하강 시간을 제어하기 위한 디지털 비트를 생성하는 단계; 가변 연속 근사 레지스터의 2진 검색을 통해 첫 번째로 출력되는 최상위 비트를 이용하여 검출된 입력 클록 신호의 듀티비에 따라 멀티플렉서를 제어하여 상승 시간과 하강 시간 중 어느 한 가지를 선택하여 제어할지 판단하는 단계; 상기 가변 연속 근사 레지스터의 2진 검색을 통해 두 번째로 검색되는 비트가 입력 클록 신호의 듀티비 에러 크기에 따라 디코더 내부에서 작용하여 필요한 피드백 듀티비 보정부의 개수를 판단하는 단계; 상기 가변 연속 근사 레지스터의 2진 검색을 통해 검색되는 나머지 디지털 비트를 입력 클록 신호의 듀티비를 50%로 보정하는 단계;를 포함하는 제어방법이 제공된다.
상기 가변 연속 근사 레지스터의 2진 검색 완료 후 상기 가변 연속 근사 레지스터를 순차 검색 모드로 동작 전환하여 폐-루프를 형성하고 동작을 완료하는 단계를 더 포함한다.
본 발명에서와 같이, 입력 클록 신호의 상승 시간 또는 하강 시간을 제어하여 입력 클록 신호의 듀티비를 조절하는 피드백 듀티비 보정부를 복수개 사용하여 피드백 듀티비 보정 유닛을 구성함으로써 종래 디지털 듀티비 보정 회로의 단점인 좁은 동작 주파수 범위, 좁은 듀티비 범위를 크게 증가시키면서도 저전력 소모 설계가 가능한 효과을 얻을 수 있다.
또한, 순차 검색 모드의 카운터를 사용한 종래 방식의 디지털 듀티비 보정 회로와 달리 2진 검색 모드를 사용하는 가변 연속 근사 레지스터를 적용하여 듀티비 보정 분해능에 선형적으로 증가하는 빠른 락킹 타임을 갖는 효과를 얻을 수 있다.
도 1은 본 발명의 일 실시예에 따른 피드백 듀티비 보정 유닛을 이용한 디지털 듀티비 보정 회로의 개략적인 구성도이다.
도 2는 도 1에 도시된 제1 피드백 듀티비 보정부의 일 예를 나타낸 기능 블록도이다.
도 3은 도 2에 도시된 제1 피드백 듀티비 보정부의 회로도이다.
도 4는 도 1에 도시된 피드백 듀티비 보정 유닛이 듀티비를 보정하는 동작 원리를 나타내는 동작 개념도이다.
도 5는 도 1에 도시된 제1 피드백 듀티비 보정부의 다른 예를 나타낸 기능 블록도이다.
도 6은 도 5에 도시된 제1 피드백 듀티비 보정부의 회로도이다.
도 7a 및 도 7b는 피드백 듀티비 보정 유닛의 선형성에 대한 시뮬레이션 결과를 나타낸 도이다.
도 8은 본 발명의 다른 실시예에 따른 피드백 듀티비 보정 유닛을 이용한 디지털 듀티비 보정 회로의 개략적인 구성도이다.
도 9는 본 발명에 따른 피드백 듀티비 보정 유닛을 이용한 디지털 듀티비 보정 회로의 제어 방법을 나타낸 흐름도이다.
도 10은 본 발명에 따른 피드백 듀티비 보정 유닛을 이용한 디지털 듀티비 보정 회로의 동작 순서도이다.
도 11은 본 발명에 따른 피드백 듀티비 보정 유닛을 이용한 디지털 듀티비 보정 회로의 동작에 대한 시뮬레이션 결과이다.
도 12는 본 발명에 따른 피드백 듀티비 보정 유닛을 적용한 디지털 듀티비 보정 회로의 동작 주파수에 따른 듀티비 보정 범위를 나타낸 도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 피드백 듀티비 보정 유닛을 이용한 디지털 듀티비 보정 회로의 개략적인 구성도이다.
도 1을 참조하면, 본 실시예에 따른 피드백 듀티비 보정 유닛을 이용한 디지털 듀티비 보정 회로는 피드백 듀티비 보정 유닛(100), 버퍼(130), 듀티비 검출기(140), 가변 연속 근사 레지스터(150), 디코더(160) 및 멀티플렉서(170)를 포함한다.
피드백 듀티비 보정 유닛(100)은 적어도 1개 이상의 피드백 듀티비 보정부를 포함하며, 본 실시예의 경우 제1 피드백 듀티비 보정부(110)와 제2 피드백 듀티비 보정부(120)를 포함한다. 각 피드백 듀티비 보정부는 가변 연속 근사 레지스터에서 검색된 디지털 출력 비트에 따라 입력 클록 신호(CLKIN)의 상승 시간 또는 하강 시간을 제어하여 입력 클록 신호의 듀티비를 조절하여 출력함으로써 50% 듀티비의 출력 클록 신호(CLKOUT)를 생성한다. 본 실시예의 경우 2개의 피드백 듀티비 보정부를 사용하고 있으나 개수가 이에 한정되는 것은 아니며, 응용분야에 따라서 입력 클록 신호의 듀티비 보정이 필요한 범위에 알맞게 피드백 듀티비 보정부의 개수를 1개 또는 3개 이상으로 자유롭게 구성할 수 있다.
버퍼(130)는 피드백 듀티비 보정 유닛(100)의 후단에 배치되며, 피드백 듀티비 보정 유닛(100)에서 출력되는 듀티비 보정된 클록을 입력받아 출력단으로 출력시킨다. 이때, 버퍼(130)는 피드백 듀티비 보정 유닛으로부터 출력되는 보정된 클록 신호를 강하게 드라이브하여 클록 분배 네트워크를 형성한다.
듀티비 검출기(140)는 출력 클록 신호(CLKOUT)를 입력받아, 출력 클록 신호(CLKOUT)의 듀티비를 판단하고, 이를 기초로 입력 클록 신호(CLKIN)의 듀티비를 판단한 후, 가변 연속 근사 레지스터(150)의 2진 검색의 동작을 제어하기 위한 디지털 비교 신호(Comp)를 출력한다.
듀티비 검출기(140)는 차지펌프(141)와 비교기(142)를 포함한다. 차지펌프(141)는 입력 클록 신호의 듀티비에 따라 아날로그 차동 제어 전압(V/Vb)을 생성한다. 본 실시예에서, 입력 클록 신호의 듀티비가 50% 이상이라면 아날로그 제어 전압 'V'는 'Vb' 보다 큰 전압값을 가지며, 50% 이하라면 'Vb'가 'V'보다 큰 전압값을 갖는다. 비교기(142)는 차지펌프(141)의 후단에 배치되며, 차지펌프(141)로부터 출력되는 아날로그 차동 제어 전압(V/Vb)의 크기를 비교하여 '1'는 '0'의 디지털 값을 출력한다. 듀티비 검출기(140)는 입력 클록 신호의 듀티비가 50% 이상인 경우에는 '1' , 입력 클록 신호의 듀티비가 50% 이하인 경우에는 '0'의 디지털 값을 갖는 디지털 비교 신호(Comp)를 출력한다. 즉, 듀티비 검출기(140)은 입력 클록 신호의 듀티비가 50% 이상일 경우 '하이' 값이 출력되고, 반대로 50% 이하일 경우 '로우' 값을 출력한다.
가변 연속 근사 레지스터(150)는 듀티비 검출기(140)의 출력신호 즉, 디지털 비교 신호를 입력받아 2진 검색 모드를 이용하여 피드백 듀티비 보정 유닛(100)의 듀티비 보정에 적합한 디지털 출력 비트를 생성하여 출력한다.
본 실시예의 경우, 6-비트의 연속 근사 레지스터(150)를 이용하며, 6 비트 연속 근사 레지스터는 2진 검색 모드를 사용하여 디지털 비트 Q[5:0]을 출력한다. 2진 검색 모드는 최상위 비트부터 최하위 비트까지 순차적으로 각 비트의 디지털 값을 '1' 또는 '0'으로 결정하기 때문에 분해능에 선형적으로 증가하는 빠른 비트 검색 시간을 갖게 된다.
디코더(160)는 가변 연속 근사 레지스터(150)로부터 출력되는 디지털 출력 비트를 입력받아 피드백 듀티비 보정 유닛(100)의 제어에 적합한 코드를 갖는 디지털 비트로 변환하여 출력한다. 본 실시예의 경우, 디코더(160)는 6-비트 가변 연속 근사 레지스터로부터 생성되어 출력된 2진 코드 디지털 출력 비트 Q[4:0]을 피드백 듀티비 보정 유닛(100)에 적합한 코드의 디지털 비트 A[7:0], B[7:0]으로 변환하여 출력한다.
멀티플렉서(170)는 가변 연속 근사 레지스터(150)로부터 출력되는 디지털 출력 비트의 값에 따라 디코더(160)를 통하여 출력되는 디지털 비트를 선택적으로 피드백 듀티비 보정 유닛(100)에 입력한다. 본 실시예의 경우, 상기 멀티플렉서(170)는 상기 디코더(160)로부터 출력되는 디지털 비트 A[7:0], B[7:0]을 상기 6-비트 가변 연속 근사 레지스터(150)으로부터 출력되는 디지털 출력 비트 Q[5:0]의 디지털 값에 따라 피드백 듀티비 보정 유닛으로 선택적으로 입력시킨다.
도 2는 도 1에 도시된 제1 피드백 듀티비 보정부의 일 예를 나타낸 기능 블록도이며, 도 3은 도 2에 도시된 제1 피드백 듀티비 보정부의 회로도이고, 도 4는 도 1에 도시된 피드백 듀티비 보정 유닛이 듀티비를 보정하는 동작 원리를 나타내는 동작 개념도이다. 제2 피드백 듀티비 보정부는 제1 피드백 듀티비 보정부와 구성이 동일하므로, 제2 피드백 듀티비 보정부의 설명은 생략한다.
도 2 및 도 3을 참조하면, 제1 피드백 듀티비 보정부(110)는 제1 인버터(111), 복수개의 지연시간 조절기로 구성된 지연시간 조절부(115) 및 제2 인버터(112)를 포함한다. 본 실시예의 경우, 지연시간 조절부(115)는 4개의 지연시간 조절기 즉, 제1 지연시간 조절기(116), 제2 지연시간 조절기(117), 제3 지연시간 조절기(118) 및 제4 지연시간 조절기(119)를 포함한다.
제1 인버터(111)는 입력 클록 신호(CLKIN)를 입력받아 반전 신호를 출력하고, 제1 인버터(111)의 출력단에 지연시간 조절부(115)가 연결되며, 지연시간 조절부(115)의 후단에 제2 인버터(112)가 연결된다.
제2 인버터(112)의 입력단은 제1 인버터(111)의 출력단에 연결되어, 제1 인버터의 출력 신호를 입력받고, 제2 인버터(112)의 출력단은 지연시간 조절부(115)의 제어단에 연결된다. 지연 시간 조절부(115)는 스위칭 트랜지스터를 포함하며, 스위칭 트랜지스터는 연속 근사 레지스터(150), 디코더(160), 멀티플렉서(170)로부터 출력되는 디지털 비트에 의해 동작이 제어되어 지연 시간 조절부(115)의 전류량이 조절된다. 그 결과, 입력 클록 신호의 상승 시간 또는 하강 시간이 조절되어 입력 클록 신호의 듀티비가 보정되어 출력된다.
지연시간 조절부(115)의 각 지연시간 조절기는 2개의 P타입 스위칭 트랜지스터와 2개의 N타입 스위칭 트랜지스터로 구성된다. 각 지연시간 조절기의 구성은 동일하므로, 제1 지연시간 조절기(116)의 구성을 살펴보면, 제1 지연시간 조절기(116)는 2개의 P타입 스위칭 트랜지스터(P4, P0)와 2개의 N타입 스위칭 트랜지스터(N0, N4)을 포함한다. 제1 지연시간 조절기(116)의 P타입 스위칭 트랜지스터(P4)의 소스/드레인 단자의 일 단은 전원에 연결되고, 타 단은 P타입 스위칭 트랜지스터(P0)의 소스/드레인 단자의 일 단과 연결된다. P타입 스위칭 트랜지스터(P0)의 소스/드레인 단자의 타 단은 N타입 스위칭 트랜지스터(N0)의 소스/드레인 단자의 일 단과 연결되고, N타입 스위칭 트랜지스터(N4)의 소스/드레인 단자는 N타입 스위칭 트랜지스터(N0)의 소스/드레인 단자와 접지에 각각 연결된다. P타입 스위칭 트랜지스터(P0)의 게이트 단자는 디지털 비트 B[0]가 제어 신호로 인가되며, N타입 스위칭 트랜지스터(N0)의 게이트 단자는 디지털 비트 A[0]가 제어 신호로 인가된다. P타입 스위칭 트랜지스터(P0)와 N타입 스위칭 트랜지스터(N4)의 게이트 단자는 상호 연결되며, P타입 스위칭 트랜지스터(P4)과 N타입 스위칭 트랜지스터(N4)의 게이트 단자는 제2 인버터(112)의 출력단에 연결된다.
피드백 듀티비 보정 유닛의 제1 피드백 듀티비 보정부(110)는 스위칭 트랜지스터(N0 내지 N3, P0 내지 P3)가 모두 턴-오프 되어있을 경우에는 단순히 2개의 인버터로 구성된 버퍼로 동작한다. 이후, 디지털 비트 A[7:0], B[7:0]이 생성됨에 따라 피드백 듀티비 보정 유닛 내의 스위칭 트랜지스터(N0 내지 N3, P0 내지 P3)이 턴-온 되며 듀티비 보정 기능이 활성화된다.
도 4를 참조하여 듀티비 보정 원리를 살펴보면, 피드백 듀티비 보정 유닛에 50% 이하의 듀티비를 가진 입력 클록 신호가 입력되었을 경우에는 P타입 스위칭 트랜지스터를 제어하여 듀티비를 보정한다. P타입 스위칭 트랜지스터(P0 내지 P3)가 턴-온되면 서플라이로부터 'Z' 노드까지 흐르는 피드백 전류가 증가하여 'Z'노드의 전압이 그라운드로 변화하는 시간을 지연시킨다. 턴-온된 P타입 스위칭 트랜지스터(P0 내지 P3) 수가 증가할수록 더 큰 듀티비를 보정할 수 있다.
이와 반대로, 피드백 듀티비 보정 유닛에 50% 이상의 듀티비를 가진 입력 클록 신호가 입력되었을 경우에는 N타입 스위칭 트랜지스터(N0 내지 N3)를 제어하여 듀티비를 보정한다. N타입 스위칭 트랜지스터(N0 내지 N3)가 턴-온되면 'Z'노드로부터 그라운드까지 흐르는 피드백 전류가 증가하여 'Z'노드의 전압이 서플라이 전압으로 변화하는 시간을 지연시킨다.
도 5는 도 1에 도시된 제1 피드백 듀티비 보정부의 다른 예를 나타낸 기능 블록도이며, 도 6은 도 5에 도시된 제1 피드백 듀티비 보정부의 회로도이며, 도 7a 및 도 7b는 피드백 듀티비 보정 유닛의 선형성에 대한 시뮬레이션 결과를 나타낸 도이다.
본 실시예는 보다 높은 듀티비 보정 정확도를 필요로 하는 경우에 인버터를 추가로 구성하여 피드백 듀티비 보정 유닛의 듀티비 보정 선형성을 증가시킨 것으로서, 4개의 인버터를 이용하였다.
도 5 내지 도 7을 참조하면, 제1 피드백 듀티비 보정부(110)는 제1 인버터(111), 복수개의 지연시간 조절기로 구성된 지연시간 조절부(115), 제2 인버터(112), 제3 인버터(113) 및 제4 인버터(114)를 포함한다. 지연시간 조절부(115)는 4개의 지연시간 조절기 즉, 제1 지연시간 조절기(116), 제2 지연시간 조절기(117), 제3 지연시간 조절기(118) 및 제4 지연시간 조절기(119)를 포함한다.
제1 인버터(111)는 입력 클록 신호(CLKIN)를 입력받아 반전 신호를 출력하고, 제1 인버터(111)의 출력단에 지연시간 조절부(115) 중 제1 내지 제3 지연시간 조절기(116, 117, 118)가 연결되며, 제3 지연시간 조절기(118)의 후단에 제3 인버터(113)와 제4 인버터(114)가 연결된다. 제4 인버터(114)의 출력단에 제4 지연시간 조절기(119)가 연결되고, 제4 지연시간 조절기(119)의 후다에 제2 인버터(112)가 연결된다.
각 피드백 전류 경로는 2진 가중치(binary-weight)의 전류를 생성한다. 이때, 가장 큰 전류를 생성하는 경로를 추가된 2개의 인버터 사이에 위치하도록 설계함으로써 듀티비 보정 선형성을 크게 증가시키는 것이 가능하다.
도 7은 도 1에 도시된 2개의 인버터를 사용한 피드백 듀티비 보정 유닛과 도 5에 도시된 4개의 인버터를 사용한 피드백 듀티비 보정 유닛의 듀티비 보정 선형성을 비교하여 나타낸다. 2개의 인버터를 사용한 경우보다 4개의 인버터를 사용한 경우에 DNL(Diffential Non-linearity) INL(Integral Non-linearity) 모두 크게 감소하는 것을 확인할 수 있다. 피드백 듀티비 보정 유닛의 내부 인버터 수의 증가는 추가된 인버터만큼의 전력 소모 증가를 유발하지만 상대적으로 높은 듀티비 보정 선형성을 얻을 수 있다.
도 8은 본 발명의 다른 실시예에 따른 피드백 듀티비 보정 유닛을 이용한 디지털 듀티비 보정 회로의 개략적인 구성도이다.
도 8을 참조하면, 본 실시예에 따른 피드백 듀티비 보정 유닛을 이용한 디지털 듀티비 보정 회로는 피드백 듀티비 보정 유닛(100), 버퍼(130), 듀티비 검출기(140), 가변 연속 근사 레지스터(150), 디코더(160), 멀티플렉서(170) 및 제어부(190)를 포함한다.
피드백 듀티비 보정 유닛(100)은 적어도 2개 이상의 피드백 듀티비 보정부를 포함하며, 본 실시예의 경우 제1 피드백 듀티비 보정부(110)와 제2 피드백 듀티비 보정부(120)를 포함한다. 각 피드백 듀티비 보정부는 가변 연속 근사 레지스터에서 검색된 출력 디지털 비트에 따라 입력 클록 신호(CLKIN)의 상승 시간 또는 하강 시간을 제어하여 입력 클록 신호의 지연 시간을 조절하여 출력함으로써 50% 듀티비의 출력 클록 신호(CLKOUT)를 생성한다. 제어부(190)의 제어 신호에 따라 각 피드백 듀티비 보정부는 선택적으로 듀티비 보정 동작을 수행하거나 또는 단순 버퍼 역할을 수행한다.
듀티비 검출기(140)는 출력 클록 신호(CLKOUT)를 입력받아, 출력 클록 신호(CLKOUT)의 듀티비를 판단하고, 이를 기초로 입력 클록 신호(CLKIN)의 듀티비를 판단한 후, 피드백 듀티비 보정 유닛(100)의 동작을 제어하기 위한 디지털 비교 신호(Comp)를 출력한다.
제어부(190)는 듀티비 검출기(140)로부터 수신한 결과를 기초로 입력 클록 신호의 듀티비 보정 범위와 각 피드백 듀티비 보정부의 듀티비 보정 범위를 비교하여, 각 피드백 듀티비 보정부를 듀티비 보정 모드로 작동시킬지 또는 버퍼 모드로 작동시킬지를 판단한 후, 제어 신호를 출력한다. 즉, 입력 클록 신호의 듀티비 보정 범위가 제1 피드백 듀티비 보정부의 듀티비 보정 범위 이내에 속할 경우에는 제1 피드백 듀티비 보정부는 듀티비 보정 모드로 작동시키고, 제2 피드백 듀티비 보정부는 버퍼로 작동시키도록 제어 신호를 출력한다. 한편, 즉, 입력 클록 신호의 듀티비 보정 범위가 제1 피드백 듀티비 보정부의 듀티비 보정 범위를 벗어나는 경우에는 제1 및 제2 피드백 듀티비 보정부 모두를 듀티비 보정 모드로 작동시키는 제어 신호를 출력한다.
가변 연속 근사 레지스터(150)는 제어부(190)의 출력신호를 입력받아 2진 검색 모드를 이용하여 피드백 듀티비 보정 유닛(100)의 듀티비 보정에 적합한 디지털 비트를 출력한다.
디코더(160)는 가변 연속 근사 레지스터(150)로부터 출력되는 디지털 비트를 입력받아 피드백 듀티비 보정 유닛(100)의 제어에 적합한 코드를 갖는 디지털 비트로 변환하여 출력한다. 멀티플렉서(170)는 가변 연속 근사 레지스터(150)로부터 출력되는 디지털 비트의 값에 따라 디코더(160)를 통하여 출력되는 디지털 비트를 선택적으로 피드백 듀티비 보정 유닛(100)에 입력한다.
도 9는 본 발명에 따른 피드백 듀티비 보정 유닛을 이용한 디지털 듀티비 보정 회로의 제어 방법을 나타낸 흐름도이다.
도 9를 참조하면, 피드백 듀티비 보정 유닛을 이용한 디지털 듀티비 보정 회로의 동작이 개시되면, 우선 듀티비 검출기는 출력 클록 신호의 듀티비를 감지한다(S110). 디지털 듀티비 검출기는 감지된 출력 클록 신호의 듀티비로부터 입력 클록 신호의 듀티비를 검출하고, 검출된 결과를 제어부로 전송한다(S120).
제어부는 디지털 듀티비 검출기로부터 수신한 결과를 기초로 듀티비 보정에 필요한 피드백 듀티비 보정부의 개수를 판단한다(S130). 제어부는 입력 클록 신호의 듀티비 보정 범위와 각 피드백 듀티비 보정부의 듀티비 보정 범위를 비교하여, 각 피드백 듀티비 보정부를 듀티비 보정 모드로 작동시킬지 또는 버퍼 모드로 작동시킬지를 판단한 후, 제어 신호를 출력한다.
그리고, 제어부는 입력 클록 신호의 상승 시간 또는 하강 시간을 제어하기 위한 제어 신호를 생성한다(S140). 제어부는 입력 클록 신호의 듀티비에 따라 듀티비 보정 모드로 작동될 입력 피드백 듀티비 보정부의 피드백 전류량 제어를 위한 제어 신호를 출력한다.
가변 연속 근사 레지스터의 2진 검색를 통하여 피드백 듀티비 보정 유닛의 동작에 적합한 디지털 출력 비트를 생성하여 출력한다(S150).
디코더를 통해 코드를 변환하고, 멀티플렉서를 이용하여 변환된 디지털 출력 비트를 피드백 듀티비 보정 유닛에 선택적으로 입력한다(S160).
피드백 듀티비 보정 유닛은 듀티비 보정을 수행하여 출력 클록 신호를 출력한다(S170). 입력 클록 신호의 듀티비 에러가 제거되었는지 판단하는 과정을 수행한다(S180).
판단 결과, 입력 클록 신호의 듀티비 에러가 제거되지 않은 경우에는 S130 과정을 복귀하며, 입력 클록 신호의 듀티비 에러가 제거된 경우에는 가변 연속 근사 레지스터를는 순차 검색 모드로 동작 전환하고 전체 동작을 완료한다.
도 10은 본 발명에 따른 피드백 듀티비 보정 유닛을 이용한 디지털 듀티비 보정 회로의 동작 순서도이다.
피드백 듀티비 보정 유닛을 적용한 디지털 듀티비 보정 회로의 동작은 6-비트 가변 연속 근사 레지스터(150)의 출력 디지털 비트 Q[5:0]을 '100000' 설정함과 동시에 시작된다. 듀티비 검출기(140)는 출력 클록 신호의 듀티비가 50% 이상인지 이하인지를 판별하여 6-비트 가변 연속 근사 레지스터(150)의 비트 검색 동작을 제어한다. 첫 번째로 검색되는 1-MSB Q[5]의 디지털 값에 따라 출력 클록 신호의 듀티비가 50% 이상 또는 이하인지를 판별한다. 만약 출력 클록 신호의 듀티비가 50% 이상이라면(즉 입력 클록 신호의 듀티비가 50% 이하라면), Q[5]는 멀티플렉서(170)를 제어하여 A[7:0]은 모두 '0'의 디지털 값으로 변경하고 B[7:0]은 그대로 통과시킨다. 따라서 피드백 듀티비 보정 유닛(110, 120)의 P타입 스위칭 트랜지스터만 B[7:0]에 따라 제어된다.
반대로, 만약 출력 클록 신호의 듀티비가 50% 이하라면(즉, 입력 클록 신호의 듀티비가 50% 이상이라면), B[7:0]은 모두 '0'의 디지털 값으로 변경되고 피드백 듀티비 보정 유닛(110, 120) 내의 N타입 스위칭 트랜지스터만 A[7:0]에 따라 제어된다. 두 번째로 검색되는 Q[4]는 입력 클록 신호의 듀티비 에러 제거를 위해 필요한 피드백 듀티비 보정 유닛의 수를 판단한다. 만약 Q[4]가 '1'의 디지털 값을 가진다면, 2단의 피드백 듀티비 보정 유닛을 모두 사용하며 디코더(160)를 통해 A[3:0]은 '1' B[3:0]은 '0'의 디지털 값으로 변경하여 첫 번째 피드백 듀티비 보정 유닛(110)의 보정 기능을 최대화한다. 이 후 검색되는 Q[3:0]은 앞서 검색된 Q[5] 값에 의해 따라 A[7:4] 또는 B[7:4]와 직결된다. 반대로 만약 Q[4]가 '0'의 디지털 값을 가진다면, 1단의 피드백 듀티비 보정 유닛만을 사용하며 디코더(160)를 통해 A[7:4]는 '0' B[7:4]는 '1' 디지털 값을 변경하여 두 번째 피드백 듀티비 보정 유닛(120)의 듀티비 보정 기능을 비활성화시켜 단순 버퍼로 동작하도록 제어한다. 이 후 검색되는 Q[3:0]은 앞서 검색된 Q[5] 값에 따라 A[3:0] 또는 B[3:0]과 직결된다. 2진 검색 과정이 완료되면 6-비트 가변 연속 근사 레지스터는 순차 검색 모드로 동작 전환 되어 폐루프를 형성하며 전체 동작을 완료한다.
도 11은 본 발명에 따른 피드백 듀티비 보정 유닛을 이용한 디지털 듀티비 보정 회로의 동작에 대한 시뮬레이션 결과이며, 도 12는 본 발명에 따른 피드백 듀티비 보정 유닛을 적용한 디지털 듀티비 보정 회로의 동작 주파수에 따른 듀티비 보정 범위를 나타낸 도이다.
동작 주파수는 1GHz이며 입력 클록 신호의 듀티비는 40%이다. 듀티비 검출기(140)을 통해 출력되는 'Comp' 신호에 의해 6-비트 가변 연속 근사 레지스터(150)의 2진 비트 검색 동작이 제어된다. 이 경우 입력 클록의 듀티비가 50% 이하이기 때문에 Q[5]는 '1'에 해당하는 디지털 값을 가진다. 따라서 멀티플렉서(170)를 통해 A[7:0]은 모두 '0'에 해당하는 디지털 값으로 변경되고 B[7:0]에 의해서만 피드백 듀티비 보정 유닛이 제어된다. Q[4]는 '0'의 값을 갖기 때문에 1단의 피드백 듀티비 보정 유닛(110)만을 사용한다. 두 번째 단의 듀티비 보정 유닛(120)은 디코더(160)를 통해 모두 '1'의 디지털 값으로 변경된 B[7:4]에 의해 단순한 버퍼로 동작한다. Q[3:0]은 B[3:0]과 직결되고 첫 번째 피드백 듀티비 보정 유닛(110)을 제어하여 출력 클록의 듀티비를 보정한다. 6-비트 가변 연속 근사 레지스터는 2진 검색 모드의 완료 이후 순차 검색 모드로 동작 전환되어 폐루프를 형성하며, 동작 완료 이후 출력 클록 신호는 50%의 듀티비를 갖는다.
도 12는 도 1의 피드백 듀티비 보정 유닛을 적용한 디지털 듀티비 보정 회로의 동작 주파수에 따른 듀티비 보정 범위를 나타낸다. 본 발명의 실시예에 따른 피드백 듀티비 보정 유닛을 적용한 디지털 듀티비 보정 회로는 4개의 인버터를 이용한 피드백 듀티비 보정 유닛을 2단 사용하였다. 동작 주파수 범위는 0.3GHz - 1.5GHz이며, 최대 듀티비 보정 범위는 1GHz 동작 주파수에서 ±20% 임을 알 수 있다.
이상에서 설명한 것은 본 발명에 따른 피드백 듀티비 보정 유닛을 이용한 디지털 듀티비 보정 회로 및 그 제어방법의 예시적인 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이, 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100 : 피드백 듀티비 보정 유닛
110 : 제1 피드백 듀티비 보정부
120 : 제2 피드백 듀티비 보정부
130 : 버퍼
140 : 듀티비 검출기
150 : 가변 연속 근사 레지스터
160 : 디코더
170 : 멀티플렉서
190 : 제어부

Claims (13)

  1. 복수개의 피드백 듀티비 보정부를 포함하며, 각 피드백 듀티비 보정부는 입력 클록 신호의 상승 시간 또는 하강 시간을 제어하여 상기 입력 클록 신호의 지연 시간을 조절함으로써 듀티비를 보정하는 피드백 듀티비 보정 유닛;
    출력 클록 신호를 입력받아, 상기 입력 클록 신호의 듀티비를 판단한 후, 상기 피드백 듀티비 보정 유닛의 동작을 제어하기 위한 디지털 비교 신호를 출력하는 듀티비 검출기; 및
    상기 듀티비 검출기의 디지털 비교 신호를 입력받아 2진 검색 모드를 이용하여 상기 피드백 듀티비 보정 유닛의 듀티비 보정을 제어하기 위한 디지털 출력 비트를 생성하는 가변 연속 근사 레지스터;를 포함하는 것을 특징으로 하는 피드백 듀티비 보정 유닛을 이용한 디지털 듀티비 보정 회로.
  2. 제1항에 있어서,
    상기 가변 연속 근사 레지스터로부터 출력되는 디지털 출력 비트를 입력받아 디지털 비트로 변환하여 출력하는 디코더를 더 포함하는 것을 특징으로 하는 피드백 듀티비 보정 유닛을 이용한 디지털 듀티비 보정 회로.
  3. 제2항에 있어서,
    상기 가변 연속 근사 레지스터로부터 생성된 디지털 출력 비트의 값에 따라, 상기 디코더를 통하여 출력되는 디지털 비트를 선택적으로 상기 피드백 듀티비 보정 유닛에 입력하는 멀티플렉서를 더 포함하는 것을 특징으로 하는 피드백 듀티비 보정 유닛을 이용한 디지털 듀티비 보정 회로.
  4. 제1항에 있어서,
    상기 피드백 듀티비 보정 유닛의 후단에 배치되며, 상기 피드백 듀티비 보정 유닛에서 출력되는 듀티비 보정된 클록을 입력받아 출력단으로 출력시키는 버퍼를 더 포함하는 것을 특징으로 하는 피드백 듀티비 보정 유닛을 이용한 디지털 듀티비 보정 회로.
  5. 제1항에 있어서,
    상기 듀티비 검출기는,
    상기 입력 클록 신호의 듀티비에 따라 아날로그 차동 제어 전압(V/Vb)을 생성하는 차지펌프; 및
    상기 차지펌프의 후단에 배치되며, 상기 차지펌프로부터 출력되는 아날로그 차동 제어 전압(V/Vb)의 크기를 비교하여, 비교 결과를 디지털값으로 출력하는 비교기;를 포함하는 것을 특징으로 하는 피드백 듀티비 보정 유닛을 이용한 디지털 듀티비 보정 회로.
  6. 제1항에 있어서,
    각 피드백 듀티비 보정부는,
    상기 입력 클록 신호를 입력받아 반전 신호를 출력하는 제1 인버터;
    복수개의 지연시간 조절기로 구성된 지연시간 조절부; 및
    상기 지연시간 조절부의 후단에 연결되는 제2 인버터를 포함하는 것을 특징으로 하는 피드백 듀티비 보정 유닛을 이용한 디지털 듀티비 보정 회로.
  7. 제6항에 있어서,
    상기 제2 인버터의 입력단은 상기 제1 인버터의 출력단에 연결되어, 상기 제1 인버터의 출력 신호를 입력받고, 상기 제2 인버터의 출력단은 상기 지연시간 조절부의 제어단에 연결되고,
    상기 지연 시간 조절부는 스위칭 트랜지스터를 포함하며, 상기 스위칭 트랜지스터의 온, 오프 동작에 의해 전류량을 제어하여 상기 입력 클록 신호의 상승 시간 또는 하강 시간을 조절하여 상기 입력 클록 신호의 듀티비를 보정하는 것을 특징으로 하는 피드백 듀티비 보정 유닛을 이용한 디지털 듀티비 보정 회로.
  8. 제7항에 있어서,
    각 지연시간 조절기는 2개의 P타입 스위칭 트랜지스터와 2개의 N타입 스위칭 트랜지스터로 구성되는 것을 특징으로 하는 피드백 듀티비 보정 유닛을 이용한 디지털 듀티비 보정 회로.
  9. 제6항에 있어서,
    상기 복수개의 지연시간 조절기 중 임의의 지연시간 조절기들 사이에 배치되는 적어도 한 쌍의 인버터를 더 포함하는 것을 특징으로 하는 피드백 듀티비 보정 유닛을 이용한 디지털 듀티비 보정 회로.
  10. 제1항에 있어서,
    상기 듀티비 검출기로부터 수신한 결과를 기초로 상기 입력 클록 신호의 듀티비와 각 피드백 듀티비 보정부의 듀티비 보정 범위를 비교하여, 각 피드백 듀티비 보정부를 듀티비 보정 모드로 작동시킬지 또는 버퍼 모드로 작동시킬지를 판단하는 동작을 특징으로 하는 피드백 듀티비 보정 유닛을 이용한 디지털 듀티비 보정 회로.
  11. 제1항 내지 제10항 중 어느 한 항에 따른 피드백 듀티비 보정 유닛을 이용한 디지털 듀티비 보정 회로의 제어방법으로서,
    출력 클록 신호의 듀티비를 입력받아, 출력 클록 신호의 듀티비를 검출하는 단계;
    검출된 입력 클록 신호의 듀티비를 기초로 입력 클록 신호의 듀티비를 검출하고 검출된 결과를 가변 연속 근사 레지스터로 전송하는 단계;
    상기 가변 연속 근사 레지스터의 2진 검색을 통하여 듀티비 검출기로부터 수신한 결과를 기초로 듀티비 보정에 필요한 디지털 비트를 검색하는 단계; 및
    상기 가변 연속 근사 레지스터를 통해 출력된 디지털 비트에 의해 입력 클록 신호의 듀티비를 50%로 보정하는 단계;를 포함하는 것을 특징으로 하는 피드백 듀티비 보정 유닛을 이용한 디지털 듀티비 보정 회로의 제어방법.
  12. 제11항에 있어서,
    상기 가변 연속 근사 레지스터의 2진 검색을 통하여 첫 번째로 출력되는 최상위 비트가 검출된 입력 클록 신호의 듀티비에 따라 멀티플렉서를 제어하여 상승 시간과 하강 시간 중 어느 한 가지를 선택하여 제어할지 판단하는 단계; 및
    상기 가변 연속 근사 레지스터의 2진 검색을 통하여 두 번째로 검색되는 비트는 검출된 입력 클록 신호의 듀티비 에러 크기에 따라 디코더 내부에서 작용하여 필요한 피드백 듀티비 보정부의 개수를 판단하는 단계;를 더 포함하는 것을 특징으로 하는 피드백 듀티비 보정 유닛을 이용한 디지털 듀티비 보정 회로의 제어방법.
  13. 제12항에 있어서,
    상기 가변 연속 근사 레지스터의 2진 검색 완료 후 상기 가변 연속 근사 레지스터를 순차 검색 모드로 동작 전환하여 폐-루프를 형성하고 동작을 완료하는 단계를 더 포함하는 것을 특징으로 하는 피드백 듀티비 보정 유닛을 이용한 디지털 듀티비 보정 회로의 제어방법.
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