KR101196449B1 - 듀얼 피드백 루프를 포함한 하이브리드 듀티 사이클 보정회로 - Google Patents

듀얼 피드백 루프를 포함한 하이브리드 듀티 사이클 보정회로 Download PDF

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김종선
한상우
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홍익대학교 산학협력단
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Abstract

본 발명은 듀얼 피드백 루프를 포함한 하이브리드 듀티 사이클 보정회로에 관한 것으로서, 출력 클록 신호의 듀티 사이클 에러를 감지하여, 미리 설정된 듀티 사이클 클록을 얻기 위한 아날로그 차동 전압을 생성하여 제1 스테이지 듀티 증폭기 제어신호를 출력하는 아날로그 피드백 루프; 상기 아날로그 피드백 루프에서 출력되는 상기 아날로그 차동 전압을 제1 및 제2 조정 모드에 의해 디지털 비트로 변환시키는 디지털 피드백 블록; 상기 아날로그 피드백 루프에서 출력되는 상기 제1 스테이지 듀티 증폭기 제어신호에 따라 입력 클록 신호의 듀티비를 보정하는 제1 스테이지 듀티 증폭기; 및 상기 제1 스테이지 듀티 증폭기와 연결되며, 상기 디지털 피드백 블록에서 출력되는 제2 스테이지 듀티 증폭기 제어신호에 따라 상기 제1 스테이지 듀티 증폭기에서 출력되는 신호의 듀티비를 보정하는 제2 스테이지 듀티 증폭기를 포함하는 듀얼 피드백 루프를 포함한 하이브리드 듀티 사이클 보정회로가 제공된다.

Description

듀얼 피드백 루프를 포함한 하이브리드 듀티 사이클 보정회로 {Hybrid duty-cycle corrector circuit with a dual feedback loop}
본 발명은 듀티 사이클 보정회로에 관한 것으로, 보다 상세하게는 2 스테이지 듀티 증폭기와 가변 주파수 카운터를 적용하여 안정도와 피드백 타이밍 마진 향상으로 인한 듀티 사이클 교정 범위 및 출력 듀티 사이클의 정확도를 증가시킬 수 있으며, 저전력 스탠바이 모드에서 액티브 모드로의 신속한 전환이 가능한 듀얼 피드백 루프를 포함한 하이브리드 듀티 사이클 보정회로에 관한 것이다.
메모리, 마이크로프로세서 및 통신칩과 같은 동기식 디지털 시스템의 경우, 밸런스 온-칩 클록 듀티-사이클은 보다 좋은 성능을 위한 개선된 타이밍 마진을 얻는데 있어서 매우 중요하다. 특히, 지연 고정 루프(DLL : delay locked loop)나 위상 고정 루프(PLL : phase locked loop)는 칩 상의 와이어 인터커넥트 및 멀티-스테이지 클록 버퍼를 통하여 배분되는 위상 또는 지연 조절된 클록 신호를 생성하기 위하여, 다수의 고속 애플리케이션 제품들에 많이 사용된다.
DLL 또는 PLL 출력의 클록 듀티-사이클은 입력 신호 비대칭, 디바이스 부정합, 프로세서 변화 및 누화 잡음과 같은 다수의 요소로 인하여 악하될 수 있다. 분배된 클록 신호가 50% 듀티-사이클비를 갖는 것을 보장하기 위하여, 지연 고정 루프(또는 위상 고정 루프)는 일반적으로 아날로그 또는 디지털 타입 듀티 사이클 보정회로를 포함한다.
아날로그 타입 듀티 사이클 보정회로는 일반적으로 피드백 타입이며, 디지털 타입 듀티 사이클 보정회로는 2개의 카테고리 즉, 피드백 타입과 넌피드백 타입으로 구분된다. 피드백 타입 듀티 사이클 보정회로는 일반적으로 넌피드백 타입 듀티 사이클 보정회로에 비하여, 더 높은 듀티-사이클 정확도, 더 넓은 듀티-사이클 보정 범위 및 디바이스 부정합에 대한 영향을 훨씬 덜 받는다.
지연 고정 루프 및 위상 고정 루프에 사용되는 듀티 사이클 보정회로에 관한 상당한 연구가 진행되었지만, 기존의 듀티 사이클 보정회로에 관한 대부분은 스탠바이 모드 또는 파워-다운 모드를 고려하지 않고 설계되었다. 스탠바이 모드로부터 빠른 웨이크업(즉, 몇 클록 사이클 미만)을 보장하기 위하여, 듀티 사이클 보정회로는 액티브 모드로의 빠른 전환이 가능해야만 한다. 그러나, 종래 기술에 따른 아날로그 듀티 사이클 보정회로는 액티브 모드로의 빠른 전환이 불가능하며, 전력을 낭비하지 않고는 듀티 사이클 보정회로 고정 스테이트를 저장할 수 없다는 문제점이 있었다.
한편, 디지털 타입 듀티 사이클 보정회로는 아날로그 타입 듀티 사이클 보정회로와 비교하여, 듀티 사이클 에러가 디지털 비트로 저장되기 때문에 스탠바이 모드에서 액티브 모드로의 빠른 전환에 적합하다. 그러나, 디지털 타입 듀티 사이클 보정회로는 협소한 듀티-사이클 보정 범위를 가지며, 제한된 동작 주파수 범위를 갖는다. 또한, 디지털 타입 듀티 사이클 보정회로는 큰 영역을 차지하며, 많은 전력을 소모한다는 문제점이 있다.
도 1은 종래 기술에 따른 아날로그 듀티 사이클 보정회로의 개략적인 구성도이다.
도 1을 참조하면, 종래 기술에 따른 아날로그 듀티 사이클 보정회로는 듀티 증폭기(10), 레벨 컨버터(20), 클록 트리부(30) 및 차지 펌프(40)를 포함한다.
듀티 증폭기(10)는 차지 펌프(40)로부터 출력되는 제어신호(Vctrl, Vctrlb)에 따라 입력 클록신호(IN_CLK, IN_CLKb)의 듀티비를 조절하여 출력한다. 레벨 컨버터(20)는 듀티 증폭기(10)의 후단에 설치되며, 듀티 증폭기(10)에서 출력되는 스몰-스윙 신호를 풀-스윙 출력으로 변환시켜서 출력한다.
클록 트리부(30)는 레벨 컨버터(20)의 출력 신호를 입력받아 전류 구동 능력을 증가시켜 출력 클록 신호(OUT_CLK, OUT_CLKb)를 출력한다. 도 4a와 같이 차지 펌프(40)는 출력 클록 신호의 듀티 에러를 검출하고, 검출된 듀티 에러에 기초하여 듀티 증폭기(10)의 제어 신호(Vctrl, Vctrlb)를 출력한다.
종래 기술에 따른 아날로그 듀티 사이클 보정회로는 디지털 듀티 사이클 보정회로 보다 상대적으로 더 높은 듀티-사이클 보정 정확도와 더 좋은 지터 성능을 보여준다. 그러나, 파워-다운 또는 스탠바이 모드의 경우에, 아날로그 듀티 사이클 에러 정보는 차지 펌프 내의 캐패시터를 통하여 저장되기 때문에, 아날로그 듀티 사이클 에러 정보는 누화 및 디바이스와 정션 누설과 같은 노이즈 소스로 인하여 소실된다.
그러므로, 종래 기술에 따른 아날로그 듀티 사이클 보정회로는 액티브 모드로의 전환을 위한 웨이크업 시간이 훨씬 많이 소요되며, 이는 아날로그 듀티 사이클 보정회로의 성능 및 유용성을 제한하는 결과를 초래한다.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명이 해결하고자 하는 과제는 저전력 스탠바이 모드에서 액티브 모드로의 신속한 전환이 가능하고, 2 스테이지 듀티 증폭기와 가변 주파수 카운터를 적용하여 안정도 및 피드백 타이밍 마진을 증가시킬 수 있는 듀얼 피드백 루프를 포함한 하이브리드 듀티 사이클 보정회로를 제공하기 위한 것이다.
본 발명의 예시적인 실시예에 따르면, 출력 클록 신호의 듀티 사이클 에러를 감지하여, 미리 설정된 듀티 사이클 클록을 얻기 위한 아날로그 차동 전압을 생성하여 제1 스테이지 듀티 증폭기 제어신호를 출력하는 아날로그 피드백 루프; 상기 아날로그 피드백 루프에서 출력되는 상기 아날로그 차동 전압을 디지털 비트로 변환시키는 디지털 피드백 블록; 상기 아날로그 피드백 루프에서 출력되는 상기 제1 스테이지 듀티 증폭기 제어신호에 따라 입력 클록 신호의 듀티비를 보정하는 제1 스테이지 듀티 증폭기; 및 상기 제1 스테이지 듀티 증폭기와 연결되며, 상기 디지털 피드백 블록에서 출력되는 제2 스테이지 듀티 증폭기 제어신호에 따라 상기 제1 스테이지 듀티 증폭기에서 출력되는 신호의 듀티비를 보정하는 제2 스테이지 듀티 증폭기; 를 포함하는 듀얼 피드백 루프를 포함한 하이브리드 듀티 사이클 보정회로가 제공된다.
상기 아날로그 피드백 루프는 차지 펌프를 포함한다.
상기 디지털 피드백 블록은 상기 아날로그 피드백 루프에서 출력되는 아날로그 차동 전압의 차이를 비교하여 출력하는 비교기; 상기 비교기의 출력신호를 디지털 비트로 변환 및 출력하는 가변 주파수 카운터; 상기 가변 주파수 카운터에서 출력되는 디지털 비트를 아날로그 신호로 변환하여 제2 스테이지 듀티 증폭기 제어신호를 출력하는 디지털-아날로그 컨버터를 포함한다.
상기 제1 및 제2 스테이지 듀티 증폭기는 2개의 캐스케이드 차동 증폭기로 구성된다.
상기 제2 스테이지 듀티 증폭기의 출력단에 설치되며, 상기 제2 스테이지 듀티 증폭기에서 출력되는 신호를 풀-스윙 출력으로 변환하는 레벨 컨버터를 더 포함한다.
상기 아날로그 피드백 루프는 아날로그 듀티 사이클 보정 고정구간 동안에 미리 설정된 듀티 사이클 클록을 얻기 위한 아날로그 차동 전압을 생성한 후, 균등화되는 것을 특징으로 한다.
상기 가변 주파수 카운터는 동작 주파수의 변화에 따라 제1 조정 모드와 제2 조정 모드로 작동된다.
상기 제1 조정 모드는 상기 제2 조정 모드에 비하여 상기 가변 주파수 카운터의 동작 주파수가 높은 것을 특징으로 한다.
상기 가변 주파수 카운터는 상기 제1 조정 모드로 작동한 후, 상기 제1 조정 모드가 완료되면 상기 제2 조정 모드로 작동한다.
상기 가변 주파수 카운터는 상기 제1 조정 모드에서 상기 제1 스테이지 듀티 증폭기 제어신호를 입력 클록 주파수의 1/8에 해당하는 동작 주파수에 의해서 디지털 비트로 변환하며, 상기 가변 주파수 카운터는 상기 제2 조정 모드에서는 상기 제1 조정 모드에서의 동작 주파수를 1/4로 분주한 동작 주파수를 이용한다.
본 발명에서와 같이, 듀얼 피드백 루프 즉, 아날로그 피드백 루프와 디지털 피드백 블록을 갖는 하이브리드 듀티 사이클 보정회로에 2 스테이지 듀티 증폭기를 적용함으로써, 안정도 증가로 인해 듀티 사이클 보정 범위가 증가되는 효과와 종래의 싱글 스테이지로 구성된 듀티 증폭기에서 출력단에 추가된 두 차동입력 쌍으로 인한 용량성 부하가 2 스테이지 듀티 증폭기에서는 제 1 및 제 2 스테이지로 분할되어 높은 주파수 동작에서 출력 듀티 사이클의 정확도 향상 효과를 얻을 수 있다.
초기에 아날로그 피드백 블록에서 생성된 듀티 사이클 에러 정보가 디지털 피드백 블록을 이용하여 디지털 비트로 변환되기 때문에 스탠바이 또는 파워-다운 모드 동안 듀티 사이클 에러 정보의 손실을 야기하지 않는 것이 가능하다. 따라서 스탠바이 모드로부터 액티브 모드로의 전환이 신속하게 이루어질 수 있다.
또한, 디지털 피드백 블록을 통한 제2 스테이지 듀티 증폭기 제어신호(VDctrl, VDctrlb) 생성 과정에서 Coarse 조정 모드 및 Fine 조정 모드의 두 가지 모드를 이용하여 전체 락킹 시간의 큰 변화 없이 아날로그 피드백 블록에서 생성된 제1 스테이지 듀티 증폭기 제어신호(Vctrl, Vctrlb)를 완전하게 대체하여 정확한 출력 듀티 사이클을 얻을 수 있다.
그리고 듀얼 피드백 루프의 적용으로 기존 디지털 피드백 루프만을 이용하는 방식의 듀티 사이클 보정 회로에 비해 소비전력이 줄어들고, 회로의 크기가 감소하는 효과도 얻을 수 있게 된다.
도 1은 종래 기술에 따른 아날로그 듀티 사이클 보정회로의 개략적인 구성도이다.
도 2는 본 발명의 실시예에 따른 2 스테이지 듀티 증폭기와 가변 주파수 카운터를 적용한 듀얼 피드백 루프를 포함하는 하이브리드 듀티 사이클 보정회로의 개략적인 구성도이다.
도 3a 내지 도 3c는 도 2에 도시된 듀티 사이클 보정회로의 피드백 루프에서 제어신호 생성 과정과 그에 따른 출력 듀티 사이클 변화에 대한 개념도이다.
도 4는 도 2에 도시된 본 발명의 실시예에 따른 하이브리드 듀티 사이클 보정회로의 2 스테이지 듀티 증폭기의 회로도이다.
도 5a 내지 도 5d는 본 발명의 실시예에 따른 듀얼 피드백 루프를 포함한 하이브리드 듀티 사이클 보정회로의 입출력 및 제어 신호이다.
도 6a 및 도 6b는 종래기술과 본 발명의 출력 듀티 사이클 에러를 비교한 그래프이다.
도 7a 및 도 7b는 종래기술과 본 발명의 듀티 사이클 보정 범위를 비교한 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 2는 본 발명의 실시예에 따른 2 스테이지 듀티 증폭기와 가변 주파수 카운터를 적용한 듀얼 피드백 루프를 포함하는 하이브리드 듀티 사이클 보정회로의 개략적인 구성도이며, 도 3b는 도 2에 도시된 듀티 사이클 보정회로의 피드백 루프에서 제어신호 생성 과정의 개념도이다.
도 2를 참조하면, 본 발명에 따른 듀얼 피드백 루프를 포함한 하이브리드 듀티 사이클 보정회로는 제1 스테이지 듀티 증폭기(100), 제2 스테이지 듀티 증폭기(200), 레벨 컨버터(300), 아날로그 피드백 블록(400) 및 디지털 피드백 블록(500)을 포함한다.
제1 스테이지 듀티 증폭기(100)는 아날로그 피드백 루프(400)에서 출력되는 제1 스테이지 듀티 증폭기 제어신호(Vctrl, Vctrlb)에 따라 입력 클록 신호(IN_CLK, IN_CLKb)의 듀티비를 보정한다.
제2 스테이지 듀티 증폭기(200)는 제1 스테이지 듀티 증폭기(100)와 연결되며, 디지털 피드백 블록(500)에서 출력되는 제2 스테이지 듀티 증폭기 제어신호(VDctrl, VDctrlb)에 따라 제1 스테이지 듀티 증폭기(100)에서 출력되는 신호의 듀티비를 보정하여 출력한다.
레벨 컨버터(300)는 제2 스테이지 듀티 증폭기(200)의 출력단에 설치되며, 제2 스테이지 듀티 증폭기(200)에서 출력되는 신호를 풀-스윙 출력으로 변환한 출력 클록 신호(OUT_CLK, OUT_CLKb)를 출력한다.
아날로그 피드백 블록(400)은 차지 펌프로 구성되며, 레벨 컨버터(300)에서 출력되는 출력 클록 신호(OUT_CLK, OUT_CLKb)의 듀티 사이클 에러를 감지하여, 50% 듀티-사이클 클록을 얻기 위해 아날로그 차동 전압의 형태로 제1 스테이지 듀티 증폭기 제어신호(Vctrl, Vctrlb)를 출력한다. 아날로그 피드백 블록(400)은 약 100ns 미만의 아날로그 듀티 사이클 보정 시간 동안에 50% 듀티 사이클 클록을 얻기 위한 제 1스테이지 듀티 증폭기 제어신호(Vctrl, Vctrlb)를 생성하고, 디지털 피드백 블록의 출력에 따라 서서히 균등화된다.
디지털 피드백 블록(500)은 듀티 사이클이 고정된 후에 아날로그 피드백 블록의 역할을 대체하기 위하여, 아날로그 피드백 블록에서 출력되는 아날로그 차동 전압을 디지털 비트로 변환시킨다. 최종적으로 아날로그 차동 전압 형태의 제 1스테이지 듀티 증폭기 제어신호(Vctrl, Vctrlb)는 균등화되고, 듀티 사이클 보정의 역할은 아날로그 피드백 블록(400)에서 디지털 피드백 블록(500)으로 대체된다. 그러므로 스탠바이 또는 파워-다운 모드 동안에 듀티-사이클 에러 정보는 아날로그 피드백 블록의 차지 펌프에 저장되지 않고, 디지털 비트로 저장되기 때문에 손실되지 않고 턴-오프될 수 있다. 그 결과, 디지털 비트로 저장된 듀티-사이클 에러 정보를 이용하여 스탠바이 모드 또는 파워-다운 모드로부터 액티브 모드로의 전환을 위한 웨이크업 타임은 종래 기술에 따른 듀티 사이클 보정회로에 비하여 훨씬 단축될 수 있다.
본 발명의 실시예에 따른 듀얼 피드백 루프를 포함한 하이브리드 듀티 사이클 보정회로의 디지털 피드백 블록(500)는 비교기(510), 가변 주파수 카운터(520) 및 디지털-아날로그 컨버터(DAC)(530)를 포함한다.
비교기(510)는 아날로그 피드백 블록(400)에서 출력되는 아날로그 차동 전압의 차이를 비교하여 출력한다. 가변 주파수 카운터는 비교기의 출력신호에 따라서 디지털 비트를 생성한다. 디지털-아날로그 컨버터(530)는 가변 주파수 카운터(520)에서 출력되는 디지털 비트를 아날로그 신호로 변환하여 제2 스테이지 듀티 증폭기 제어신호(VDctrl, VDctrlb)를 출력하고, 이렇게 생성된 제2 스테이지 듀티 증폭기 제어신호(VDctrl, VDctrlb)를 제2 스테이지 듀티 증폭기(200)에 입력한다.
가변 주파수 카운터(520)는 아날로그 피드백 블록(400)에서 출력되는 제1 스테이지 듀티 증폭기 제어 신호(Vctrl, Vctrlb)인 아날로그 차동 전압을 완전히 대체하기 위해 2가지 모드를 가진다.
제1 조정 모드 (Coarse 조정 모드)에서 가변 주파수 카운터(520)은 아날로그 피드백 루프(400)를 통해 초기에 생성된 제1 스테이지 듀티 증폭기 제어신호(Vctrl, Vctrlb)를 입력 클록 주파수의 1/8에 해당하는 동작 주파수에 의해서 디지털 비트로 변환한다.
Coarse 조정 모드에서 가변 주파수 카운터의 동작 주파수는 차지펌프의 주파수 응답 시간에 비해 비교적 빠르기 때문에 차지펌프의 출력은 카운터를 통한 디지털 비트 변화를 따라가지 못하며 이로 인해 제2 스테이지 듀티 증폭기 제어신호(VDctrl, VDctrlb)는 제1 스테이지 듀티 증폭기 제어신호(Vctrl, Vctrlb)를 완전히 대체하지 못하고 불완전 대체에 의한 듀티 사이클 에러는 누적된다.
제1 조정 모드가 완료되면 비교기는 지정된 특정시간이 지나면 제2 조정모드인 Fine 조정모드로 진입하게 만들 수 있다.
또한 경우에 따라 '1'과 '0'을 반복적으로 출력하며 4번의 상승 에지가 발생하면 가변 주파수 카운터는 제2 조정 모드인 Fine 조정 모드로 진입한다. 제2 조정 모드인 Fine 조정 모드에서는 가변 주파수 카운터의 동작 주파수로 제1 조정 모드에서 가변 주파수 카운터의 동작 주파수를 1/4로 분주한 것을 이용한다.
가변 주파수 카운터의 동작 주파수가 낮아짐에 따라서 디지털 비트 변화 속도가 느려지고 비트 변화에 대해서 아날로그 피드백 루프의 차지 펌프를 통해 출력되는 제1 스테이지 듀티 증폭기 제어신호(Vctrl, Vctrlb)는 디지털 비트 변화에 대해서 충분한 응답 시간을 가진다. 그러므로 보다 완전한 대체가 이루어지고 정확한 출력 듀티 사이클을 가질 수 있다.
도 3a 내지 3c는 도 2에 도시된 듀티 사이클 보정회로의 듀얼 피드백 루프에서 제어신호 생성 과정의 개념도와 그에 따른 출력 듀티 사이클의 변화를 나타낸다.
도 3a는 아날로그 피드백 블록을 통한 제 1 스테이지 듀티 증폭기 제어신호(Vctrl, Vctrlb)의 생성과정을 나타내며, 도 3b는 디지털 피드백 블록을 통해 제 2 스테이지 듀티 증폭기 제어 신호(VDctrl, VDctrlb)가 생성되는 과정 그리고 디지털 피드백 블록의 Fine Tune 모드 동작을 개념적으로 나타내며, 도 3c는 제 1스테이지 및 제 2 스테이지 듀티 증폭기의 제어 신호의 생성 과정에 따라 출력 듀티 사이클의 변화를 나타낸다. 출력 듀티 사이클은 동작 초기에 아날로그 피드백 블록에 의해 50%로 고정되며, 대체 과정 동안에도 50%를 지속적으로 유지한다.
도 4는 도 2에 도시된 하이브리드 듀티 사이클 보정회로의 제1 및 제2 스테이지 듀티 증폭기의 회로도이다.
도 4를 참조하면, 본 발명의 실시예에 따른 하이브리드 듀티 사이클 보정회로는 2개 스테이지로 구성된 듀티 증폭기 즉, 제1 및 제2 스테이지 듀티 증폭기(100, 200)를 이용한다. 제1 및 제2 스테이지 듀티 증폭기(100, 200)는 전체적으로 2개의 캐스케이드 차동 증폭기로 구성되며, 그 결과 차동 증폭기간의 아이솔레이션을 증가시키고 각 스테이지 출력단의 용량성 부하가 감소하며, 그 결과 큰 이득 대역폭 곱을 얻게된다.
제1 스테이지 듀티 증폭기(100)는 K1의 조절인자를 갖는 아날로그 듀티-사이클 보정 입력을 수신한다. 즉, 제1 스테이지 듀티 증폭기(100)는 아날로그 피드백 루프에서 출력되는 제1 스테이지 듀티 증폭기 제어신호(Vctrl, Vctrlb)를 입력받는다.
그리고, 제2 스테이지 듀티 증폭기(200)는 K2의 조절인자를 갖는 디지털 듀티-사이클 보정 입력을 수신한다. 즉, 제2 스테이지 듀티 증폭기(200)는 디지털 피드백 블록에서 출력되는 제2 스테이지 듀티 증폭기 제어신호(VDctrl, VDctrlb)를 입력받는다.
제1 및 제2 스테이지 듀티 증폭기(100, 200)는 출력은 단지 하나의 추가적인 차동 증폭기를 갖기 때문에, 용량성 부하가 배분되어 높은 주파수 동작과 낮은 지터를 획득할 수 있게 된다.
또한, 본 발명은 듀티 증폭기가 2개의 스테이지로 구성되어 있기 때문에, 안정화를 위해서는 아래 식이 충족될 수 있다.
[식]
K1 < 1 및 K2 < 1
K1과 K2의 최대 가능 합은 종래의 싱글 스테이지에 비하여 2배가 되며, 이는 피드백 루프의 증가된 안정화로 인하여 듀티-사이클 보정 범위가 싱글 스테이지 듀티 증폭기에 비하여 적어도 2배가 될 수 있다.
도 5a 내지 도 5d는 본 발명에 따른 듀얼 피드백 루프를 포함한 하이브리드 듀티 사이클 보정회로의 입출력 신호이다.
도 5a는 본 발명에 따른 듀얼 피드백 루프를 포함한 하이브리드 듀티 사이클 보정회로의 입력 클록 신호(IN_CLK)를 나타낸 그래프이며, 30% 듀티비를 갖는 입력 클록 신호가 도시된다.
도 5b는 아날로그 피드백 블록을 이용한 아날로그 듀티 사이클 보정 구간 동안에 50% 듀티 사이클 클록을 얻기 위한 아날로그 차동 전압을 생성하고, 디지털 피드백 블록에 의해 서서히 균등화되는 과정을 나타낸 그래프이다.
도 5c는 아날로그 듀티 사이클 보정 구간 동안에 듀티 사이클이 고정된 후, 아날로그 피드백 블록을 대체하기 위하여, 디지털 피드백 블록을 이용하여 아날로그 피드백 블록에서 출력되는 아날로그 차동 전압을 디지털 비트로 변환시킨 후 디지털-아날로그 컨버터를 통해 출력되는 차동전압 생성 과정을 나타낸 그래프이다.
도 5d는 본 발명에 따른 듀얼 피드백 루프를 포함한 하이브리드 듀티 사이클 보정회로의 50% 듀티비를 갖는 출력 클록 신호(OUT_CLK)를 나타낸 그래프이다.
도 6a 및 도 6b는 종래기술과 본 발명의 출력 듀티 사이클 에러를 비교한 그래프이며, 도 7a 및 도 7b는 종래기술과 본 발명의 듀티 사이클 보정 범위를 비교한 그래프이다.
도 6a 및 도 6b에는 K1과 K2의 값이 0.5일 경우에 0.5 내지 2.0 GHZ의 입력 클록 주파수 범위에서 입력 클록의 듀티 사이클이 30 내지 70% 변화될 때, 싱글 스테이지 듀티 증폭기를 갖는 듀티 사이클 보정회로와 본 발명에 따른 2 스테이지 기반 하이브리드 듀티 사이클 보정회로의 시뮬레이션 된 출력 듀티 사이클이 도시된다.
도 6a에 도시된 듀티 사이클 보정회로는 대략 ±2.815%의 듀티-사이클 에러를 나타내며, 도 6b에 도시된 본 발명에 따른 2 스테이지 기반 하이브리드 듀티 사이클 보정회로는 도 6a에 도시된 듀티 사이클 보정회로의 단지 30%인 약 ±0.845%의 듀티 사이클 에러를 나타낸다.
도 7a에 도시된 싱글 스테이지 듀티 증폭기를 갖는 듀티 사이클 보정회로는 K1과 K2 값이 증가함에 따라 최대 약 80%의 보정범위를 가지며 최대 ±6.81%의 듀티-사이클 에러를 나타내는 반면, 도 7b에 도시된 본 발명에 따른 2 스테이지 기반 가변 주파수 카운터를 적용한 하이브리드 듀티 사이클 보정회로는 K1과 K2값이 증가함에 따라 약 80%의 보정범위를 가지며 최대 ±1.81%의 듀티-사이클 에러를 나타냄을 알 수 있다. 따라서 2 스테이지 듀티 증폭기와 가변 주파수 카운터를 적용한 하이브리드 듀티 사이클 보정회로가 더 넓은 유효한 듀티 사이클 보정 범위를 가진다.
이상에서 설명한 것은 본 발명에 따른 듀얼 피드백 루프를 포함한 하이브리드 듀티 사이클 보정회로의 예시적인 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허 청구 범위에서 청구하는 바와 같이, 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100 : 제1 스테이지 듀티 증폭기
200 : 제2 스테이지 듀티 증폭기
300 : 레벨 컨버터
400 : 아날로그 피드백 블록
500 : 디지털 피드백 블록

Claims (10)

  1. 듀얼 피드백 루프를 포함한 하이브리드 듀티 사이클 보정회로에 있어서,
    출력 클록 신호의 듀티 사이클 에러를 감지하여, 미리 설정된 듀티 사이클 클록을 얻기 위한 아날로그 차동 전압을 생성하여 제1 스테이지 듀티 증폭기 제어신호를 출력하는 아날로그 피드백 루프;
    상기 아날로그 피드백 루프에서 출력되는 상기 아날로그 차동 전압을 디지털 비트로 변환시키는 디지털 피드백 블록;
    상기 아날로그 피드백 루프에서 출력되는 상기 제1 스테이지 듀티 증폭기 제어신호에 따라 입력 클록 신호의 듀티비를 보정하는 제1 스테이지 듀티 증폭기; 및
    상기 제1 스테이지 듀티 증폭기와 연결되며, 상기 디지털 피드백 블록에서 출력되는 제2 스테이지 듀티 증폭기 제어신호에 따라 상기 제1 스테이지 듀티 증폭기에서 출력되는 신호의 듀티비를 보정하는 제2 스테이지 듀티 증폭기; 를 포함하며, 상기 디지털 피드백 블록은,
    상기 아날로그 피드백 루프에서 출력되는 아날로그 차동 전압의 차이를 비교하여 출력하는 비교기; 상기 비교기의 출력신호를 디지털 비트로 변환 및 출력하는 가변 주파수 카운터; 상기 가변 주파수 카운터에서 출력되는 디지털 비트를 아날로그 신호로 변환하여 제2 스테이지 듀티 증폭기 제어신호를 출력하는 디지털-아날로그 컨버터를 포함하는 것을 특징으로 하는 듀얼 피드백 루프를 포함한 하이브리드 듀티 사이클 보정회로.
  2. 제1항에 있어서,
    상기 아날로그 피드백 루프는 차지 펌프를 포함하는 것을 특징으로 하는 듀얼 피드백 루프를 포함한 하이브리드 듀티 사이클 보정회로.
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 및 제2 스테이지 듀티 증폭기는 2개의 캐스케이드 차동 증폭기로 구성되는 것을 특징으로 하는 듀얼 피드백 루프를 포함한 하이브리드 듀티 사이클 보정회로.
  5. 제1항에 있어서,
    상기 제2 스테이지 듀티 증폭기의 출력단에 설치되며, 상기 제2 스테이지 듀티 증폭기에서 출력되는 신호를 풀-스윙 출력으로 변환하는 레벨 컨버터를 더 포함하는 것을 특징으로 하는 듀얼 피드백 루프를 포함한 하이브리드 듀티 사이클 보정회로.
  6. 제2항에 있어서,
    상기 아날로그 피드백 루프는 아날로그 듀티 사이클 보정 고정구간 동안에 미리 설정된 듀티 사이클 클록을 얻기 위한 아날로그 차동 전압을 생성한 후, 상기 아날로그 차동 전압은 상기 디지털 피드백 블록에 의해 균등화되는 것을 특징으로 하는 듀얼 피드백 루프를 포함한 하이브리드 듀티 사이클 보정회로.
  7. 제1항에 있어서,
    상기 가변 주파수 카운터는 동작 주파수의 변화에 따라 제1 조정 모드와 제2 조정 모드로 작동되는 것을 특징으로 하는 듀얼 피드백 루프를 포함한 하이브리드 듀티 사이클 보정회로.
  8. 제7항에 있어서,
    상기 제1 조정 모드는 상기 제2 조정 모드에 비하여 상기 가변 주파수 카운터의 동작 주파수가 높은 것을 특징으로 하는 듀얼 피드백 루프를 포함한 하이브리드 듀티 사이클 보정회로.
  9. 제7항에 있어서,
    상기 가변 주파수 카운터는 상기 제1 조정 모드로 작동한 후, 상기 제1 조정 모드가 완료되면 상기 제2 조정 모드로 작동하는 것을 특징으로 하는 듀얼 피드백 루프를 포함한 하이브리드 듀티 사이클 보정회로.
  10. 제9항에 있어서,
    상기 가변 주파수 카운터는 상기 제1 조정 모드에서 상기 제1 스테이지 듀티 증폭기 제어신호를 입력 클록 주파수의 1/8에 해당하는 동작 주파수에 의해서 디지털 비트로 변환하며,
    상기 가변 주파수 카운터는 상기 제2 조정 모드에서는 상기 제1 조정 모드에서의 동작 주파수를 1/4로 분주한 동작 주파수를 이용하는 것을 특징으로 하는 듀얼 피드백 루프를 포함한 하이브리드 듀티 사이클 보정회로.
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