CN108055020A - 一种低抖动、快速锁定的cmos时钟占空比调整电路 - Google Patents

Abstract

本发明公开了一种低抖动、快速锁定的CMOS时钟占空比调整电路，该电路包括时钟接收电路、时钟沿组合器、积分器、延迟单元和启动电路；所述时钟接收电路与时钟沿组合器连接；所述时钟沿组合器分别与时钟接收电路、积分器、延迟单元和启动电路连接；所述积分器与时钟沿组合器和延迟单元连接；所述延迟单元与时钟沿组合器和积分器连接。本电路基于DLL的原理，只对时钟下降沿进行调制，通过对输入时钟信号边沿的检测从而通过反馈回路对输入时钟信号下降沿进行延迟控制，从而得到50％占空比的时钟输出信号。最突出的特点就是低抖动，快速锁定，从而大幅降低电路复杂度。

Description

一种低抖动、快速锁定的CMOS时钟占空比调整电路

技术领域

本发明涉及集成电路设计领域，具体是一种低抖动、快速锁定的CMOS时钟占空比调整电路，基于SMIC 0.18um CMOS工艺设计实现，主要应用于高速高精度的流水线ADC。

背景技术

无线通信技术和集成电路工艺的快速发展对ADC(模数转换器)的速度和精度提出了新的要求。流水线结构的ADC凭借其特有的优势在高速高精度领域受到广泛青睐。

流水线ADC是一个时控系统，其必须严格按照时序进行信号采样和模数转换。其中，时钟信号的上升沿控制着ADC的采样和偶数级的量化，下降沿控制信号的保持和奇数级的量化，50％占空比的时钟信号是系统获得最佳性能与稳定性的保障。

时钟电路的性能直接影响ADC的性能。若时钟接收电路的抖动较大，在输入信号低频时，对ADC信噪比(SNR)的影响可以忽略；但随着输入信号的频率增加，SNR将急剧下降。

当输入时钟电路的占空比偏离50％时，将影响ADC的采样或保持时间宽度，使采样电路和运算放大器的建立时间不够，从而影响ADC的SNR和SFDR(无杂散动态范围)性能。然而，传统ADC的时钟信号是由外部晶振产生，其占空比和精度均无法稳定地满足ADC的要求。

传统的基于压控振荡器的时钟脉冲宽度调整电路在功耗和性能上存在较大缺陷，基于延迟锁相环DLL技术的电路结构无抖动累加，受噪声影响较小，且具有更小的锁定时间，受到了众多研究者的关注。

因此，设计实现一种具有低抖动特性，且能够实现快速锁定的CMOS时钟占空比调整电路具有很大的应用前景。

发明内容

针对现有技术的不足，本发明拟解决的技术问题是，提供一种低抖动、快速锁定的CMOS时钟占空比调整电路。该电路主要对外部输入时钟信号进行占空比调整，输出占空比为50％的低抖动时钟信号。

本发明解决所述技术问题的技术方案是，提供一种低抖动、快速锁定的CMOS时钟占空比调整电路，其特征在于该电路包括时钟接收电路、时钟沿组合器、积分器、延迟单元和启动电路；所述时钟接收电路与时钟沿组合器连接；所述时钟沿组合器分别与时钟接收电路、积分器、延迟单元和启动电路连接；所述积分器与时钟沿组合器和延迟单元连接；所述延迟单元与时钟沿组合器和积分器连接。

与现有技术相比，本发明有益效果在于：

(1)该电路可对频率范围为50～500MHz，占空比范围为20％～80％的输入时钟信号进行占空比调整，电路在180ns内完成快速锁定。图3给出了50MHz-500MHz时钟输入时的占空比调整仿真结果。仿真结果表明，占空比输出为49.96％～50.06％，输出精度为50％±2％。

(2)该电路受工艺、温度、电压变化影响小，图4给出了200MHz时钟输入、不同工艺条件及温度下的占空比调节仿真结果，最差可以实现49.95％的占空比时钟输出；

(3)该电路结构简单，且仅对时钟下降沿进行调制，调整过程中保持调整前后上升沿对齐，极大地降低了时钟抖动及占空比误差。这样的设计有效的保证了整体ADC的动态性能，同时也降低了对外部时钟信号源抖动特性的要求。图5给出了在50MHz-500MHz时钟输入时，上升沿和下降沿rms(均方根)抖动仿真结果。仿真结果表明，上升沿的时钟抖动均小于36fs，下降沿的时钟抖动均小于2ps。

(4)该电路通过启动电路对时钟沿组合器初始工作状态进行设定，大大减少了电路的锁定时间，且基本不会产生功耗并占用很小的面积，同时保证了电路的正常工作。

(5)延迟单元引入了预充电正反馈缓冲器，增大了输出的边沿增益，加快了占空比调制整电路的响应速度，从而有助于实现快速锁定。

(6)该电路选取连续时间积分器作为时钟信号占空比检测电路，同时通过调整RC常数的值，对速度和精度进行折中。舍弃了传统的电荷泵结构，简化了电路结构。

(7)本电路是一个负反馈系统，实质上是对脉冲宽度调整，基于DLL的原理，只对时钟下降沿进行调制，通过对输入时钟信号边沿的检测从而通过反馈回路对输入时钟信号下降沿进行延迟控制，从而得到50％占空比的时钟输出信号。使用单边沿延迟控制的占空比调整方式，即时钟输出的下降沿是由压控延迟电路决定。最突出的特点就是低抖动，快速锁定，从而大幅降低电路复杂度。

附图说明

图1为本发明低抖动、快速锁定的CMOS时钟占空比调整电路一种实施例的整体结构框图；

图2为本发明低抖动、快速锁定的CMOS时钟占空比调整电路一种实施例的延迟单元结构框图；

图3为本发明低抖动、快速锁定的CMOS时钟占空比调整电路50MHz-500MHz时钟输入时的占空比调整仿真结果。

图4为本发明低抖动、快速锁定的CMOS时钟占空比调整电路200MHz时钟输入时，不同工艺条件及温度下的占空比调节仿真结果；

图5为本发明低抖动、快速锁定的CMOS时钟占空比调整电路50MHz-500MHz时钟输入时，上升沿和下降沿rms抖动仿真结果；

具体实施方式

下面给出本发明的具体实施例。具体实施例仅用于进一步详细说明本发明，不限制本申请权利要求的保护范围。

本发明提供了一种低抖动、快速锁定的CMOS时钟占空比调整电路(简称电路)，其特征在于该电路包括时钟接收电路1、时钟沿组合器2、积分器3、延迟单元4和启动电路5；所述时钟沿组合器2、积分器3和延迟单元4构成反馈回路；所述时钟接收电路1与时钟沿组合器2连接；所述时钟沿组合器2分别与时钟接收电路1、积分器3、延迟单元4和启动电路5连接；所述积分器3与时钟沿组合器2和延迟单元4连接；所述延迟单元4与时钟沿组合器2和积分器3连接；

所述时钟接收电路1接收外部输入的时钟信号，并实现时钟信号差分到单端的转换。可采用现有电路。

所述时钟沿组合器2由电荷泵、时钟上升沿检测器21和时钟下降沿检测器构成；所述电荷泵由晶体管M1、M2、M3和M4构成；时钟上升沿检测器和时钟下降沿检测器分别检测输入时钟信号的上升沿和下降沿，并产生触发时钟输出电平上拉或下拉的窄脉冲控制电压信号；窄脉冲控制电压信号控制电荷泵的充放电状态，从而得到输出时钟信号CLK_OUT；本实施例中时钟下降沿检测器包括第一时钟下降沿检测器22和第二时钟下降沿检测器23。

所述积分器3检测输出时钟信号CLK_OUT的直流信号，将其和电源电压的中间值(VDD/2)进行比较，得到输出时钟信号CLK_OUT与理想50％占空比时钟信号的差值，并将差值放大输入到延迟单元4。可采用现有积分器。

所述延迟单元4通过积分器3的输出产生控制电压来控制产生延迟的时间，进而调整输出信号的下降沿到来的时间，从而得到50％占空比的时钟输出信号。

为了避免电路出现无法正常锁定的情况，需要对电路的初始状态进行设定。同时，这样做也避免了环路锁定后输出与输入信号间延迟时间为多个周期的问题。电路开始工作时，启动电路5输出一定宽度的低电平窄脉冲信号对时钟沿组合器2初始工作状态进行设定。这样大大减少了电路的锁定时间，而且基本不会产生功耗并占用很小的面积。

时钟占空比调整电路具体的电路连接是：晶体管M1的栅极连接至第一时钟下降沿检测器22，源极连接至电源电压VDD，漏极连接至晶体管M2的漏极、晶体管M3的漏极和晶体管M4的漏极，并输出电压CLK_OUT；

晶体管M2的栅极连接至第二时钟下降沿检测器23，源极连接至电源电压VDD，漏极连接至晶体管M1的漏极、晶体管M3的漏极和晶体管M4的漏极，并输出电压CLK_OUT；

晶体管M3的栅极连接至启动电路5，源极连接至电源电压VDD，漏极连接至晶体管M1的漏极、晶体管M2的漏极和晶体管M4的漏极，并输出电压CLK_OUT；

晶体管M4的栅极连接至时钟上升沿检测器21，源极接地，漏极连接至晶体管M1的漏极、晶体管M2的漏极和晶体管M3的漏极，并输出电压CLK_OUT；

电压CLK_OUT连接至积分器3的电阻R，同时作为一个控制信号连接至延迟单元4；

积分器3输出电压V1，电压V1连接至延迟单元4；

延迟单元4输出电压V2，电压V2连接至第二时钟下降沿检测器23。

所述延迟单元4由晶体管M5～M17、反相器I1和反相器I2组成，包括抖动退化放大器、压控延迟电路、缓冲器和反相器I2；所述抖动退化放大器由晶体管M5和M6构成；所述压控延迟电路由晶体管M7～M11构成；所述缓冲器由晶体管M12～M17和反相器I1构成；

抖动退化放大器为带源级负反馈的共源级电路，以积分器3的输出电压V1作为输入电压，产生反馈控制电压Vc，Vc通过控制压控延迟电路中由晶体管M10和M11构成的电容的充放电速度产生延迟，从而调整占空比达到目标值。

延迟单元4具体的电路连接是：晶体管M5的栅极连接至积分器3输出电压V1，源极连接至电源电压VDD，漏极连接至晶体管M6的栅极、晶体管M6的漏极和晶体管M9的栅极；

晶体管M6的栅极与晶体管M6的漏极相连，并连接至晶体管M5的漏极和晶体管M9的栅极；晶体管M6的源极接地；

晶体管M7的栅极与晶体管M8的栅极相连，并连接至输出电压CLK_OUT；晶体管M7的源极连接至电源电压VDD；晶体管M7的漏极连接至晶体管M8的漏极、晶体管M10的栅极、M11的栅极、M14的栅极和M15的栅极；

晶体管M8的栅极与晶体管M7的栅极相连，并连接至输出电压CLK_OUT；晶体管M8的源极连接至晶体管M9的漏极；晶体管M7的漏极连接至晶体管M7的漏极、晶体管M10的栅极、M11的栅极、M14的栅极和M15的栅极；

晶体管M9的栅极连接至晶体管M6的栅极和漏极，源级接地，漏极连接至晶体管M8的源极；

晶体管M10的栅极连接至晶体管M7的漏极、M8的漏极、晶体管M11的栅极、M14的栅极和M15的栅极；晶体管M10的源极与晶体管M10的漏极相连，并接地；

晶体管M11的栅极连接至晶体管M7的漏极、M8的漏极、晶体管M10的栅极、M14的栅极和M15的栅极；晶体管M11的源极与晶体管M11的漏极相连，并接地；

晶体管M12的栅极接地，源级接电源电压VDD，漏极连接至晶体管M13的漏极和晶体管M14的源级；

晶体管M13的栅极连接至晶体管M17的栅极和反相器I1的输出端，源极接电源电压VDD，漏极连接至晶体管M12的漏极和晶体管M14的源极；

晶体管M14的栅极连接至晶体管M7的漏极、M8的漏极、晶体管M10的栅极、M11的栅极和M15的栅极，源极连接至晶体管M12的漏极和M13的漏极，漏极连接至晶体管M15的漏极和反相器I1的输入端；

晶体管M15的栅极连接至晶体管M7的漏极、M8的漏极、晶体管M10的栅极、M11的栅极和M14的栅极，源极连接至晶体管M16的漏极和M17的漏极，漏极连接至晶体管M14的漏极和反相器I1的输入端；

晶体管M16的栅极接电源电压VDD，源极连接至晶体管M17的源极并接地，漏极连接至晶体管M15的源极和晶体管M17的漏极；

晶体管M17的栅极连接至晶体管M13的栅极和反相器I1的输出端，源极连接至晶体管M16的源极并接地，漏极连接至晶体管M15的源极和晶体管M16的漏极；

反相器I1的输入端连接至晶体管M14的漏极和M15的漏极，输出端连接至晶体管M13的栅极、M17的栅极和反相器I2的输入端；

反相器I2的输入端连接至反相器I1的输出端、晶体管M13的栅极和M17的栅极，输出端输出反馈控制电压V2。

其中，积分器3输出电压V1的非理想纹波特性对输出时钟特性有直接影响，单级跨导抖动退化放大器局部引入负反馈，从而减小了输出控制电压Vc的纹波大小，从而提高了整体的占空比调制特性。

为了加快占空比调制整电路响应速度，提高边沿增益，在压控延迟电路后面引入了预充电正反馈缓冲器。晶体管M12和M16保持常通，为构成反相器的晶体管M14和M15源极提供预充电电压，晶体管M13和M17为正反馈连接方式，可以增大输出的边沿增益。

CMOS时钟占空比调整电路分为占空比旁路模式和占空比使能模式。当使能信号EN为0时，整体电路工作在占空比旁路模式，时钟接收电路1将外部的差分信号转换为单端信号，时钟沿组合器2分别检测输入信号的上升沿和下降沿，组合成最终的输出时钟CLK_OUT。当使能信号EN为1时，整体电路工作在占空比使能模式，积分器3和延迟单元4正常工作。

本发明低抖动、快速锁定的CMOS时钟占空比调整电路的工作原理和工作流程是：

(1)系统上电，时钟接收电路1接收外部输入的时钟信号，并实现时钟信号差分到单端的转换。

(2)时钟沿组合器2的时钟上升沿检测器和时钟下降沿检测器分别检测输入时钟信号的上升沿和下降沿，并产生触发时钟输出电平上拉或下拉的窄脉冲控制电压信号；窄脉冲控制电压信号控制电荷泵的充放电状态，从而得到输出时钟信号CLK_OUT；

(3)积分器3检测输出时钟信号CLK_OUT的直流信号，将其和电源电压的中间值(VDD/2)进行比较，得到输出时钟信号CLK_OUT与理想50％占空比时钟信号的差值，并将差值放大输入到延迟单元4。

(4)延迟单元4通过积分器3的输出产生控制电压来控制产生延迟的时间，进而调整输出信号的下降沿到来的时间，从而得到50％占空比的时钟输出信号。

本发明未述及之处适用于现有技术。

Claims (5)

1.一种低抖动、快速锁定的CMOS时钟占空比调整电路，其特征在于该电路包括时钟接收电路、时钟沿组合器、积分器、延迟单元和启动电路；所述时钟接收电路与时钟沿组合器连接；所述时钟沿组合器分别与时钟接收电路、积分器、延迟单元和启动电路连接；所述积分器与时钟沿组合器和延迟单元连接；所述延迟单元与时钟沿组合器和积分器连接。

2.根据权利要求1所述的低抖动、快速锁定的CMOS时钟占空比调整电路，其特征在于所述时钟沿组合器由电荷泵、时钟上升沿检测器、第一时钟下降沿检测器和第二时钟下降沿检测器构成；所述电荷泵由晶体管M1、M2、M3和M4构成。

3.根据权利要求2所述的低抖动、快速锁定的CMOS时钟占空比调整电路，其特征在于具体的电路连接是：晶体管M1的栅极连接至第一时钟下降沿检测器，源极连接至电源电压VDD，漏极连接至晶体管M2的漏极、晶体管M3的漏极和晶体管M4的漏极，并输出电压CLK_OUT；

晶体管M2的栅极连接至第二时钟下降沿检测器，源极连接至电源电压VDD，漏极连接至晶体管M1的漏极、晶体管M3的漏极和晶体管M4的漏极，并输出电压CLK_OUT；

晶体管M3的栅极连接至启动电路，源极连接至电源电压VDD，漏极连接至晶体管M1的漏极、晶体管M2的漏极和晶体管M4的漏极，并输出电压CLK_OUT；

晶体管M4的栅极连接至时钟上升沿检测器，源极接地，漏极连接至晶体管M1的漏极、晶体管M2的漏极和晶体管M3的漏极，并输出电压CLK_OUT；

电压CLK_OUT连接至积分器的电阻R，同时作为一个控制信号连接至延迟单元；

积分器输出电压V1，电压V1连接至延迟单元；

延迟单元输出电压V2，电压V2连接至第二时钟下降沿检测器。

4.根据权利要求1所述的低抖动、快速锁定的CMOS时钟占空比调整电路，其特征在于所述延迟单元由晶体管M5~M17、反相器I1和反相器I2组成。

5.根据权利要求4所述的低抖动、快速锁定的CMOS时钟占空比调整电路，其特征在于延迟单元具体的电路连接是：晶体管M5的栅极连接至积分器输出电压V1，源极连接至电源电压VDD，漏极连接至晶体管M6的栅极、晶体管M6的漏极和晶体管M9的栅极；

晶体管M6的栅极与晶体管M6的漏极相连，并连接至晶体管M5的漏极和晶体管M9的栅极；晶体管M6的源极接地；

晶体管M7的栅极与晶体管M8的栅极相连，并连接至输出电压CLK_OUT；晶体管M7的源极连接至电源电压VDD；晶体管M7的漏极连接至晶体管M8的漏极、晶体管M10的栅极、M11的栅极、M14的栅极和M15的栅极；

晶体管M8的栅极与晶体管M7的栅极相连，并连接至输出电压CLK_OUT；晶体管M8的源极连接至晶体管M9的漏极；晶体管M7的漏极连接至晶体管M7的漏极、晶体管M10的栅极、M11的栅极、M14的栅极和M15的栅极；

晶体管M9的栅极连接至晶体管M6的栅极和漏极，源级接地，漏极连接至晶体管M8的源极；

晶体管M10的栅极连接至晶体管M7的漏极、M8的漏极、晶体管M11的栅极、M14的栅极和M15的栅极；晶体管M10的源极与晶体管M10的漏极相连，并接地；

晶体管M11的栅极连接至晶体管M7的漏极、M8的漏极、晶体管M10的栅极、M14的栅极和M15的栅极；晶体管M11的源极与晶体管M11的漏极相连，并接地；

晶体管M12的栅极接地，源级接电源电压VDD，漏极连接至晶体管M13的漏极和晶体管M14的源级；

晶体管M13的栅极连接至晶体管M17的栅极和反相器I1的输出端，源极接电源电压VDD，漏极连接至晶体管M12的漏极和晶体管M14的源极；

晶体管M14的栅极连接至晶体管M7的漏极、M8的漏极、晶体管M10的栅极、M11的栅极和M15的栅极，源极连接至晶体管M12的漏极和M13的漏极，漏极连接至晶体管M15的漏极和反相器I1的输入端；

晶体管M15的栅极连接至晶体管M7的漏极、M8的漏极、晶体管M10的栅极、M11的栅极和M14的栅极，源极连接至晶体管M16的漏极和M17的漏极，漏极连接至晶体管M14的漏极和反相器I1的输入端；

晶体管M16的栅极接电源电压VDD，源极连接至晶体管M17的源极并接地，漏极连接至晶体管M15的源极和晶体管M17的漏极；

晶体管M17的栅极连接至晶体管M13的栅极和反相器I1的输出端，源极连接至晶体管M16的源极并接地，漏极连接至晶体管M15的源极和晶体管M16的漏极；

反相器I1的输入端连接至晶体管M14的漏极和M15的漏极，输出端连接至晶体管M13的栅极、M17的栅极和反相器I2的输入端；

反相器I2的输入端连接至反相器I1的输出端、晶体管M13的栅极和M17的栅极，输出端输出反馈控制电压V2。