CN114553207A - 一种低抖动接收器电路 - Google Patents

Abstract

本发明公开了一种低抖动接收器电路，包括第一比较器输入级、第一迟滞控制电路、第二比较器输入级、第二迟滞控制电路以及输出级电路；第一比较器输入级的输入端正向接入一对差分信号IN+和IN‑，第一比较器的输出端与第一迟滞控制电路的输入端连接，第一迟滞控制电路的输出端与输出级电路的输入端连接；第二比较器输入级的输入端反向接入差分信号IN+和IN‑，第二比较器的输出端与第二迟滞控制电路的输入端连接，第二迟滞控制电路的输出端与输出级电路的输入端连接。本发明能够使得第一比较器的正偏移阈值电压和第二比较器的负偏移阈值电压相互抵消，进而可以消除由于阈值电压偏移的占空比失真抖动，提高信号传输质量。

Description

一种低抖动接收器电路

技术领域

本发明属于电力电子技术领域，具体涉及一种低抖动接收器电路。

背景技术

由于差分输入比较器具有高数据传输速率、低噪声和低信号串扰等特点，被普遍用于信号接口电路，特别是用于信号接收器电路。接收器模块接收总线上的差分信号，并把差分信号转换为单端CMOS输出信号，其转换速率可达到几百兆赫兹。现有技术中接收器的比较器结构如图1所示，比较器的输入端采用NMOS（N-Metal-Oxide-Semiconductor，N型金属-氧化物-半导体）差分对和POMS（P-Metal-Oxide-Semiconductor，P型金属-氧化物-半导体）差分对并用的共源共栅结构，以适用于总线上较宽的共模电压输入范围。然而，现有接收器的结构仍存在以下缺陷：

一是由于接收器的比较器的差分输入阈值电压无法达到理想化状态，导致容易发生阈值电压偏移，进而因阈值电压偏移引起输出信号占空比的失真抖动；二是由于差分信号上升沿和下降沿速度的不对称性，导致输出信号占空比的失真抖动。

发明内容

在本发明的目的是提供一种低抖动接收器电路，用于解决现有技术中存在的的至少一个技术问题。

为了实现上述目的，本发明采用以下技术方案：

本发明提供一种低抖动接收器电路，包括第一比较器输入级、第一迟滞控制电路、第二比较器输入级、第二迟滞控制电路以及输出级电路；

所述第一比较器输入级的输入端正向接入一对差分信号IN+和IN-，所述第一比较器的输出端与所述第一迟滞控制电路的输入端连接，所述第一迟滞控制电路的输出端与所述输出级电路的输入端连接；

所述第二比较器输入级的输入端反向接入所述差分信号IN+和IN-，所述第二比较器的输出端与所述第二迟滞控制电路的输入端连接，所述第二迟滞控制电路的输出端与所述输出级电路的输入端连接，所述输出级电路的输出端用于输出COMS信号。

在一种可能的设计中，还包括边沿调整电路，所述边沿调整电路的输入端分别与所述第一迟滞控制电路的输出端和所述第二迟滞控制电路的输出端连接，所述边沿调整电路的输出端与所述输出级电路的输入端连接。

在一种可能的设计中，所述第一比较器输入级包括第一偏置电流源IBIAS1、第二偏置电流源IBIAS2、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、第九NMOS管MN9、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8和第九PMOS管MP9；

所述第一NMOS管MN1的源端和衬底以及所述第二NMOS管MN2的源端和衬底均分别与所述第一偏置电流源IBIAS1的第一端连接，所述第一NMOS管MN1的栅极接输入信号IN-，所述第一NMOS管MN1的漏端分别与所述第七PMOS管MP7的漏端和所述第五PMOS管MP5的漏端连接，所述第二PMOS管MP2的栅极接输入信号IN+，所述第二PMOS管MP2的漏端分别与所述第八PMOS管MP8的漏端和所述第九PMOS管MP9的漏端连接，所述第一偏置电流源IBIAS1的第二端接地；

所述第一PMOS管MP1的栅极接输入信号IN-，所述第一PMOS管MP1的源端和衬底接入所述第二偏置电流源IBIAS2的第一端，所述第一PMOS管MP1的漏端分别与所述第八NMOS管MN8的源端和所述第九NMOS管MN9的漏端连接，所述第二PMOS管MP2的栅极接输入信号IN+，所述第二PMOS管MP2的源端和衬底接入所述第二偏置电流源IBIAS2的第一端，所述第二PMOS管MP2的漏端分别与所述第七NMOS管MN7的漏端和所述第六NMOS管MN6的源端连接，所述第二偏置电流源IBIAS2的第二端接地；

所述第三PMOS管MP3的源端和衬底接入电源VDD，所述第三PMOS管MP3的栅极和漏端分别与所述第三NMOS管MN3的漏端连接，第三NMOS管MN3的衬底接地，所述第三NMOS管MN3的源端与所述第四NMOS管MN4的漏端连接，所述第三NMOS管MN3的栅极分别与所述第六NMOS管MN6的栅极和所述第八NMOS管MN8的栅极连接，所述第四NMOS管MN4的源端和衬底接地，所述第四NMOS管MN4的栅极分别与所述第七NMOS管MN7的栅极和所述第九NMOS管MN9的栅极连接；

所述第四PMOS管MP4的源端和衬底接入电源VDD，所述第四PMOS管MP4的栅极分别与所述第五PMOS管MP5和所述第八PMOS管MP8的栅极连接，所述第四PMOS管MP4的漏端与第六PMOS管MP6的漏端连接，所述第五PMOS管MP5的源端和衬底接入电源VDD，所述第五PMOS管MP5的漏端与所述第七PMOS管MP7的漏端连接，所述第六PMOS管MP6的漏端分别与所述第五NMOS管MN5的栅极和漏端连接，所述第六PMOS管MP6的栅极分别与所述第七PMOS管MP7的栅极和所述第九PMOS管MP9的栅极连接，所述第七PMOS管MP7的衬底接地，所述第七PMOS管MP7的漏端还与所述第八PMOS管MP8的栅极连接，所述第七PMOS管MP7的栅极还与所述第九PMOS管MP9的栅极连接；

所述第六NMOS管MN6的衬底接地，所述第六NMOS管MN6的漏端分别与所述第七NMOS管MN7的漏端和所述第八PMOS管MP8的栅极连接，所述第六NMOS管MN6的栅极与所述第八NMOS管MN8的栅极连接，所述第七NMOS管MN7的源端和衬底接地；

所述第八PMOS管MP8的源端和衬底接入电源VDD，所述第八PMOS管MP8的漏端分别与所述第九PMOS管MP9的源端和所述第一比较器输入级的输出端连接，所述第九PMOS管MP9的衬底接入电源VDD，所述第九PMOS管MP9的漏端与所述第八NMOS管MN8的漏端连接；

所述第八NMOS管MN8的衬底接地，所述第八NMOS管MN8的源端分别与所述第九NMOS管MN9的漏端和所述第一比较器输入级的输出端连接，所述第九NMOS管MN9的源端和衬底接地。

在一种可能的设计中，所述第一迟滞控制电路包括第十NMOS管MN10、第十PMOS管MP10、第二十一NMOS管MN21和第二十一PMOS管MP21；

所述第十NMOS管MN10的衬底接地，所述第十NMOS管MN10的源端接入电源VDD，所述第十NMOS管MN10的栅极与所述第一比较器输入级的输出端连接；

所述第十PMOS管MP10的衬底接入电源VDD，所述第十PMOS管MP10的源端接地，所述第十PMOS管MP10的栅极与所述第一比较器输入级的输出端连接；

所述第二十一NMOS管MN21的源端和衬底接地，所述第二十一NMOS管MN21的栅极与所述第一比较器输入级的输出端连接；

所述第二十一PMOS管MP21的源端和衬底接入电源VDD，所述第二十一PMOS管MP21的栅极与所述第一比较器输入级的输出端连接，所述第二十一PMOS管MP21的漏端与所述第二十一NMOS管MN21的漏端连接。

在一种可能的设计中，所述第二比较器输入级包括第三偏置电流源IBIAS3、第四偏置电流源IBIAS4、第十一NMOS管MN11、第十二NMOS管MN12、第十三NMOS管MN13、第十四NMOS管MN14、第十五NMOS管MN15、第十六NMOS管MN16、第十七NMOS管MN17、第十八NMOS管MN18、第十九NMOS管MN19、第十一PMOS管MP11、第十二PMOS管MP12、第十三PMOS管MP13、第十四PMOS管MP14、第十五PMOS管MP15、第十六PMOS管MP16、第十七PMOS管MP17、第十八PMOS管MP18和第十九PMOS管MP19；

所述第三偏置电流源IBIAS3的第一端分别与所述第十一NMOS管MN11的源端和衬底以及所述第十二NMOS管MN12的源端和衬底连接，所述第三偏置电流源IBIAS3的第二端接地；

所述第十一NMOS管MN11的栅极接输入信号IN-，所述第十二NMOS管MN12的栅极接输入信号IN+，所述第四偏置电流源IBIAS4的第一端分别与所述第十一PMOS管MP11的源端和衬底以及所述第十二PMOS管MP12的源端和衬底连接，所述第四偏置电流源IBIAS4的第二端接入电源VDD；

所述第十一PMOS管MP11的栅极接输入信号IN-，所述第十二PMOS管MP12的栅极接输入信号IN+，所述第十三PMOS管MP13的源端和衬底接入电源VDD，所述第十三NMOS管MN13的漏端分别与所述第十三PMOS管MP13的栅极和漏端连接，所述第十三NMOS管MN13的衬底接地；

所述第十四NMOS管MN14的源端和衬底接地，所述第十四NMOS管MN14的漏端与所述第十三NMOS管MN13的漏端连接，所述第十五NMOS管MN15的源端和衬底接地，所述第十六PMOS管MP16的漏端分别与所述第十五NMOS管MN15的栅极和漏端连接，所述第十六PMOS管MP16的衬底接入电源VDD；

所述第十四PMOS管MP14的源端和衬底接入电源VDD，所述第十四PMOS管MP14的漏端与所述第十六PMOS管MP16的漏端连接，所述第十五PMOS管MP15的源端和衬底接入电源VDD，所述第十七PMOS管MP17的漏端分别与所述第十五PMOS管MP15的漏端和所述第十一NMOS管MN11的漏端连接，所述第十七PMOS管MP17的衬底接入电源VDD；

所述第十六NMOS管MN16的衬底接地，所述第十七NMOS管MN17的漏端分别与第十六NMOS管MN16的漏端和所述第十二PMOS管MP12的漏端连接，所述第十七NMOS管MN17的源端和衬底接地，所述第十九NMOS管MN19的源端和衬底接地；

所述第十八NMOS管MN18的衬底接地，所述第十八NMOS管MN18的栅极分别与所述第十三NMOS管MN13的栅极和所述第十六NMOS管MN16的栅极连接，所述第十八NMOS管MN18的源端分别与所述第十九NMOS管MN19的漏端、所述第十一PMOS管MP11的漏端和所述第二迟滞控制电路的输入端连接，所述第十八NMOS管MN18的源端与所述第二比较器输入级的输出端连接；

所述第十八PMOS管MP18的源端和衬底接入电源VDD，所述第十八PMOS管MP18的栅极分别与所述第十四NMOS管MN14的栅极、所述第十七NMOS管MN17的栅极、所述第十九NMOS管MN19的栅极、所述第十六NMOS管MN16的漏端、所述第十七PMOS管MP17的漏端、所述第十四PMOS管MP14的栅极以及所述第十五PMOS管MP15的栅极连接；

所述第十九PMOS管MP19的衬底接入电源VDD，所述第十九PMOS管MP1的栅极分别与所述第十六PMOS管MP16的栅极和所述第十七PMOS管MP17的栅极连接，所述第十九PMOS管MP1的源端分别与所述第十八PMOS管MP18的漏端、所述第十二NMOS管MN12的漏端以及所述第二迟滞控制电路的输入端连接，所述第十九PMOS管MP1的漏端与所述第二比较器输入级的输出端连接。

在一种可能的设计中，所述第二迟滞控制电路包括第二十NMOS管MN20、第二十PMOS管MP20、第二十二NMOS管MN22和第二十二PMOS管MP22；

所述第二十NMOS管MN20的衬底接地，所述第二十NMOS管MN20的源端接入电源VDD，所述第二十NMOS管MN20的栅极与所述第二比较器输入级的输出端连接；

所述第二十PMOS管MP20的衬底接入电源VDD，所述第二十PMOS管MP20的源端接地，所述第二十PMOS管MP20的栅极与所述第二比较器输入级的输出端连接；

所述第二十二NMOS管MN22的源端和衬底接地，所述第二十二NMOS管MN22的栅极与所述第二比较器输入级的输出端连接；

所述第二十二PMOS管MP22的源端和衬底接入电源VDD，所述第二十二PMOS管MP22的栅极与所述第二比较器输入级的输出端连接，所述第二十二PMOS管MP22的漏端与所述第二十二NMOS管MN22的漏端连接。

在一种可能的设计中，所述边沿调整电路包括第二十三NMOS管MN23、第二十四NMOS管MN24、第二十五NMOS管MN25、第二十六NMOS管MN26、第二十七NMOS管MN27、第二十八NMOS管MN28、第二十三PMOS管MP23、第二十四PMOS管MP24、第二十五PMOS管MP25、第二十六PMOS管MP26、第二十七PMOS管MP27和第二十八PMOS管MP28；

所述第二十三NMOS管MN23的源端和衬底接地，所述第二十三NMOS管MN23的栅极与所述第一迟滞控制电路的输出端连接；所述第二十三PMOS管MP23的源端和衬底接入电源VDD，所述第二十三PMOS管MP23的栅极与所述第一迟滞控制电路的输出端连接，所述第二十四NMOS管MN24的源端和衬底接地，所述第二十四PMOS管MP24的源端和衬底接入电源VDD,所述第二十五NMOS管MN25的源端和衬底接地,所述第二十五PMOS管MP25的源端和衬底接入电源VDD，所述第二十五PMOS管MP25的漏端与所述第二十五NMOS管MN25的漏端连接，作为所述边沿调整电路的第一输出端；

所述第二十六NMOS管MN26的源端和衬底接地，所述第二十六NMOS管MN26的栅极与所述第二迟滞控制电路的输出端连接，所述第二十六PMOS管MP26的源端和衬底接入电源VDD，所述第二十六PMOS管MP26的栅极与所述第二迟滞控制电路的输出端连接，所述第二十七NMOS管MN27的源端和衬底接地，所述第二十七PMOS管MP27的源端和衬底接入电源VDD，第二十七PMOS管MP27的漏端分别与所述第二十七NMOS管MN27的漏端、所述第二十三NMOS管MN23的漏端、所述第二十三PMOS管MP23的漏端、所述第二十四NMOS管MN24的栅极、所述第二十五NMOS管MN25的栅极、所述第二十四PMOS管MP24的栅极以及所述第二十五PMOS管MP25的栅极连接；

所述第二十八NMOS管MN28的源端和衬底接地，所述第二十八PMOS管MP28的源端和衬底接入电源VDD，所述第二十八PMOS管MP28的栅极分别与所述第二十八NMOS管MN28的栅极、所述第二十七NMOS管MN27的栅极、所述第二十七PMOS管MP27的栅极、所述第二十六NMOS管MN26的漏端、所述第二十六PMOS管MP26的漏端、所述第二十四NMOS管MN24的漏端以及所述第二十四PMOS管MP24的漏端连接，所述第二十八PMOS管MP28的漏端与所述第二十八NMOS管MN28的漏端连接并作为边沿调整电路的第二输出端。

在一种可能的设计中，所述输出级电路的正向输入端与所述边沿调整电路的所述第一输出端连接，所述输出级电路的反向输入端与所述边沿调整电路的所述第二输出端连接。

有益效果：

本发明通过设置相互对称的第一比较器和第二比较器，并通过第一比较器和第二比较器分别从正向和方向接收一对差分信号IN+和IN-，从而可以使得第一比较器的正偏移阈值电压和第二比较器的负偏移阈值电压相互抵消，进而可以消除由于阈值电压偏移的占空比失真抖动，提高信号传输质量。此外，本发明通过设置边沿调整电路来处理第一比较器和第二比较器的上升沿和下降沿信号，从而消除上升沿和下降沿速度的不对称引起的占空比失真抖动，进一步提高信号传输质量。

附图说明

图1为本实施例中现有技术接收器电路；

图2为本实施例中低抖动接收器电路的结构示意图；

图3为本实施例中低抖动接收器电路的具体结构示意图；

图4为本实施例中接收器阈值电平偏移引起的抖动示意图；

图5为本实施例中接收器上升沿和下降沿速度不对称引起的抖动示意图。

具体实施方式

为使本说明书实施例的目的、技术方案和优点更加清楚，下面将结合本说明书实施例中的附图，对本说明书实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本说明书一部分实施例，而不是全部的实施例。基于本说明书中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

实施例

为了解决现有技术中存在由于接收器的比较器的差分输入阈值电压无法达到理想化状态，导致容易发生阈值电压偏移，进而因阈值电压偏移引起输出信号占空比的失真抖动的技术问题，本申请实施例提供了一种低抖动接收器电路，该电路通过设置相互对称的第一比较器和第二比较器，并通过第一比较器和第二比较器分别从正向和方向接收一对差分信号IN+和IN-，从而可以使得第一比较器的正偏移阈值电压和第二比较器的负偏移阈值电压相互抵消，进而可以消除由于阈值电压偏移的占空比失真抖动，提高信号传输质量。

如图2-5所示，本发明提供一种低抖动接收器电路，包括第一比较器输入级、第一迟滞控制电路、第二比较器输入级、第二迟滞控制电路以及输出级电路；

所述第一比较器输入级的输入端正向接入一对差分信号IN+和IN-，所述第一比较器的输出端与所述第一迟滞控制电路的输入端连接，所述第一迟滞控制电路的输出端与所述输出级电路的输入端连接；

具体的，所述第一比较器输入的正向输入端接入差分信号IN+，所述第一比较器输入的反向输入端接入差分信号IN-，所述第一比较器的输入阈值电压为VTH2；所述第一迟滞控制电路用于接收所述第一比较器输入级的信号，并对该信号进行锁定，防止所述差分信号IN+和IN-在所述阈值电压VTH2附近时发生信号抖动。

所述第二比较器输入级的输入端反向接入所述差分信号IN+和IN-，所述第二比较器的输出端与所述第二迟滞控制电路的输入端连接，所述第二迟滞控制电路的输出端与所述输出级电路的输入端连接，所述输出级电路的输出端用于输出COMS信号。

具体的，所述第二比较器输入级的正向输入端接入差分信号IN-，所述第二比较器输入级的反向输入端接入差分信号IN+，所述第二比较器的输入阈值电压-VTH2；所述第二迟滞控制电路用于接收所述第二比较器输入级的信号，并对该信号进行锁定，防止所述差分信号IN-和IN+在输入阈值电压-VTH2附近时发生信号抖动。

基于上述公开的内容，本实施例通过设置相互对称的第一比较器和第二比较器，并通过第一比较器和第二比较器分别从正向和方向接收一对差分信号IN+和IN-，从而可以使得第一比较器的正偏移阈值电压和第二比较器的负偏移阈值电压相互抵消，进而可以消除由于阈值电压偏移的占空比失真抖动，提高信号传输质量。

为了进一步解决由于差分信号上升沿和下降沿速度的不对称性，导致输出信号占空比的失真抖动的技术问题，提高信号传输质量。在本实施例中一种具体的实施方式中，还包括边沿调整电路，所述边沿调整电路的输入端分别与所述第一迟滞控制电路的输出端和所述第二迟滞控制电路的输出端连接，所述边沿调整电路的输出端与所述输出级电路的输入端连接。

基于上述公开的内容，本实施例通过设置边沿调整电路来处理第一比较器和第二比较器的上升沿和下降沿信号，从而消除上升沿和下降沿速度的不对称引起的占空比失真抖动，进一步提高信号传输质量。

在一种具体的实施方式中，所述第一比较器输入级包括第一偏置电流源IBIAS1、第二偏置电流源IBIAS2、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、第九NMOS管MN9、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第九PMOS管MP9；

所述第一NMOS管MN1的源端和衬底以及所述第二NMOS管MN2的源端和衬底均分别与所述第一偏置电流源IBIAS1的第一端连接，所述第一NMOS管MN1的栅极接输入信号IN-，所述第一NMOS管MN1的漏端分别与所述第七PMOS管MP7的漏端和所述第五PMOS管MP5的漏端连接，所述第二PMOS管MP2的栅极接输入信号IN+，所述第二PMOS管MP2的漏端分别与所述第八PMOS管MP8的漏端和所述第九PMOS管MP9的漏端连接，所述第一偏置电流源IBIAS1的第二端接地；

所述第一PMOS管MP1的栅极接输入信号IN-，所述第一PMOS管MP1的源端和衬底接入所述第二偏置电流源IBIAS2的第一端，所述第一PMOS管MP1的漏端分别与所述第八NMOS管MN8的源端和所述第九NMOS管MN9的漏端连接，所述第二PMOS管MP2的栅极接输入信号IN+，所述第二PMOS管MP2的源端和衬底接入所述第二偏置电流源IBIAS2的第一端，所述第二PMOS管MP2的漏端分别与所述第七NMOS管MN7的漏端和所述第六NMOS管MN6的源端连接，所述第二偏置电流源IBIAS2的第二端接地；

所述第三PMOS管MP3的源端和衬底接入电源VDD，所述第三PMOS管MP3的栅极和漏端分别与所述第三NMOS管MN3的漏端连接，第三NMOS管MN3的衬底接地，所述第三NMOS管MN3的源端与所述第四NMOS管MN4的漏端连接，所述第三NMOS管MN3的栅极分别与所述第六NMOS管MN6的栅极和所述第八NMOS管MN8的栅极连接，所述第四NMOS管MN4的源端和衬底接地，所述第四NMOS管MN4的栅极分别与所述第七NMOS管MN7的栅极和所述第九NMOS管MN9的栅极连接；

所述第四PMOS管MP4的源端和衬底接入电源VDD，所述第四PMOS管MP4的栅极分别与所述第五PMOS管MP5和所述第八PMOS管MP8的栅极连接，所述第四PMOS管MP4的漏端与第六PMOS管MP6的漏端连接，所述第五PMOS管MP5的源端和衬底接入电源VDD，所述第五PMOS管MP5的漏端与所述第七PMOS管MP7的漏端连接，所述第六PMOS管MP6的漏端分别与所述第五NMOS管MN5的栅极和漏端连接，所述第六PMOS管MP6的栅极分别与所述第七PMOS管MP7的栅极和所述第九PMOS管MP9的栅极连接，所述第七PMOS管MP7的衬底接地，所述第七PMOS管MP7的漏端还与所述第八PMOS管MP8的栅极连接，所述第七PMOS管MP7的栅极还与所述第九PMOS管MP9的栅极连接；

所述第六NMOS管MN6的衬底接地，所述第六NMOS管MN6的漏端分别与所述第七NMOS管MN7的漏端和所述第八PMOS管MP8的栅极连接，所述第六NMOS管MN6的栅极与所述第八NMOS管MN8的栅极连接，所述第七NMOS管MN7的源端和衬底接地；

所述第八PMOS管MP8的源端和衬底接入电源VDD，所述第八PMOS管MP8的漏端分别与所述第九PMOS管MP9的源端和所述第一比较器输入级的输出端连接，所述第九PMOS管MP9的衬底接入电源VDD，所述第九PMOS管MP9的漏端与所述第八NMOS管MN8的漏端连接；

所述第八NMOS管MN8的衬底接地，所述第八NMOS管MN8的源端分别与所述第九NMOS管MN9的漏端和所述第一比较器输入级的输出端连接，所述第九NMOS管MN9的源端和衬底接地。

在一种具体的实施方式中，所述第一迟滞控制电路包括第十NMOS管MN10、第十PMOS管MP10、第二十一NMOS管MN21和第二十一PMOS管MP21；

所述第十NMOS管MN10的衬底接地，所述第十NMOS管MN10的源端接入电源VDD，所述第十NMOS管MN10的栅极与所述第一比较器输入级的输出端连接；

所述第十PMOS管MP10的衬底接入电源VDD，所述第十PMOS管MP10的源端接地，所述第十PMOS管MP10的栅极与所述第一比较器输入级的输出端连接；

所述第二十一NMOS管MN21的源端和衬底接地，所述第二十一NMOS管MN21的栅极与所述第一比较器输入级的输出端连接；

所述第二十一PMOS管MP21的源端和衬底接入电源VDD，所述第二十一PMOS管MP21的栅极与所述第一比较器输入级的输出端连接，所述第二十一PMOS管MP21的漏端与所述第二十一NMOS管MN21的漏端连接。

在一种具体的实施方式中，所述第二比较器输入级包括第三偏置电流源IBIAS3、第四偏置电流源IBIAS4、第十一NMOS管MN11、第十二NMOS管MN12、第十三NMOS管MN13、第十四NMOS管MN14、第十五NMOS管MN15、第十六NMOS管MN16、第十七NMOS管MN17、第十八NMOS管MN18、第十九NMOS管MN19、第十一PMOS管MP11、第十二PMOS管MP12、第十三PMOS管MP13、第十四PMOS管MP14、第十五PMOS管MP15、第十六PMOS管MP16、第十七PMOS管MP17、第十八PMOS管MP18和第十九PMOS管MP19；

所述第三偏置电流源IBIAS3的第一端分别与所述第十一NMOS管MN11的源端和衬底以及所述第十二NMOS管MN12的源端和衬底连接，所述第三偏置电流源IBIAS3的第二端接地；

所述第十一NMOS管MN11的栅极接输入信号IN-，所述第十二NMOS管MN12的栅极接输入信号IN+，所述第四偏置电流源IBIAS4的第一端分别与所述第十一PMOS管MP11的源端和衬底以及所述第十二PMOS管MP12的源端和衬底连接，所述第四偏置电流源IBIAS4的第二端接入电源VDD；

所述第十一PMOS管MP11的栅极接输入信号IN-，所述第十二PMOS管MP12的栅极接输入信号IN+，所述第十三PMOS管MP13的源端和衬底接入电源VDD，所述第十三NMOS管MN13的漏端分别与所述第十三PMOS管MP13的栅极和漏端连接，所述第十三NMOS管MN13的衬底接地；

所述第十四NMOS管MN14的源端和衬底接地，所述第十四NMOS管MN14的漏端与所述第十三NMOS管MN13的漏端连接，所述第十五NMOS管MN15的源端和衬底接地，所述第十六PMOS管MP16的漏端分别与所述第十五NMOS管MN15的栅极和漏端连接，所述第十六PMOS管MP16的衬底接入电源VDD；

所述第十四PMOS管MP14的源端和衬底接入电源VDD，所述第十四PMOS管MP14的漏端与所述第十六PMOS管MP16的漏端连接，所述第十五PMOS管MP15的源端和衬底接入电源VDD，所述第十七PMOS管MP17的漏端分别与所述第十五PMOS管MP15的漏端和所述第十一NMOS管MN11的漏端连接，所述第十七PMOS管MP17的衬底接入电源VDD；

所述第十六NMOS管MN16的衬底接地，所述第十七NMOS管MN17的漏端分别与第十六NMOS管MN16的漏端和所述第十二PMOS管MP12的漏端连接，所述第十七NMOS管MN17的源端和衬底接地，所述第十九NMOS管MN19的源端和衬底接地；

所述第十八NMOS管MN18的衬底接地，所述第十八NMOS管MN18的栅极分别与所述第十三NMOS管MN13的栅极和所述第十六NMOS管MN16的栅极连接，所述第十八NMOS管MN18的源端分别与所述第十九NMOS管MN19的漏端、所述第十一PMOS管MP11的漏端和所述第二迟滞控制电路的输入端连接，所述第十八NMOS管MN18的源端与所述第二比较器输入级的输出端连接；

所述第十八PMOS管MP18的源端和衬底接入电源VDD，所述第十八PMOS管MP18的栅极分别与所述第十四NMOS管MN14的栅极、所述第十七NMOS管MN17的栅极、所述第十九NMOS管MN19的栅极、所述第十六NMOS管MN16的漏端、所述第十七PMOS管MP17的漏端、所述第十四PMOS管MP14的栅极以及所述第十五PMOS管MP15的栅极连接；

所述第十九PMOS管MP19的衬底接入电源VDD，所述第十九PMOS管MP1的栅极分别与所述第十六PMOS管MP16的栅极和所述第十七PMOS管MP17的栅极连接，所述第十九PMOS管MP1的源端分别与所述第十八PMOS管MP18的漏端、所述第十二NMOS管MN12的漏端以及所述第二迟滞控制电路的输入端连接，所述第十九PMOS管MP1的漏端与所述第二比较器输入级的输出端连接。

在一种具体的实施方式中，所述第二迟滞控制电路包括第二十NMOS管MN20、第二十PMOS管MP20、第二十二NMOS管MN22和第二十二PMOS管MP22；

所述第二十NMOS管MN20的衬底接地，所述第二十NMOS管MN20的源端接入电源VDD，所述第二十NMOS管MN20的栅极与所述第二比较器输入级的输出端连接；

所述第二十PMOS管MP20的衬底接入电源VDD，所述第二十PMOS管MP20的源端接地，所述第二十PMOS管MP20的栅极与所述第二比较器输入级的输出端连接；

所述第二十二NMOS管MN22的源端和衬底接地，所述第二十二NMOS管MN22的栅极与所述第二比较器输入级的输出端连接；

所述第二十二PMOS管MP22的源端和衬底接入电源VDD，所述第二十二PMOS管MP22的栅极与所述第二比较器输入级的输出端连接，所述第二十二PMOS管MP22的漏端与所述第二十二NMOS管MN22的漏端连接。

在一种可能的设计中，所述边沿调整电路包括第二十三NMOS管MN23、第二十四NMOS管MN24、第二十五NMOS管MN25、第二十六NMOS管MN26、第二十七NMOS管MN27、第二十八NMOS管MN28、第二十三PMOS管MP23、第二十四PMOS管MP24、第二十五PMOS管MP25、第二十六PMOS管MP26、第二十七PMOS管MP27和第二十八PMOS管MP28；

所述第二十三NMOS管MN23的源端和衬底接地，所述第二十三NMOS管MN23的栅极与所述第一迟滞控制电路的输出端连接；所述第二十三PMOS管MP23的源端和衬底接入电源VDD，所述第二十三PMOS管MP23的栅极与所述第一迟滞控制电路的输出端连接，所述第二十四NMOS管MN24的源端和衬底接地，所述第二十四PMOS管MP24的源端和衬底接入电源VDD,所述第二十五NMOS管MN25的源端和衬底接地,所述第二十五PMOS管MP25的源端和衬底接入电源VDD，所述第二十五PMOS管MP25的漏端与所述第二十五NMOS管MN25的漏端连接，作为所述边沿调整电路的第一输出端；

所述第二十六NMOS管MN26的源端和衬底接地，所述第二十六NMOS管MN26的栅极与所述第二迟滞控制电路的输出端连接，所述第二十六PMOS管MP26的源端和衬底接入电源VDD，所述第二十六PMOS管MP26的栅极与所述第二迟滞控制电路的输出端连接，所述第二十七NMOS管MN27的源端和衬底接地，所述第二十七PMOS管MP27的源端和衬底接入电源VDD，第二十七PMOS管MP27的漏端分别与所述第二十七NMOS管MN27的漏端、所述第二十三NMOS管MN23的漏端、所述第二十三PMOS管MP23的漏端、所述第二十四NMOS管MN24的栅极、所述第二十五NMOS管MN25的栅极、所述第二十四PMOS管MP24的栅极以及所述第二十五PMOS管MP25的栅极连接；

所述第二十八NMOS管MN28的源端和衬底接地，所述第二十八PMOS管MP28的源端和衬底接入电源VDD，所述第二十八PMOS管MP28的栅极分别与所述第二十八NMOS管MN28的栅极、所述第二十七NMOS管MN27的栅极、所述第二十七PMOS管MP27的栅极、所述第二十六NMOS管MN26的漏端、所述第二十六PMOS管MP26的漏端、所述第二十四NMOS管MN24的漏端以及所述第二十四PMOS管MP24的漏端连接，所述第二十八PMOS管MP28的漏端与所述第二十八NMOS管MN28的漏端连接并作为边沿调整电路的第二输出端。

在一种具体的实施方式中，所述输出级电路的正向输入端与所述边沿调整电路的所述第一输出端连接，所述输出级电路的反向输入端与所述边沿调整电路的所述第二输出端连接。

为了更好地理解本实施例中的低抖动接收器电路，以下对该电路的工作原理进行具体说明：

首先需要说明的是，引起占空比失真抖动的其中一个原因是接收器输入阈值电压的偏移。接收器的输入信号的理想化状态是占空比为50%，但接收器输入阈值电压往往会发生偏移，从而偏离其理想水平，此时接收器的输出将是具有占空比失真抖动作为数据信号边沿转换压摆率的函数。如图4所示，图中示出的虚线波形显示了接收器的理想输出，准确的阈值电平将带来理想的50%占空比的输出信号；图中示出的实线显示了由于接收器阈值电压的正向偏移而导致的接收器波形失真抖动输出。随着阈值电压的正向偏移，接收器的输出信号将具有小于50%的占空比，如果阈值电压发生负向偏移，则接收器的输出信号将具有大于50%的占空比。

然后，本实施例通过设置相互对称的第一比较器和第二比较器，将第一比较器的正向输入端接入差分信号IN+，反向输入端接入差分信号IN-，并将第二比较器的正向输入端接入差分信号IN-，反向输入端接入差分信号IN+,即将第一比较器和正向输入端和第二比较器的反向输入端连接，将第一比较器的反向输入端和第二比较器的正向输入端连接。此时，第一比较器的阈值电压为正偏移VTH2，第二比较器的阈值电压为负偏移-VTH2，第一比较器的正偏移阈值电压和第二比较器的负偏移阈值电压将相互抵消，从而消除由于阈值电压偏移引起的占空比失真抖动，提高信号传输质量。

此外，占空比比失真抖动的另一个原因是上升沿和下降沿速度的不对称。如图5所示，对于重复的1-0-1-0信号模式，相对于上升沿的较慢下降沿速度将导致大于50%的占空比，相对于下降沿的较慢上升沿速度将导致小于50%的占空比。即图中的tPHL（High to LowDelay Time 高电平到低电平延时）和tpLH（Low to High Delay Time 低电平到高电平延时）的不对称，会引起占空比失真抖动。

在本实施例中，对于一个输入信号边沿，如果第一比较器是处于信号的上升沿，则第二个比较器处于信号的下降沿。通过边沿调整电路处理两个比较器的上升沿和下降沿信号，可以消除上升沿和下降沿速度的不对称引起的占空比失真抖动，进一步提高信号传输质量。

最后应说明的是：以上所述仅为本发明的优选实施例而已，并不用于限制本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种低抖动接收器电路，其特征在于，包括第一比较器输入级、第一迟滞控制电路、第二比较器输入级、第二迟滞控制电路以及输出级电路；

所述第一比较器输入级的输入端正向接入一对差分信号IN+和IN-，所述第一比较器的输出端与所述第一迟滞控制电路的输入端连接，所述第一迟滞控制电路的输出端与所述输出级电路的输入端连接；

所述第二比较器输入级的输入端反向接入所述差分信号IN+和IN-，所述第二比较器的输出端与所述第二迟滞控制电路的输入端连接，所述第二迟滞控制电路的输出端与所述输出级电路的输入端连接，所述输出级电路的输出端用于输出COMS信号。

2.根据权利要求1所述的低抖动接收器电路，其特征在于，还包括边沿调整电路，所述边沿调整电路的输入端分别与所述第一迟滞控制电路的输出端和所述第二迟滞控制电路的输出端连接，所述边沿调整电路的输出端与所述输出级电路的输入端连接。

3.根据权利要求1所述的低抖动接收器电路，其特征在于，所述第一比较器输入级包括第一偏置电流源IBIAS1、第二偏置电流源IBIAS2、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、第九NMOS管MN9、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8和第九PMOS管MP9；

所述第一NMOS管MN1的源端和衬底以及所述第二NMOS管MN2的源端和衬底均分别与所述第一偏置电流源IBIAS1的第一端连接，所述第一NMOS管MN1的栅极接输入信号IN-，所述第一NMOS管MN1的漏端分别与所述第七PMOS管MP7的漏端和所述第五PMOS管MP5的漏端连接，所述第二PMOS管MP2的栅极接输入信号IN+，所述第二PMOS管MP2的漏端分别与所述第八PMOS管MP8的漏端和所述第九PMOS管MP9的漏端连接，所述第一偏置电流源IBIAS1的第二端接地；

所述第一PMOS管MP1的栅极接输入信号IN-，所述第一PMOS管MP1的源端和衬底接入所述第二偏置电流源IBIAS2的第一端，所述第一PMOS管MP1的漏端分别与所述第八NMOS管MN8的源端和所述第九NMOS管MN9的漏端连接，所述第二PMOS管MP2的栅极接输入信号IN+，所述第二PMOS管MP2的源端和衬底接入所述第二偏置电流源IBIAS2的第一端，所述第二PMOS管MP2的漏端分别与所述第七NMOS管MN7的漏端和所述第六NMOS管MN6的源端连接，所述第二偏置电流源IBIAS2的第二端接地；

所述第三PMOS管MP3的源端和衬底接入电源VDD，所述第三PMOS管MP3的栅极和漏端分别与所述第三NMOS管MN3的漏端连接，第三NMOS管MN3的衬底接地，所述第三NMOS管MN3的源端与所述第四NMOS管MN4的漏端连接，所述第三NMOS管MN3的栅极分别与所述第六NMOS管MN6的栅极和所述第八NMOS管MN8的栅极连接，所述第四NMOS管MN4的源端和衬底接地，所述第四NMOS管MN4的栅极分别与所述第七NMOS管MN7的栅极和所述第九NMOS管MN9的栅极连接；

所述第四PMOS管MP4的源端和衬底接入电源VDD，所述第四PMOS管MP4的栅极分别与所述第五PMOS管MP5和所述第八PMOS管MP8的栅极连接，所述第四PMOS管MP4的漏端与第六PMOS管MP6的漏端连接，所述第五PMOS管MP5的源端和衬底接入电源VDD，所述第五PMOS管MP5的漏端与所述第七PMOS管MP7的漏端连接，所述第六PMOS管MP6的漏端分别与所述第五NMOS管MN5的栅极和漏端连接，所述第六PMOS管MP6的栅极分别与所述第七PMOS管MP7的栅极和所述第九PMOS管MP9的栅极连接，所述第七PMOS管MP7的衬底接地，所述第七PMOS管MP7的漏端还与所述第八PMOS管MP8的栅极连接，所述第七PMOS管MP7的栅极还与所述第九PMOS管MP9的栅极连接；

所述第六NMOS管MN6的衬底接地，所述第六NMOS管MN6的漏端分别与所述第七NMOS管MN7的漏端和所述第八PMOS管MP8的栅极连接，所述第六NMOS管MN6的栅极与所述第八NMOS管MN8的栅极连接，所述第七NMOS管MN7的源端和衬底接地；

所述第八PMOS管MP8的源端和衬底接入电源VDD，所述第八PMOS管MP8的漏端分别与所述第九PMOS管MP9的源端和所述第一比较器输入级的输出端连接，所述第九PMOS管MP9的衬底接入电源VDD，所述第九PMOS管MP9的漏端与所述第八NMOS管MN8的漏端连接；

所述第八NMOS管MN8的衬底接地，所述第八NMOS管MN8的源端分别与所述第九NMOS管MN9的漏端和所述第一比较器输入级的输出端连接，所述第九NMOS管MN9的源端和衬底接地。

4.根据权利要求1所述的低抖动接收器电路，其特征在于，所述第一迟滞控制电路包括第十NMOS管MN10、第十PMOS管MP10、第二十一NMOS管MN21和第二十一PMOS管MP21；

所述第十NMOS管MN10的衬底接地，所述第十NMOS管MN10的源端接入电源VDD，所述第十NMOS管MN10的栅极与所述第一比较器输入级的输出端连接；

所述第十PMOS管MP10的衬底接入电源VDD，所述第十PMOS管MP10的源端接地，所述第十PMOS管MP10的栅极与所述第一比较器输入级的输出端连接；

所述第二十一NMOS管MN21的源端和衬底接地，所述第二十一NMOS管MN21的栅极与所述第一比较器输入级的输出端连接；

所述第二十一PMOS管MP21的源端和衬底接入电源VDD，所述第二十一PMOS管MP21的栅极与所述第一比较器输入级的输出端连接，所述第二十一PMOS管MP21的漏端与所述第二十一NMOS管MN21的漏端连接。

5.根据权利要求1所述的低抖动接收器电路，其特征在于，所述第二比较器输入级包括第三偏置电流源IBIAS3、第四偏置电流源IBIAS4、第十一NMOS管MN11、第十二NMOS管MN12、第十三NMOS管MN13、第十四NMOS管MN14、第十五NMOS管MN15、第十六NMOS管MN16、第十七NMOS管MN17、第十八NMOS管MN18、第十九NMOS管MN19、第十一PMOS管MP11、第十二PMOS管MP12、第十三PMOS管MP13、第十四PMOS管MP14、第十五PMOS管MP15、第十六PMOS管MP16、第十七PMOS管MP17、第十八PMOS管MP18和第十九PMOS管MP19；

所述第三偏置电流源IBIAS3的第一端分别与所述第十一NMOS管MN11的源端和衬底以及所述第十二NMOS管MN12的源端和衬底连接，所述第三偏置电流源IBIAS3的第二端接地；

所述第十一NMOS管MN11的栅极接输入信号IN-，所述第十二NMOS管MN12的栅极接输入信号IN+，所述第四偏置电流源IBIAS4的第一端分别与所述第十一PMOS管MP11的源端和衬底以及所述第十二PMOS管MP12的源端和衬底连接，所述第四偏置电流源IBIAS4的第二端接入电源VDD；

所述第十一PMOS管MP11的栅极接输入信号IN-，所述第十二PMOS管MP12的栅极接输入信号IN+，所述第十三PMOS管MP13的源端和衬底接入电源VDD，所述第十三NMOS管MN13的漏端分别与所述第十三PMOS管MP13的栅极和漏端连接，所述第十三NMOS管MN13的衬底接地；

所述第十四NMOS管MN14的源端和衬底接地，所述第十四NMOS管MN14的漏端与所述第十三NMOS管MN13的漏端连接，所述第十五NMOS管MN15的源端和衬底接地，所述第十六PMOS管MP16的漏端分别与所述第十五NMOS管MN15的栅极和漏端连接，所述第十六PMOS管MP16的衬底接入电源VDD；

所述第十四PMOS管MP14的源端和衬底接入电源VDD，所述第十四PMOS管MP14的漏端与所述第十六PMOS管MP16的漏端连接，所述第十五PMOS管MP15的源端和衬底接入电源VDD，所述第十七PMOS管MP17的漏端分别与所述第十五PMOS管MP15的漏端和所述第十一NMOS管MN11的漏端连接，所述第十七PMOS管MP17的衬底接入电源VDD；

所述第十六NMOS管MN16的衬底接地，所述第十七NMOS管MN17的漏端分别与第十六NMOS管MN16的漏端和所述第十二PMOS管MP12的漏端连接，所述第十七NMOS管MN17的源端和衬底接地，所述第十九NMOS管MN19的源端和衬底接地；

所述第十八NMOS管MN18的衬底接地，所述第十八NMOS管MN18的栅极分别与所述第十三NMOS管MN13的栅极和所述第十六NMOS管MN16的栅极连接，所述第十八NMOS管MN18的源端分别与所述第十九NMOS管MN19的漏端、所述第十一PMOS管MP11的漏端和所述第二迟滞控制电路的输入端连接，所述第十八NMOS管MN18的源端与所述第二比较器输入级的输出端连接；

所述第十八PMOS管MP18的源端和衬底接入电源VDD，所述第十八PMOS管MP18的栅极分别与所述第十四NMOS管MN14的栅极、所述第十七NMOS管MN17的栅极、所述第十九NMOS管MN19的栅极、所述第十六NMOS管MN16的漏端、所述第十七PMOS管MP17的漏端、所述第十四PMOS管MP14的栅极以及所述第十五PMOS管MP15的栅极连接；

所述第十九PMOS管MP19的衬底接入电源VDD，所述第十九PMOS管MP1的栅极分别与所述第十六PMOS管MP16的栅极和所述第十七PMOS管MP17的栅极连接，所述第十九PMOS管MP1的源端分别与所述第十八PMOS管MP18的漏端、所述第十二NMOS管MN12的漏端以及所述第二迟滞控制电路的输入端连接，所述第十九PMOS管MP1的漏端与所述第二比较器输入级的输出端连接。

6.根据权利要求1所述的低抖动接收器电路，其特征在于，所述第二迟滞控制电路包括第二十NMOS管MN20、第二十PMOS管MP20、第二十二NMOS管MN22和第二十二PMOS管MP22；

所述第二十NMOS管MN20的衬底接地，所述第二十NMOS管MN20的源端接入电源VDD，所述第二十NMOS管MN20的栅极与所述第二比较器输入级的输出端连接；

所述第二十PMOS管MP20的衬底接入电源VDD，所述第二十PMOS管MP20的源端接地，所述第二十PMOS管MP20的栅极与所述第二比较器输入级的输出端连接；

所述第二十二NMOS管MN22的源端和衬底接地，所述第二十二NMOS管MN22的栅极与所述第二比较器输入级的输出端连接；

所述第二十二PMOS管MP22的源端和衬底接入电源VDD，所述第二十二PMOS管MP22的栅极与所述第二比较器输入级的输出端连接，所述第二十二PMOS管MP22的漏端与所述第二十二NMOS管MN22的漏端连接。

7.根据权利要求2所述的低抖动接收器电路，其特征在于，所述边沿调整电路包括第二十三NMOS管MN23、第二十四NMOS管MN24、第二十五NMOS管MN25、第二十六NMOS管MN26、第二十七NMOS管MN27、第二十八NMOS管MN28、第二十三PMOS管MP23、第二十四PMOS管MP24、第二十五PMOS管MP25、第二十六PMOS管MP26、第二十七PMOS管MP27和第二十八PMOS管MP28；

所述第二十三NMOS管MN23的源端和衬底接地，所述第二十三NMOS管MN23的栅极与所述第一迟滞控制电路的输出端连接；所述第二十三PMOS管MP23的源端和衬底接入电源VDD，所述第二十三PMOS管MP23的栅极与所述第一迟滞控制电路的输出端连接，所述第二十四NMOS管MN24的源端和衬底接地，所述第二十四PMOS管MP24的源端和衬底接入电源VDD,所述第二十五NMOS管MN25的源端和衬底接地,所述第二十五PMOS管MP25的源端和衬底接入电源VDD，所述第二十五PMOS管MP25的漏端与所述第二十五NMOS管MN25的漏端连接，作为所述边沿调整电路的第一输出端；

所述第二十六NMOS管MN26的源端和衬底接地，所述第二十六NMOS管MN26的栅极与所述第二迟滞控制电路的输出端连接，所述第二十六PMOS管MP26的源端和衬底接入电源VDD，所述第二十六PMOS管MP26的栅极与所述第二迟滞控制电路的输出端连接，所述第二十七NMOS管MN27的源端和衬底接地，所述第二十七PMOS管MP27的源端和衬底接入电源VDD，第二十七PMOS管MP27的漏端分别与所述第二十七NMOS管MN27的漏端、所述第二十三NMOS管MN23的漏端、所述第二十三PMOS管MP23的漏端、所述第二十四NMOS管MN24的栅极、所述第二十五NMOS管MN25的栅极、所述第二十四PMOS管MP24的栅极以及所述第二十五PMOS管MP25的栅极连接；

所述第二十八NMOS管MN28的源端和衬底接地，所述第二十八PMOS管MP28的源端和衬底接入电源VDD，所述第二十八PMOS管MP28的栅极分别与所述第二十八NMOS管MN28的栅极、所述第二十七NMOS管MN27的栅极、所述第二十七PMOS管MP27的栅极、所述第二十六NMOS管MN26的漏端、所述第二十六PMOS管MP26的漏端、所述第二十四NMOS管MN24的漏端以及所述第二十四PMOS管MP24的漏端连接，所述第二十八PMOS管MP28的漏端与所述第二十八NMOS管MN28的漏端连接并作为边沿调整电路的第二输出端。

8.根据权利要求7所述的低抖动接收器电路，其特征在于，所述输出级电路的正向输入端与所述边沿调整电路的所述第一输出端连接，所述输出级电路的反向输入端与所述边沿调整电路的所述第二输出端连接。

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